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JP3110922B2 - マルチチップ・モジュール - Google Patents

マルチチップ・モジュール

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Publication number
JP3110922B2
JP3110922B2 JP05200736A JP20073693A JP3110922B2 JP 3110922 B2 JP3110922 B2 JP 3110922B2 JP 05200736 A JP05200736 A JP 05200736A JP 20073693 A JP20073693 A JP 20073693A JP 3110922 B2 JP3110922 B2 JP 3110922B2
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JP
Japan
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chip module
circuit board
module according
thin
film multilayer
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JPH0758276A (ja
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清隆 瀬山
俊一 菊池
誠 住吉
直樹 安田
実 平野
等 野理
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to EP19940400928 priority patent/EP0638931B1/en
Priority to DE1994633736 priority patent/DE69433736T2/de
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Priority to US08/573,577 priority patent/US5586006A/en
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩチップなどの複
数の回路素子をそのまま高密度の配線基板（回路基板と
もいう）に搭載するマルチチップ・モジュール（ＭＣ
Ｍ：ＭｕｌｔｉＣｈｉｐ Ｍｏｄｕｌｅ）に関する。
【０００２】近年、複数のＬＳＩチップを高密高密度配
線基板に搭載して、高速化及び低コスト化を図ったマル
チチップ・モジュールが注目されている。周知のよう
に、マルチチップ・モジュールはＭＣＭ−Ｌ、ＭＣＭ−
Ｃ及びＭＣＭ−Ｄの３つのタイプに大別される。ＭＣＭ
−Ｌタイプのマルチチップ・モジュールは、プリント配
線基板上に回路素子を搭載するものであり、低コスト化
を可能とする。ＭＣＭ−Ｃタイプのマルチチップ・モジ
ュールは厚膜多層セラミック基板上に回路素子を搭載す
るものであり、低コスト化及び高速化がある程度可能と
なる。ＭＣＭ−Ｄタイプのマルチチップ・モジュールは
セラミックなどの厚膜基板上に、絶縁層と配線導体層が
多層化された回路基板を設け、この回路基板上に回路素
子を搭載する。このＭＣＭ−Ｄタイプは他の２つのタイ
プに比べ、最も高速化及び高密度化が図れる。
【０００３】
【従来の技術】図１３は、従来のＭＣＭ−Ｃタイプのマ
ルチチップ・モジュールの側面図である。図１３のマル
チチップ・モジュールは多層構成の厚膜セラミック基板
１０を有する。ＬＳＩチップ１４や、抵抗又はキャパシ
タなどの能動素子１６は、厚膜セラミック基板１０の第
１の面上に搭載してある。これらの回路部品１４、１６
は厚膜セラミック基板１０内部の配線に接続されてい
る。上記第１の面に対向する第２の面には、多数のＩ／
Ｏピン１２を取り付ける。マルチチップ・モジュール
は、このＩ／Ｏピン１２をプリント配線基板１８に挿入
することで直接、実装する。
【０００４】図１４は、従来のＭＣＭ−Ｄタイプのマル
チチップ・モジュールの側面図である。図１４中、図１
３に示す構成要素と同一のものには同一の参照番号を付
してある。高速化及び高密度化のために、厚膜セラミッ
ク基板１０の第１の面上に薄膜回路基板２０を設けてい
る。回路素子１４、１６は、この薄膜回路基板２０上に
搭載する。これらの回路素子は、薄膜回路基板２０内の
配線を介して厚膜セラミック基板１０やＩ／Ｏピン１２
に接続されている。厚膜セラミック基板１０と薄膜回路
基板２０との相対向する面にそれぞれ、接続用のパッド
（図示を省略してある）を設け、基板１０と２０の配線
を接続する構成である。図１４のマルチチップ・モジュ
ールは図１３の場合ど同様に、Ｉ／Ｏピン１２を用いて
直接プリント配線基板１８に実装する。
【０００５】図１５は、従来のＭＣＭ−Ｄタイプの別の
構成例を示す側面図である。図１５中、図１４に示す構
成要素と同一のものには同一の参照番号を付してある。
薄膜回路基板２０は、配線導体層を持たないベース基板
２４上に搭載してある。ベース基板２４は例えば、セラ
ミック、シリコンウエハ、アルミニウム等の金属からな
る。このベース基板２４は、ベース基板実装用パッケー
ジ２２に内蔵してある。パッケージ２２は、セラミック
やモールド樹脂からなり、ベース基板２４を収容する凹
部を内部に有する。Ｉ／Ｏピン２８は、パッケージ２２
の周辺部に取り付けてある。薄膜回路基板２０とＩ／Ｏ
ピン２８とは、ワイヤ２６で接続する。なお、パッケー
ジ２２には、ワイヤ２６をボンディングするためのパッ
ド（図示を省略してある）を設けてある。図１５に示す
マルチチップ・モジュールは、Ｉ／Ｏピン２８を介して
プリント配線基板１８上に実装してある。図１５に示す
構成では、回路素子１４、１６がプリント配線基板１８
に面している。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のマルチチップ・モジュールは次の問題点を有す
る。
【０００７】図１３に示すマルチチップ・モジュールで
用いている厚膜セラミック基板１０は、薄膜回路基板２
０に比べ、配線導体を形成できる密度が低い。従って、
所望の回路構成に対する配線を形成するには、相当の多
層化が必要となり、コストが高くなる。また、多層化の
度合が大きくなるほど配線長は増大し、信号を遅延させ
てしまうことになる。従って、特に高速化を要求する回
路構成には適していない。
【０００８】図１４に示すマルチチップ・モジュールは
厚膜セラミック基板１０と薄膜回路基板２０とを用いて
いるため、コストが高くなる。また、薄膜回路基板２０
を形成する際には、厚膜セラミック基板１０のセラミッ
ク部分とこれから露出する配線（パッド部分）の表面状
態（反り、粗さ、ポア等）が大きく影響するため、厚膜
セラミック基板１０の表面状態により薄膜形成の不良が
発生し、マルチチップ・モジュールの歩留りを悪化させ
る。
【０００９】図１５に示すマルチチップ・モジュールは
無垢のセラミック基板、シリコンウエハ、又はアルミニ
ウム等の金属のような安価で表面状態が良いベース基板
２４を利用するため、この点は有利である。しかしなが
ら、プリント配線基板に実装するためのパッケージ２２
が必要であり、コスト高である。また、パッケージ２２
の特性が悪いと、マルチチップ・モジュールから出力さ
れる信号が遅延されていたり、ノイズが大きくなったり
して、マルチチップ・モジュールの特性が悪化してしま
う。また、回路構成の変更などで、Ｉ／Ｏピン２８の数
を増やしたり、ベース基板２４に搭載する回路素子の数
を増やしたりする必要がある場合、パッケージ２２を作
り直す必要が発生する。従って、コストの増加や再設計
や再製造に時間がかかる等の問題点がある。
【００１０】更に、図１３、１４及び１５に共通した問
題として、マルチチップ・モジュールの形状を変更する
毎に厚膜セラミック基板１０やベース基板実装用パッケ
ージ２２を新たに制作する必要が発生して、マルチチッ
プ・モジュール設計・製造のＴＡＴ（Ｔｕｒｎ Ａｒｏ
ｕｎｄ Ｔｉｍｅ）やコストが増大してしまう。
【００１１】本発明は、以上の問題点を解決し、低コス
ト、高密度、高速でかつ設計及び製造のフレキシビリテ
ィを有するマルチチップ・モジュールを提供することを
目的とする。
【００１２】
【課題を解決するための手段】図１を参照して本発明の
構成を説明する。
【００１３】本発明のマルチチップ・モジュール１００
は、ベース基板３０と、ベース基板３０の第１の面上に
設けられ、絶縁層と配線導体が交互に積層された薄膜多
層回路基板３２と、薄膜多層回路基板３２の主面上に設
けられた回路素子１４、１６と、薄膜多層回路基板３２
の主面上に支持され、前記配線導体を配線基板１８に形
成された外部回路に接続する端子とを有する。
【００１４】
【作用】配線導体は薄膜多層回路基板３２に設けられて
いるので、ベース基板３０は配線導体を必要としない。
従って、図１３や図１４に示すような高価な多層構成の
厚膜セラミック基板を用いる必要がないので、マルチチ
ップ・モジュールを安価に製造できる。
【００１５】また、図１５に示すようなベース基板実装
用パッケージを用いる必要がないので、マルチチップ・
モジュールを安価に製造できるとともに、ベース基板実
装用パッケージの特性による影響を受けない。従って、
マルチチップ・モジュールの特性は良好である。
【００１６】更に、設計変更などがあった場合でも、薄
膜回路基板３２の変更だけで対応できる。加えて、マル
チチップ・モジュールの形状が変わっても、薄膜回路基
板３２の形状の変更（例えば、薄膜回路基板３２の切
断）で容易に対応でき、マルチチップ・モジュール設計
・製造のＴＡＴやコストを大幅に改善できる。
【００１７】
【実施例】図１及び図２を参照して、本発明の第１の実
施例を説明する。
【００１８】図２は、図１に示すＰＧＡ（Ｐｉｎ Ｇｒ
ｉｄ Ａｒｒａｙ）タイプのマルチチップ・モジュール
１００の要部を示す拡大断面図である。なお、図２にお
いて、図１と同一の構成要素には同一の参照番号を付し
てある。ベース基板３０上には、薄膜多層回路基板３２
が形成されている。薄膜多層回路基板３２は、図示する
ように多層構成である。より詳細には、薄膜多層回路基
板３２は、第１の配線導体３２Ａ−１、第２の配線導体
３２Ａ−２、第３の配線導体３２Ａ−３、第４の配線導
体３２−４、及び第５の配線導体３２Ａ−５と、第１の
絶縁層３２Ｂ−１、第２の絶縁層３２Ｂ−２、第３の絶
縁層３２Ｂ−３、第４の絶縁層３２Ｂ−４、及び第５の
絶縁層３２Ｂ−５とを有する。これらの配線導体及び絶
縁層は、ベース基板３０から順に図２に示すように積層
されている。
【００１９】配線導体３２Ａ−５は、Ｉ／Ｏピン３４や
ＬＳＩチップ１４を取り付けるためのパッドである。Ｉ
／Ｏピン３４を取り付けるパッド３２Ａ−５は、アレイ
状に並べてある。配線導体３２Ａ−１ないし３２Ａ−４
は、薄膜多層回路基板３２を縦及び横方向に延びてい
る。異なる層にある配線導体は、これらの配線導体間に
介在する絶縁層に形成されたビア・ホールを介して接続
されている。例えば、配線導体３２Ａ−１は、絶縁層３
２Ｂ−１に形成されたビア・ホール３６を介して配線導
体３２Ａ−２に接続されている。なお、配線導体３２Ａ
−１は、例えば電源層である。
【００２０】以上のように構成される薄膜多層回路基板
３２は、通常のＬＳＩ製造プロセスで形成できる。
【００２１】パッド３２Ａー５の取り付け面は絶縁層３
２Ｂ−５から露出している。Ｉ／Ｏピン３４は、はんだ
３８を用いて、パッド３２Ａ−５に取り付けられてい
る。露出しているパッド３２Ａ−５の領域は、Ｉ／Ｏピ
ン３４の取り付け部３４ａよりも大きい。図３２の構成
では、電源層である配線導体３２Ａ−１はビア・ホール
を介して図３２の左側のＩ／Ｏピン３４に接続されてい
る。本発明の第１の実施例では、プリント回路基板１８
に挿入されるＩ／Ｏピン３４を薄膜多層配線基板３２に
取り付けた構成を特徴とする。Ｉ／Ｏピン３４のはんだ
付けは、既存の方法で行える。
【００２２】ＬＳＩチップ１４は、はんだのバンプ４０
を用いてパッド３２Ａ−５に取り付けられている。な
お、バンプ４０に代えてワイヤ・ボンディングやＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）リ
ードを用いてもよい。
【００２３】ここで、図１及び図２に示すマルチチップ
・モジュールの各部の材料について説明する。ベース基
板３０はＡｌＮ、Ａｌ s２ sＯ s３ s、ムライト（Ｍｕ
ｌｉｔｅ）などのセラミック、Ａｌ、Ｃｕ、Ｃｕ−Ｗ等
の合金による金属、またはＳｉやガラス等を用いる。更
に、ガラスエポキシやガラスポリイミド等の一般プリン
ト配線基板の絶縁材料等の樹脂を用いてベース基板３０
を形成しても良い。
【００２４】薄膜多層回路基板３２の絶縁層３２Ｂ−１
ないし３２Ｂ−５は、ポリイミド、テフロン、エポキシ
等の有機材料を用いて形成される。配線導体３２Ａ−１
ないし３２Ａ−５には、ＡｌやＣｕなどを用いる。
【００２５】なお、薄膜多層回路基板３２は、上述の構
成に限定されず、例えば任意の数の導体配線層を絶縁層
を介して積層したもを用いることができる。
【００２６】図３は、マルチチップ・モジュール１００
を底面側から見た斜視図である。Ｉ／Ｏピン３４は、Ｌ
ＳＩチップ１４及び抵抗やキャパシタなどの受動素子１
６を取り囲むように、薄膜多層回路基板３２の周辺部に
配列されている。なお、便宜上、Ｉ／Ｏピン３４は簡略
化してある。薄膜多層回路基板３０が設けられたベース
基板３０とは反対側の面（裏面）には、冷却用のフィン
型ヒートシンク４２が全面に設けられている。ヒートシ
ンク４２内に冷却水を通すパイプ（図示を省略する）を
有するものを用いてもよい。
【００２７】図４は、マルチチップ・モジュール１００
をプリント配線基板１８に実装した様子を示す斜視図で
ある。プリント配線基板１８の実装面１８ａ上には、マ
ルチチップ・モジュールや半導体素子４６が搭載されて
いる。なお、冷却風４４が図の矢印で示すように与えら
れている。
【００２８】図５は、本発明の第２の実施例によるマル
チチップ・モジュール１００Ａの側面図である。図５に
おいて、前述した図に示す構成要素と同一のものには、
同一の参照番号を付してある。図５に示すマルチチップ
・モジュール１００Ａは、ＦＬＴ（Ｆｌａｔ）パッケー
ジタイプである。Ｉ／Ｏピン５０はガル・ウィングタイ
プのリードからなり、図２に示すパッド３２Ａ−５には
んだ付けされている。図５に示すマルチチップ・モジュ
ール１００Ａは、前述した第１の実施例と同様の効果を
有する。ただし、取り付けできるＩ／Ｏピン５０の数
は、ＰＧＡタイプのＩ／Ｏピン３４よりも少ない。第１
の実施例と同様に、冷却構造を用いることができる。
【００２９】Ｉ／Ｏピン５０は、ＴＡＢリードであって
もよい。
【００３０】図６は、本発明の第３の実施例によるマル
チチップ・モジュール１００Ｂの側面図である。図６に
おいて、前述した図に示す構成要素と同一のものには、
同一の参照番号を付してある。図６に示すマルチチップ
・モジュール１００ＢはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）などのリードレスタイプである。はんだのバンプ５
２が、図２に示すパッド３２Ａ−５に取り付けられてい
る。図を簡単にするために、図６では左右に１つずつの
バンプ５２を示しているが、ＰＧＡタイプのようにバン
プ５２をアレイ状に配列することもできる。図６に示す
マルチチップ・モジュール１００Ｂは、前述した第１の
実施例と同様の効果を有する。ＬＧＡタイプでは、バン
プ５２に代えてフラットなパッドを用いる。第１の実施
例と同様に、冷却構造を用いることができる。
【００３１】図７は、本発明の第４の実施例によるマル
チチップ・モジュール１００Ｃの側面図である。図７に
おいて、前述した図に示す構成要素と同一のものには、
同一の参照番号を付してある。図７に示すマルチチップ
・モジュール１００Ｃは、ワイヤ・ボンディングタイプ
である。ワイヤ５４が、図２に示すパッド３２Ａ−５に
ボンディングされている。前述した第１から第３の実施
例とは異なり、ベース基板１８がプリント配線基板１８
上に接した状態で搭載されている。第４の実施例では、
第１から第３の実施例のような冷却構造を用いることは
できない。第４の実施例では、プリント配線基板１８を
介して冷却を行う。
【００３２】以上、Ｉ／Ｏ端子の例を挙げたが、本発明
はこれらに限定されるものではない。本発明は、薄膜多
層配線基板３２に支持された種々のタイプのＩ／Ｏ端子
を含む。
【００３３】図８は、図１に示すマルチチップ・モジュ
ール１００に、樹脂からなるカバー５６を設けた構成を
示す側面図である。カバー５６はＬＳＩチップ１４やそ
の他の回路素子１６を封止するように設けられている。
樹脂はエポキシ系又はシリコン系のものを用いることが
できる（ポッティング）。ＬＳＩチップ１４や回路素子
１６の一部を封止するように樹脂のカバー５６を設けて
もよい。
【００３４】カバー５６は、第２ないし第４の実施例に
も同様に用いることができる。
【００３５】図９は、図１に示すマルチチップ・モジュ
ール１００に、蓋５８を設けた構成を示す側面図、並び
に図１０及び図１１は図９に示す構成に、更に図３に示
すヒートシンク４２を取り付けた構成を示す斜視図であ
る。蓋５８は、シール部材６０を介して薄膜多層回路基
板３２上に取り付けられている。図９及び図１０に示す
構成では、蓋５８はすべてのＬＳＩチップ１４やその他
の回路素子１６を封止する。図１０に示すように、蓋５
８には蓋自体を補強するくぼみ５８ａが設けられてい
る。このくぼみ５８ａとＬＳＩチップ１４の間に熱伝導
材料を介して放熱に利用することもできる。なお、一部
のＬＳＩチップ１４や回路素子１６を封止するような蓋
を用いてもよい。蓋５８は、アルミニウム又はコバール
等の金属又は樹脂で形成できる。
【００３６】本発明のマルチチップ・モジュールで用い
ることができる冷却構造は、前述のヒートシンク４２に
限定されず、任意の冷却構造をベース基板３０に取り付
けることができる。例えば、図１２に示すフィン型ヒー
トシンク（空冷、又は水冷冷却用）６２、コールドプレ
ート（水冷冷却用）６４、ペルチェ素子内蔵プレート６
６を単独で、またはこれらの任意に組み合せて用いても
よい。
【００３７】なお、冷却構造を採用することでベース基
板３０の強度が問題になる場合には、従来から用いられ
ているサポート部材を用いてプリント配線基板１８上に
実装すればよい。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
外部とのＩ／Ｏ接続端子を薄膜多層回路基板上に支持す
る構成としたため、薄膜多層配線基板を支持するベース
基板は配線導体を必要とせず、またベース基板実装用パ
ッケージも必要としないので、良好な特性のマルチチッ
プ・モジュールを安価に製造できる。
【００３９】また、設計変更などがあった場合でも、薄
膜回路基板の変更だけで対応でき、更にマルチチップ・
モジュールの形状が変わっても、薄膜回路基板の形状の
変更で容易に対応でき、マルチチップ・モジュール設計
・製造のＴＡＴやコストを大幅に改善できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるマルチチップ・モ
ジュールの側面図である。
【図２】図１に示すマルチチップ・モジュールの要部を
拡大した断面図である。
【図３】図１に示すマルチチップ・モジュールを底部か
ら見た斜視図である。
【図４】図１ないし図３に示すマルチチップ・モジュー
ルをプリント配線基板に搭載した様子を示す斜視図であ
る。
【図５】本発明の第２の実施例によるマルチチップ・モ
ジュールの側面図である。
【図６】本発明の第３の実施例によるマルチチップ・モ
ジュールの側面図である。
【図７】本発明の第４の実施例によるマルチチップ・モ
ジュールの側面図である。
【図８】図１に示すマルチチップ・モジュールに樹脂か
らなるカバーを設けた構成の側面図である。
【図９】図１に示すマルチチップ・モジュールに蓋から
なるカバーを設けた構成の側面図である。
【図１０】図９に示す構成のマルチチップ・モジュール
に冷却構造を取り付けた構成を底部から見た側面図であ
る。
【図１１】図９に示す構成のマルチチップ・モジュール
に冷却構造を取り付けた構成を上部から見た側面図であ
る。
【図１２】本発明のマルチチップ・モジュールに適用可
能な冷却構造を示す側面図である。
【図１３】従来のマルチチップ・モジュールの一構成例
を示す側面図である。
【図１４】従来のマルチチップ・モジュールの別の構成
例を示す側面図である。
【図１５】従来のマルチチップ・モジュールの別の構成
例を示す側面図である。
【符号の説明】
１４ ＬＳＩチップ １６ 受動素子 １８ プリント配線基板 ３０ ベース基板 ３２ 薄膜多層回路基板 ３４ Ｉ／Ｏピン ３６ ビア・ホール ３８ はんだ ４０ バンプ ４２ ヒートシンク ４４ 冷却風 ４６ 受動素子 ５０ ガル・ウィング型のＩ／Ｏピン ５２ バンプ ５４ ボンディング・ワイヤ ５６ 樹脂カバー ５８ 蓋 ６０ シール部材 ６２ 冷却フィン ６４ コールドプレート ６６ ペルチェ素子内蔵プレート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安田 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 平野 実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野理 等 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−111697（ＪＰ，Ａ) 特開 平３−280457（ＪＰ，Ａ) 特開 平２−40937（ＪＰ，Ａ) 特開 平３−55873（ＪＰ，Ａ) 特開 昭61−276398（ＪＰ，Ａ) 特開 平１−199460（ＪＰ，Ａ) 特開 平４−207065（ＪＰ，Ａ) 特開 平６−97362（ＪＰ，Ａ) 特開 平５−75255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H01L 25/04 H01L 25/18 H05K 3/46

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 ベース基板（３０）と、 該ベース基板の第１の面上に設けられ、絶縁層と配線導
    体が交互に積層された薄膜多層回路基板（３２）と、 該薄膜多層回路基板の主面上に設けられた回路素子（１
    ４、１６）と、 前記薄膜多層回路基板の主面上に支持され、前記配線導
    体を配線基板に形成された外部回路に接続する端子（３
    ４、５０、５２、５４）とを具備することを特徴とする
    マルチチップ・モジュール。
  2. 【請求項２】 前記端子はリード部材（３４、５０、５
    ４）であることを特徴とする請求項１記載のマルチチッ
    プ・モジュール。
  3. 【請求項３】 前記端子はリードレス部材（５２）であ
    ることを特徴とする請求項１記載のマルチチップ・モジ
    ュール。
  4. 【請求項４】 前記端子は、前記配線導体のうちの前記
    回路素子側の配線導体にハンダ付け（３８）されること
    で前記薄膜多層回路基板の主面上に支持されることを特
    徴とする請求項１ないし３のいずれか一項記載のマルチ
    チップ・モジュール。
  5. 【請求項５】 前記配線導体のうちの前記回路素子側の
    配線導体は、前記端子を接続するためのパッド領域（３
    ２Ａ−５）を有することを特徴とする請求項１ないし４
    のいずれか一項記載のマルチチップ・モジュール。
  6. 【請求項６】 前記リード部材は、前記薄膜多層回路基
    板の主面から垂直に延びるリード・ピン（３４）である
    ことを特徴とする請求項３記載のマルチチップ・モジュ
    ール。
  7. 【請求項７】 前記リード部材は、フラット形のリード
    ピン（５０）であることを特徴とする請求項３記載のマ
    ルチチップ・モジュール。
  8. 【請求項８】 前記リード部材は、ワイヤ・リード（５
    ４）であることを特徴とする請求項３記載のマルチチッ
    プ・モジュール。
  9. 【請求項９】 前記リード部材は、テープ状のリード
    （５０）であることを特徴とする請求項３記載のマルチ
    チップ・モジュール。
  10. 【請求項１０】 前記端子は前記薄膜多層回路基板の周
    辺部に、前記回路素子を取り囲むように設けられている
    ことを特徴とする請求項１ないし９のいずれか一項記載
    のマルチチップ・モジュール。
  11. 【請求項１１】 前記マルチチップ・モジュールは更
    に、前記薄膜多層回路基板の主面上に、回路素子を封止
    するカバー（５６、５８）を有することを特徴とする請
    求項１ないし１０のいずれか一項記載のマルチチップ・
    モジュール。
  12. 【請求項１２】 前記マルチチップ・モジュールは更
    に、前記ベース基板の第１の面に対向する第２の面上
    に、前記マルチチップ・モジュールを冷却するための冷
    却構造（４２、６２、６４、６６）を有することを特徴
    とする請求項１ないし１２のいずれか一項記載のマルチ
    チップ・モジュール。
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