[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3107240B2 - メモリモジュール及びその不良ビットテーブル設定方法 - Google Patents

メモリモジュール及びその不良ビットテーブル設定方法

Info

Publication number
JP3107240B2
JP3107240B2 JP03244639A JP24463991A JP3107240B2 JP 3107240 B2 JP3107240 B2 JP 3107240B2 JP 03244639 A JP03244639 A JP 03244639A JP 24463991 A JP24463991 A JP 24463991A JP 3107240 B2 JP3107240 B2 JP 3107240B2
Authority
JP
Japan
Prior art keywords
memory
defective
defective bit
bit
memory module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03244639A
Other languages
English (en)
Other versions
JPH0553926A (ja
Inventor
秀樹 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
JFE Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JFE Steel Corp filed Critical JFE Steel Corp
Priority to JP03244639A priority Critical patent/JP3107240B2/ja
Priority to US07/934,235 priority patent/US5315552A/en
Priority to KR1019920015472A priority patent/KR930005200A/ko
Publication of JPH0553926A publication Critical patent/JPH0553926A/ja
Application granted granted Critical
Publication of JP3107240B2 publication Critical patent/JP3107240B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H01L27/10—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数のメモリチップを
用いて所望の記憶容量を実現したメモリモジュールに係
り、特に、歩留りを向上させて、コストを低減すること
が可能なメモリモジュール及びその不良ビットテーブル
設定方法に関する。
【０００２】
【従来の技術】半導体集積回路であるメモリチップは、
プロセス中の様々な要因によって、不良ビットが発生し
てしまう。
【０００３】従って、従来、個々のメモリチップ内に冗
長回路を持たせ、ウエハソート時に、ウエハプロセッサ
等と呼ばれるレーザトリミングマシンで、メモリチップ
をテストしながら、レーザによる多結晶Ｓi 又はＡl の
溶断を行ったり、レーザアニールによる多結晶Ｓi の導
電接続を行い、不良ビットを補償している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなウエハプロセッサは非常に高価（数億円）であると
いう問題がある。
【０００５】又、ウエハプロセッサのこのような不良ビ
ットの補償は、対象となるメモリチップのアドレスを順
次テストしながら補償していくというものであり、スル
ープットが悪いという問題がある。例えば、ウエハプロ
セッサを用いたこのような不良アドレスの補償には、１
ＭビットのＤＲＡＭ（dynamic random access memory）
の場合には、１チップ当り数分間程度要してしまう。
【０００６】本発明は、前記従来の問題点を解決するべ
くなされたもので、ウエハプロセッサ等の高価な設備を
用いることなく、歩留りを向上させて、コストを低減す
ることが可能なメモリモジュール及びその不良ビットテ
ーブル設定方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、別個のチップ
として製造された複数のメモリチップを用いて所望の記
憶容量を実現したメモリモジュールにおいて、不良ビッ
トテーブルを用いて、不良ビットのアクセスを検知する
不良アドレス一致回路と、フィールドプログラマブルメ
モリあるいはフィールドプログラマブルなプログラマブ
ルロジックアレイにより、テーブルデータを記憶する不
良ビット代替用メモリと、前記不良アドレス一致回路で
不良ビットのアクセスが検知された場合には、メモリチ
ップへの選択信号を供給せずに、該検知に従って、前記
不良ビット代替用メモリ内の代替アドレスを選択し、こ
れ以外の場合には、前記選択信号をメモリチップへ供給
する選択制御回路と、により構成されている、不良ビッ
トのアクセスを検知し、代替ビットを選択する不良ビッ
ト代替手段を、１つ、別個のチップとして製造された複
数のメモリチップに対して具備することにより、前記課
題を達成したものである。あるいは、別個のチップとし
て製造された複数のメモリチップを用いて所望の記憶容
量を実現したメモリモジュールにおいて、不良ビットテ
ーブルを用いて、不良ビットのアクセスを検知する不良
アドレス一致回路と、随時読み出し及び書き込み可能な
メモリにより、テーブルデータを記憶する不良ビット代
替用メモリと、前記不良アドレス一致回路で不良ビット
のアクセスが検知された場合には、メモリチップへの選
択信号を供給せずに、該検知に従って、前記不良ビット
代替用メモリ内の代替アドレスを選択し、これ以外の場
合には、前記選択信号をメモリチップへ供給する選択制
御回路と、により構成されている、不良ビットのアクセ
スを検知し、代替ビットを選択する不良ビット代替手段
を、１つ、別個のチップとして製造された複数のメモリ
チップに対して具備することにより、前記課題を達成し
たものである。
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】更に、前記不良ビットテーブルのテーブル
データを書き込む、メモリモジュールの不良ビットテー
ブル設定方法において、前記メモリチップのテスト時
に、それぞれのメモリチップ毎の不良ビットの位置の情
報を保存し、前記メモリモジュールの前記テーブルデー
タの書き込みの際には、該メモリモジュールに用いられ
るメモリチップの前記不良ビットの位置の情報を用いる
ことにより、前記課題を達成したものである。
【００１３】
【作用】本発明は、半導体集積回路であるメモリチップ
の利用形態として、複数のメモリチップを用いて所望の
記憶容量を実現したメモリモジュールの形態に着目して
なされたものである。
【００１４】又、本発明は、このようなメモリモジュー
ル毎に、不良ビットのアクセスを検知し、代替ビットを
選択する不良ビット代替手段を具備している。
【００１５】この本発明の不良ビット代替手段を構成す
る不良ビット代替用メモリは、メモリモジュール上のメ
モリチップと同種のメモリ（ＤＲＡＭ（dynamic random
access memory）、ＳＲＡＭ（static random access m
emory ）、ＥＰＲＯＭ（erasable and programmable re
ad only memory）あるいはＥ2 ＰＲＯＭ（electrically
erasable and programmable read only memory ）等の
メモリ）を用いて実現してもよく、あるいはメモリモジ
ュール上のメモリチップがＤＲＡＭ（dynamicrandom ac
cess memory）の場合は、ＳＲＡＭ（static random acc
ess memory ）を用いて実現することもできる。
【００１６】又、この不良ビット代替手段を構成する不
良アドレス一致回路は、フィールドプログラマブルＰＬ
Ａ（programmable logic array）あるいはフィールドプ
ログラマブルなメモリであるＥＰＲＯＭやＥ2 ＰＲＯＭ
等を用いた場合、不良アドレスの設定をフィールドプロ
グラマブルとすることができる。又、この不良アドレス
一致回路にＳＲＡＭやＤＲＡＭ等のＲＡＭ（random acc
ess memory）を用いた場合には、本発明のメモリモジュ
ールを使用したコンピュータシステムの自己診断時に、
不良ビット（不良アドレス）を再設定することができ
る。従って、該コンピュータシステムの運用中に不良と
なってしまった不良ビットをも補償することができる。
【００１７】本発明は、この不良ビット代替手段の具体
的な構成を限定するものではない。
【００１８】しかしながら、このような不良ビット代替
手段は、ウエハプロセッサ等の高価な設備を用いること
なく、不良ビットの補償を行うことができる。
【００１９】又、この不良ビット代替手段は、複数のメ
モリチップを対象として設けられており、従って、各メ
モリチップ内には冗長回路が不要となり、全体的集積度
の向上をも図ることができる。
【００２０】なお、本発明は、メモリモジュールの具体
的形態を限定するものではなく、１つのパッケージに封
止されたものでも、プリント基板上に構成されたもので
もよい。
【００２１】
【実施例】図１は、本発明の実施例のブロック図であ
る。
【００２２】この図１において、メモリモジュール１０
は、主として、合計８個のメモリチップＭ０〜Ｍ７と、
不良ビット代替手段１４とにより構成されている。
【００２３】又、このメモリモジュール１０への外部か
らのアクセスは、アドレスバスＢＡと、データバスＢＤ
と、コントロールバスＢＣとを用いて行われる。
【００２４】前記メモリチップＭ０〜Ｍ７は、それぞれ
が１ＭビットＤＲＡＭであり、合計８個用いることによ
り、全体として８ビット／ワードのメモリとなってい
る。
【００２５】なお、これらメモリチップＭ０〜Ｍ７は、
選択信号２０（ＣＳの負論理）がＬ状態となったとき
に、Ｉ／Ｏ端子に入力されるビットデータ線を介して、
アドレスバスＢＡで指定されるアドレスがアクセスされ
る。
【００２６】前記不良ビット代替手段１４は、主に、不
良アドレス一致回路１４a と、高速メモリ回路１４b
と、選択制御回路１４c とにより構成されている。
【００２７】前記不良アドレス一致回路１４a は、後述
する図２あるいは図３に示されるような不良ビットテー
ブルを用いて、不良ビットのアクセスを検知する不良ア
ドレス一致回路である。
【００２８】高速メモリ回路１４b は、メモリチップＭ
０〜Ｍ７の不良ビットを補償するための不良ビット代替
用メモリである。
【００２９】前記選択制御回路１４c は、前記不良アド
レス一致回路１４a で不良ビットのアクセスが検知され
た場合には、メモリチップＭ０〜Ｍ７への選択信号２０
を供給せずに（Ｈ状態として）、該検知に従って、前記
高速メモリ回路１４b 内の代替アドレスを選択する。一
方、これ以外の場合で、且つ、アドレスバスＢＡで指定
されるアドレスがメモリチップＭ０〜Ｍ７に該当する場
合には、該選択制御回路１４c は、前記選択信号２０を
メモリチップＭ０〜Ｍ７へ供給する（Ｌ状態とする）。
【００３０】図２は、不良ビットテーブルの第１例を示
す線図である。
【００３１】この図２の不良ビットテーブルは、図１を
用いて前述した不良アドレス一致回路１４a で用いられ
るテーブルである。
【００３２】この図２の不良ビットテーブルは、“有
効”の項目と、“不良アドレス”の項目と、“代替ワー
ドメモリアドレス”の項目とで構成されている。
【００３３】アドレスバスＢＡで指定されるアドレス
と、当該不良ビットテーブルの“不良アドレス”の項目
のいずれか１つのアドレス値とが一致すると、不良ビッ
トのアクセスが検知されたこととなり、不良ビットを含
むこの不良アドレスは、正常なビットをも含めて、高速
メモリ回路１４b の代替ワードメモリアドレスに置換え
られる。
【００３４】例えば、“００ＦＡＣ”のアドレスがアド
レスバスＢＡでアクセスされた場合には、高速メモリ回
路１４b のアドレス“２”が用いられる。この場合、
“００ＦＡＣ”のアドレスの不良ビットが１ビットのみ
であっても、１ワード単位、即ち、８ビット全てが代替
される。
【００３５】図３は、不良ビットテーブルの第２例を示
す線図である。
【００３６】この図３の不良ビットテーブルは、前述の
図２の不良ビットテーブルに比べて、“不良ビット”の
項目が加わっている。この不良ビットテーブルの第２例
においては、“不良アドレス”の項目により不良ビット
のアクセスが検知された場合には、“不良ビット”の項
目に該当するメモリチップＭ０〜Ｍ７のいずれかのビッ
トを、高速メモリ回路１４b の代替ビットメモリアドレ
スで代替する。
【００３７】このように不良ビットテーブルの第２例を
用いた場合には、不良アドレスの特に不良ビットのみを
代替するので、高速メモリ回路１４b の記憶容量を減少
することができる。
【００３８】比較して、不良ビットテーブルの第１例を
用いた場合には、不良ビットテーブルや不良アドレス一
致回路の動作や選択制御回路の動作を単純にすることが
できる。
【００３９】なお、以上説明した不良ビットテーブルの
第１例及び第２例において、代替ビットメモリアドレス
は当該不良ビットテーブルの項のアドレス（当該不良ビ
ットテーブルのデータの番号）と同一として、この“代
替ビットメモリアドレス”の項目を設けなくてもよい。
【００４０】以上説明した通り、本実施例によれば、ウ
エハプロセッサ等の高価な設備を用いることなく、不良
ビットの補償を行って歩留りを向上させて、コストを低
減することが可能である。
【００４１】なお、本実施例の前述の不良アドレス一致
回路１４a の不良ビットテーブルは、アドレスバスＢＡ
とコントロールバスＢＣとデータバスＢＤとを用いてデ
ータの書き込み及び読み出しが随時可能である。従っ
て、図１や図２を用いて前述した不良アドレスや不良ビ
ット等のテーブルデータは、当該メモリモジュール１０
がコンピュータシステム等に既に組込まれた後でも変更
することができ、例えば、当該コンピュータシステムの
立ち上げ時の自己診断の際に不良ビットが検出された場
合に、これに従って該不良ビットテーブルのテーブルデ
ータを変更することも可能である。この場合、テーブル
データを記憶するメモリは、揮発メモリであってもよ
い。
【００４２】又、メモリチップの製造時にはそれぞれの
メモリチップの不良ビットの有無のテストをするもので
あるが、このメモリチップ毎のテスト結果、即ちそれぞ
れのメモリチップ毎の不良ビットの位置の情報を保存し
て、本実施例の不良ビットテーブルのテーブルデータの
設定に用いてもよい。このように不良ビットの位置の情
報を用いることにより、不良ビットテーブル設定のため
に改めて不良ビットの位置を調べる必要がなくなる。
【００４３】
【発明の効果】以上説明した通り、本発明によれば、ウ
エハプロセッサ等の高価な設備を用いることなく、歩留
りを向上させて、コストを低減することができるという
優れた効果を得ることができる。
【００４４】メモリチップは、その世代と共に、その最
終価格が高くなる傾向がある。本発明に用いられる不良
ビット代替手段は、量産化によれば、ＰＬＡ程度のコス
トで製造できると思われる。従って、メモリチップの価
格が数千円から数万円程度となる場合には、本発明によ
れば、実質的メモリチップ歩留りを上昇させて、本発明
の該不良ビット代替手段の実施に必要とするコストを上
回るコスト低減を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施例のブロック図である。
【図２】図２は、前記実施例に用いられる不良ビットテ
ーブルの第１例を示す線図である。
【図３】図３は、前記実施例で用いられる不良ビットテ
ーブルの第２例を示す線図である。
【符号の説明】
１０…メモリモジュール、 １４…不良ビット代替手段、 １４a …不良アドレス一致回路、 １４b …高速メモリ回路（不良ビット代替用メモリ）、 １４c …選択制御回路、 ２０…選択信号、 ＢＡ…アドレスバス、 ＢＣ…コントロールバス、 ＢＤ…データバス、 Ｍ０〜Ｍ７…メモリチップ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G11C 29/00

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】別個のチップとして製造された複数のメモ
    リチップを用いて所望の記憶容量を実現したメモリモジ
    ュールにおいて、 不良ビットテーブルを用いて、不良ビットのアクセスを
    検知する不良アドレス一致回路と、フィールドプログラマブルメモリあるいはフィールドプ
    ログラマブルなプログラマブルロジックアレイにより、
    テーブルデータを記憶する 不良ビット代替用メモリと、 前記不良アドレス一致回路で不良ビットのアクセスが検
    知された場合には、メモリチップへの選択信号を供給せ
    ずに、該検知に従って、前記不良ビット代替用メモリ内
    の代替アドレスを選択し、これ以外の場合には、前記選
    択信号をメモリチップへ供給する選択制御回路と、 により構成されている、不良ビットのアクセスを検知
    し、代替ビットを選択する不良ビット代替手段を、１
    つ、別個のチップとして製造された複数のメモリチップ
    に対して具備することを特徴とするメモリモジュール。
  2. 【請求項２】別個のチップとして製造された複数のメモ
    リチップを用いて所望の記憶容量を実現したメモリモジ
    ュールにおいて、 不良ビットテーブルを用いて、不良ビットのアクセスを
    検知する不良アドレス一致回路と、 随時読み出し及び書き込み可能なメモリにより、テーブ
    ルデータを記憶する不良ビット代替用メモリと、 前記不良アドレス一致回路で不良ビットのアクセスが検
    知された場合には、メモリチップへの選択信号を供給せ
    ずに、該検知に従って、前記不良ビット代替用メモリ内
    の代替アドレスを選択し、これ以外の場合には、前記選
    択信号をメモリチップへ供給する選択制御回路と、 により構成されている、不良ビットのアクセスを検知
    し、代替ビットを選択する不良ビット代替手段を、１
    つ、別個のチップとして製造された複数のメモリチ ップ
    に対して具備することを特徴とするメモリモジュール。
  3. 【請求項３】 請求項１又は２のメモリモジュールの、前
    記不良ビットテーブルのテーブルデータを書き込む、メ
    モリモジュールの不良ビットテーブル設定方法におい
    て、 前記メモリチップのテスト時に、それぞれのメモリチッ
    プ毎の不良ビットの位置の情報を保存し、 前記メモリモジュールの前記テーブルデータの書き込み
    の際には、該メモリモジュールに用いられるメモリチッ
    プの前記不良ビットの位置の情報を用いることを特徴と
    するメモリモジュールの不良ビットテーブル設定方法。
JP03244639A 1991-08-29 1991-08-29 メモリモジュール及びその不良ビットテーブル設定方法 Expired - Fee Related JP3107240B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP03244639A JP3107240B2 (ja) 1991-08-29 1991-08-29 メモリモジュール及びその不良ビットテーブル設定方法
US07/934,235 US5315552A (en) 1991-08-29 1992-08-25 Memory module, method for control thereof and method for setting fault bit table for use therewith
KR1019920015472A KR930005200A (ko) 1991-08-29 1992-08-27 메모리 모듈, 메모리 모듈의 제어방법 및 메모리 모듈을 사용하기 위한 고장비트 테이블을 설정하기 위한 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03244639A JP3107240B2 (ja) 1991-08-29 1991-08-29 メモリモジュール及びその不良ビットテーブル設定方法

Publications (2)

Publication Number Publication Date
JPH0553926A JPH0553926A (ja) 1993-03-05
JP3107240B2 true JP3107240B2 (ja) 2000-11-06

Family

ID=17121744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03244639A Expired - Fee Related JP3107240B2 (ja) 1991-08-29 1991-08-29 メモリモジュール及びその不良ビットテーブル設定方法

Country Status (3)

Country Link
US (1) US5315552A (ja)
JP (1) JP3107240B2 (ja)
KR (1) KR930005200A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101471574B1 (ko) * 2008-04-10 2014-12-24 삼성전자주식회사 반도체 칩과 반도체 장치

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396124A (en) * 1992-09-30 1995-03-07 Matsushita Electric Industrial Co., Ltd. Circuit redundancy having a variable impedance circuit
JP3301047B2 (ja) * 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
IT1274925B (it) * 1994-09-21 1997-07-29 Texas Instruments Italia Spa Architettura di memoria per dischi a stato solido
US5686843A (en) * 1995-06-30 1997-11-11 International Business Machines Corporation Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module
US5758056A (en) * 1996-02-08 1998-05-26 Barr; Robert C. Memory system having defective address identification and replacement
JP3718008B2 (ja) * 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
US6009536A (en) * 1996-09-20 1999-12-28 Micron Electronics, Inc. Method for using fuse identification codes for masking bad bits on memory modules
US5996096A (en) * 1996-11-15 1999-11-30 International Business Machines Corporation Dynamic redundancy for random access memory assemblies
TW358939B (en) * 1997-07-03 1999-05-21 United Microelectronics Corp Reparable memory module and method of repairing the memory module
CN1094719C (zh) * 1997-08-21 2002-11-20 联华电子股份有限公司 可修护的存储模块与修护存储模块的方法
US6034891A (en) * 1997-12-01 2000-03-07 Micron Technology, Inc. Multi-state flash memory defect management
JP4006072B2 (ja) * 1997-12-16 2007-11-14 富士通株式会社 半導体集積回路装置
US6314527B1 (en) 1998-03-05 2001-11-06 Micron Technology, Inc. Recovery of useful areas of partially defective synchronous memory components
US6332183B1 (en) 1998-03-05 2001-12-18 Micron Technology, Inc. Method for recovery of useful areas of partially defective synchronous memory components
US6381708B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. Method for decoding addresses for a defective memory array
US6381707B1 (en) 1998-04-28 2002-04-30 Micron Technology, Inc. System for decoding addresses for a defective memory array
US6496876B1 (en) 1998-12-21 2002-12-17 Micron Technology, Inc. System and method for storing a tag to identify a functional storage location in a memory device
US6578157B1 (en) 2000-03-06 2003-06-10 Micron Technology, Inc. Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components
US7269765B1 (en) 2000-04-13 2007-09-11 Micron Technology, Inc. Method and apparatus for storing failing part locations in a module
KR20020061214A (ko) * 2001-01-15 2002-07-24 주식회사 이롬라이프 식품의 표면순간살균방법을 이용한 곡류, 야채류, 과실류,해조류의 동결건조식품의 제조방법 및 그 제조방법에 의한동결건조식품
US6549443B1 (en) * 2001-05-16 2003-04-15 Rockwell Collins, Inc. Single event upset resistant semiconductor circuit element
KR20030005104A (ko) * 2002-11-27 2003-01-15 몽 필 김 고추 가공방법 및 장치
US7642105B2 (en) * 2007-11-23 2010-01-05 Kingston Technology Corp. Manufacturing method for partially-good memory modules with defect table in EEPROM
JP5365310B2 (ja) * 2009-03-31 2013-12-11 富士通株式会社 メモリ制御装置、メモリモジュール及びメモリ制御方法
US8930779B2 (en) 2009-11-20 2015-01-06 Rambus Inc. Bit-replacement technique for DRAM error correction
US9411678B1 (en) 2012-08-01 2016-08-09 Rambus Inc. DRAM retention monitoring method for dynamic error correction
WO2014074390A1 (en) 2012-11-06 2014-05-15 Rambus Inc. Memory repair using external tags

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4426688A (en) * 1981-08-03 1984-01-17 Ncr Corporation Memory system having an alternate memory
US4450559A (en) * 1981-12-24 1984-05-22 International Business Machines Corporation Memory system with selective assignment of spare locations
US4453248A (en) * 1982-06-16 1984-06-05 International Business Machines Corporation Fault alignment exclusion method to prevent realignment of previously paired memory defects
US4483001A (en) * 1982-06-16 1984-11-13 International Business Machines Corporation Online realignment of memory faults
US4488298A (en) * 1982-06-16 1984-12-11 International Business Machines Corporation Multi-bit error scattering arrangement to provide fault tolerant semiconductor static memories
JPS61180350A (ja) * 1985-02-05 1986-08-13 Nec Corp メモリパツケ−ジ
JPH03191450A (ja) * 1989-12-21 1991-08-21 Nec Corp メモリーカードの不良チップ代替え回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101471574B1 (ko) * 2008-04-10 2014-12-24 삼성전자주식회사 반도체 칩과 반도체 장치

Also Published As

Publication number Publication date
JPH0553926A (ja) 1993-03-05
KR930005200A (ko) 1993-03-23
US5315552A (en) 1994-05-24

Similar Documents

Publication Publication Date Title
JP3107240B2 (ja) メモリモジュール及びその不良ビットテーブル設定方法
US6052798A (en) System and method for remapping defective memory locations
US6754117B2 (en) System and method for self-testing and repair of memory modules
US5509132A (en) Semiconductor memory device having an SRAM as a cache memory integrated on the same chip and operating method thereof
US6035432A (en) System for remapping defective memory bit sets
US7505357B2 (en) Column/row redundancy architecture using latches programmed from a look up table
US5974564A (en) Method for remapping defective memory bit sets to non-defective memory bit sets
US7656727B2 (en) Semiconductor memory device and system providing spare memory locations
US6252800B1 (en) Semiconductor memory device
US6097644A (en) Redundant row topology circuit, and memory device and test system using same
US20090204847A1 (en) Repairable block redundancy scheme
WO1998012637A1 (en) Dynamic spare column replacement memory system
US4523313A (en) Partial defective chip memory support system
US5640353A (en) External compensation apparatus and method for fail bit dynamic random access memory
JP2001243795A (ja) 半導体記憶装置
CN1182536C (zh) 用于半导体存储器的并行冗余方法和装置
JPH0760413B2 (ja) メモリ・システム
KR960011960B1 (ko) 반도체 기억장치
US5933852A (en) System and method for accelerated remapping of defective memory locations
US6525987B2 (en) Dynamically configured storage array utilizing a split-decoder
US7593274B2 (en) Semiconductor integrated circuit and relief method and test method of the same
US11600356B1 (en) Memory device capable of repairing defective word lines
CN113707212B (zh) 具有封装后修复功能的存储器元件及其操作方法
US12040039B2 (en) Semiconductor device having syndrome generator
US20230005565A1 (en) Semiconductor device equipped with global column redundancy

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080908

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080908

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees