JP3181351B2 - デジタル映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば放送局などの
放送信号処理設備に用いられるデジタル映像信号処理装
置に係り、特にハイビジョン方式に対応するための改良
に関する。

【０００２】

【従来の技術】一般に、放送局などで用いられるデジタ
ル映像信号処理装置は、映像信号の処理目的に応じた個
々の専用処理ユニットで構成される。このため、処理項
目が多くなればなるほどユニット数も多くなり、装置全
体としては大掛りなものとなる。これに伴い、装置の設
計、保守、ユニットの組み合わせといった、目的の処理
機能を実現するための構築作業等には多大な労力を必要
とする。

【０００３】そこで、最近ではソフトウェアにより目的
の処理機能を実現でき、物理的な接続作業を要しないデ
ジタル映像処理装置の実用化が進められている。この装
置は複数の演算処理部とネットワーク部を備え、各演算
処理部に外部から映像信号の処理項目に応じたプログラ
ムを与えて目的の処理機能を実現させ、ネットワーク部
に外部から全体的な映像信号処理目的に応じたプログラ
ムを与えて、各演算処理部で得られた機能を結び付ける
接続回線を実現するようにしたものである。

【０００４】一方、放送映像の高品位化を目的として、
ハイビジョン方式が開発されている。このハイビジョン
方式は、従来のＮＴＳＣ方式等と比較して、極めて標本
化周波数が高く、かつ多種多様な処理機能が要求され
る。放送局などではこのハイビジョン方式と従来方式の
各映像信号を共に扱う方向にある。しかし、従来のデジ
タル映像信号処理装置では演算処理能力、機能変更、系
統変更に対する自由度が低く、ハイビジョン方式に対応
することができない。

【０００５】このような背景から、上記のソフトウェア
によるデジタル映像信号処理装置を発展させ、ハイビジ
ョン方式にも対応可能とし、従来方式と併用できるよう
にすることが強く要求されている。

【０００６】

【発明が解決しようとする課題】以上述べたように、従
来のデジタル映像信号処理装置では、演算処理能力、機
能変更、系統変更に対する自由度が低く、ハイビジョン
方式に対応することができない。

【０００７】この発明は上記の課題を解決するためにな
されたもので、高速かつ高度な演算処理を実現すると共
に、機能変更、系統変更に対する自由度を向上させるこ
とができ、これによってハイビジョン方式にも対応でき
るデジタル映像信号処理装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
にこの発明は、複数のプログラマブル演算処理部の各演
算処理内容とネットワーク部による各プログラマブル演
算処理部の接続形態とをホストコントロール手段を通じ
て外部から自在に設定できるように構成されたデジタル
映像信号処理装置において、前記プログラマブル演算処
理部は、それぞれ、映像信号が供給される２つの入力部
を有し、該入力部に入力された映像信号をプログラムに
従って演算処理し、その結果を導出する複数のオペラン
ドと、この複数のオペランドからの各出力信号がそれぞ
れ供給される各入力部と、前記ネットワーク部から２つ
の映像信号をそれぞれ供給することができる各入力部
と、前記複数のオペランドの入力部にそれぞれ対応した
出力部及び最終出力を導出するための１つの出力部とを
有し、プログラマブルに該各入力部の信号を前記複数の
オペランドに供給することができ、いずれかの入力信号
を最終出力信号として導出するセレクタと、前記複数の
オペランド及びセレクタのプログラムを前記ホストコン
トロール手段からの命令に従ってコントロールするプロ
グラム制御手段とを備え、前記オペランドの演算処理内
容とセレクタによる各オペランドの接続形態とをホスト
コントロール手段を通じて外部から自在に設定できるよ
うに構成され、少なくとも１命令についてハイビジョン
レートの１／２の動作速度を有することを特徴とする。

【０００９】

【作用】上記構成によるデジタル映像信号処理装置で
は、複数のプログラマブル演算処理部が、それぞれ１命
令についてハイビジョンレートの１／２の動作速度を有
するが、それぞれが有する複数のオペランドで並列演算
処理が可能であるため、ハイビジョン方式の映像信号で
あってもリアルタイム処理が可能であり、しかも例えば
ＮＴＳＣなどの従来方式にも対応可能である。

【００１０】

【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。

【００１１】図１はこの発明に係るデジタル映像信号処
理装置の全体的な構成を示すもので、１（１）〜１
（ｎ）（ｎは任意）はそれぞれ入力チャンネルが１６、
出力チャンネルが１６の信号処理クラスタである（各チ
ャンネルは１６ビットパラレル、以下同様）。各クラス
タ１（１）〜１（ｎ）は縦続接続され、それぞれＬＡＮ
（ローカル・エリア・ネットワーク）２を通じて、ホス
トコンピュータ３により、オペレータからの指令入力に
応じた処理機能及び接続回線に切換制御される。

【００１２】図２は上記クラスタ（ここでは１（１）を
代表して示す）の内部構成を示すもので、ネットワーク
４、１６個のプログラマブル演算器（ＰＵ）５（１）〜
５（１６）、ホストコントローラ６を備える。

【００１３】上記ネットワーク４は外部入力チャンネル
が１６（ＩＮ１〜ＩＮ１６）、内部入力チャンネルが１
６（ＩＮ１７〜ＩＮ３２）、外部出力チャンネルが１６
（ＯＵＴ１〜ＯＵＴ１６）、内部出力チャンネルが３２
（ＯＵＴ１７〜ＯＵＴ４８）で、ホストコントローラ６
からの制御信号に応じて、任意の入力チャンネルを任意
の出力チャンネルに接続することができる。

【００１４】上記プログラマブル演算器５（１）〜５
（１６）は共に同一構成であり、ＮＴＳＣ方式からハイ
ビジョン方式まで適用可能としたビデオレート映像信号
処理ＬＳＩであり、ネットワーク４の所定の内部出力チ
ャンネル２系統の出力データを受取り、ホストコントロ
ーラ６で指定されるプログラムに従って演算処理し、そ
の処理結果をネットワーク４の所定の内部入力チャンネ
ル１系統に送出する。特に、映像信号処理にあっては、
各種演算を２７ｎｓ（＝１／３７．１２５ＭＨｚ）のサ
イクル、２４ビット精度で行う。

【００１５】ホストコントローラ６はＬＡＮ２を通じて
ホストコンピュータ３とネットワーク４及びプロクラマ
ブル演算器５（１）〜５（１６）を結合するためのもの
である。

【００１６】図３は上記プログラマブル演算器（ここで
は５（１）を代表して示す）の具体的な構成を示すもの
で、７はデジタル信号処理を行うＤＳＰ（デジタル・シ
グナル・プロセッサ）ユニット、８はＤＳＰユニット７
に与える処理機能及び接続回線のプログラムが格納され
るプログラムメモリ、９はＤＳＰユニット７の処理過程
で必要なデータを適宜記憶するデータメモリである。こ
のデータメモリ９はＤＭ−Ａ、ＤＭ−Ｂの２系統あり、
それぞれ最大１Ｍバイトまで（ハイビジョン信号の１フ
ィールド分に相当する）記憶可能であり、またルックア
ップテーブル（ＬＵＴ）として非線形演算器に使用でき
る。図４に上記ＤＳＰユニット７の具体的な構成を示
す。

【００１７】図４において、入力処理部１０（１），１
０（２）はそれぞれネットワーク４の内部出力チャンネ
ル２系統の１６ビットデータＩＮ−Ａ，ＩＮ−Ｂを入力
し、同期フラグ処理を行う。同期フラグは前段回路との
間で同期をとるために用いられ、８０００Ｈ（−３２７
６８）の値をとる。よって、データとしては７ＦＦＦＨ
（３２７６７）〜８００１Ｈ（−３２７６７）が取り得
る範囲となる。各入力処理部１０（１），１０（２）の
出力はセレクタ１１の外部入力チャンネル（１６ビッ
ト）２系統に送られる。

【００１８】セレクタ１１は外部入力チャンネルが２系
統、内部入力チャンネルが９系統、外部出力チャンネル
が１系統、内部出力チャンネルがデータ出力が１４系統
であり、与えられたプログラムデータに従って、任意の
チャンネル入力を任意のチャンネル出力に選択的に切換
導出する。

【００１９】出力処理部１２はセレクタ１１の外部出力
チャンネル１系統（１６ビット）の出力データを取り込
み、同期フラグ処理を行ってネットワーク４の内部入力
チャンネル１系統に送出する。ここでの同期フラグ処理
としては、同期オフの場合、データが８０００Ｈのとき
８００１Ｈに置き換え、同期オンの場合、強制的に８０
００Ｈに置き換える。

【００２０】ＡＬＵ（算術論理演算部）１３（１），１
３（２）は、それぞれセレクタ１１で選択されたチャン
ネル（２４ビット）２系統の出力データを取り込み、与
えられたプログラムデータで指定される演算処理を行
い、その処理結果（２４ビット）をセレクタ１１の内部
入力チャンネル１系統に送出する。演算処理としては、
通常の算術論理演算の他に、ＴＶ信号処理によく用いら
れる最大値／最小値、絶対値演算の機能を含み、２４ビ
ットで処理される。２４ビットでの演算中のオーバーフ
ロー時は、正または負の最大値にクリップされる。

【００２１】具体的には図５に示すように構成され、一
方のチャンネル入力は最大３タップの可変ディレイＡ１
で他方のチャンネル入力タイミングと一致するように遅
延補償され、他方のチャンネル入力と共に演算器Ａ２に
供給される。可変ディレイＡ１の遅延量及び演算器Ａ２
の演算内容はプログラムデータに応じて切換設定され
る。演算器Ａ２の演算結果はレジスタバンクＡ３に供給
される。

【００２２】このレジスタバンクＡ３は複数（ここでは
６個とする）の２４ビット演算レジスタを備える。その
うちの１個（または２個）はグローバルレジスタＡ３１
として用いられ、その保持データはＡＬＵ出力となり、
他の４個はローカルレジスタＡ３２として用いられ、そ
の保持データは必要に応じて演算器Ａ２の演算に供され
る。グローバルレジスタＡ３１はパイプラインレジスタ
として機能する。

【００２３】ＡＵ（アドレス演算部）１４（１），１４
（２）は、データメモリ９をアクセスするためのアドレ
ス演算、もしくは波形発生に使用され、例えば一方が水
平、他方が垂直のアドレス演算を行うことができる。そ
れぞれセレクタ１１で選択されたチャンネル（２４ビッ
ト）１系統の出力アドレスデータを取り込み、与えられ
たプログラムデータで指定されるアドレス演算処理を行
い、その処理結果（２４＋６ビット）をセレクタ１１の
内部入力チャンネル１系統に送出する。

【００２４】具体的には図６に示すように構成され、内
部にアドレス発生部Ｂ１を備える。このアドレス発生部
Ｂ１はアドレス演算器Ｂ１１、アドレスレジスタバンク
Ｂ１２で構成される。アドレスレジスタバンクＢ１２は
６個の演算レジスタを持ち、アドレス演算器Ｂ１１と共
になって加算、減算、１／２等の演算ができる。演算内
容はプログラムデータによって設定される。

【００２５】このアドレス発生部Ｂ１で発生されたアド
レスデータは外部入力アドレスデータ（セレクタ１１の
内部出力）と共に内部セレクタＢ２に供給される。この
内部セレクタＢ２は内部発生アドレスデータと外部入力
アドレスデータを取り込み、プログラムデータに従って
いずれか一方を比較器Ｂ３及びアドレス処理部Ｂ４に選
択的に導出する。

【００２６】比較器Ｂ３は入力アドレスデータを予め設
定された規定値（例えば最大、最小の限界値）と比較
し、規定値を越える場合にはフラグを立ててアドレス処
理部Ｂ４に送出する。

【００２７】このアドレス処理部Ｂ４は置換処理部Ｂ４
１、シフタ部Ｂ４２、モード処理部Ｂ４３に分けられ
る。置換処理部Ｂ４１は、例えばクリッピングに使用さ
れ、比較器Ｂ３からのフラグに応じて入力アドレスデー
タを所定値に置換える。シフタ部Ｂ４２は８種のモード
のビットシフトが可能なバレルシフタであり、２４ビッ
トの入力アドレスデータの小数点位置を任意に設定でき
る。

【００２８】モード処理部Ｂ４３はシフタ部Ｂ４２でシ
フトされた後の整数部についてスルー、プラス１、右１
ビットシフト、ＬＳＢ処理の選択が可能であり、小数部
についてスルー、１マイナスの選択が可能である。選択
はプログラムデータにより行われ、固定に選択される場
合と、算出された整数部のＬＳＢにより自動的に選択さ
れる場合がある。処理データは整数部２０ビット、小数
部６ビットに分けて出力される。小数部６ビットはデジ
タル特殊効果における縮小／拡大時の隣接４点補間計算
のために使用される。

【００２９】このモード処理により、幾何学変換時の４
点補間の計算が容易に実現できる。特にハイビジョンの
Ｙ信号のように、標本化周波数の１／２でサブサンプル
されるときには、「整数部のＬＳＢによる自動選択モー
ド」が有効である。この構成によるＡＵ１４（１），１
４（２）を利用すると、データ演算と並行してデータメ
モリ９のアクセスが可能となる。

【００３０】ＭＰＹ（乗算器）１５（１），１５（２）
は１６×１６＝３２ビットのマクロセルを用い、３２ビ
ットから３種のモードで２４ビットを切り出せる。それ
ぞれセレクタ１１で選択されたチャンネル（１６ビッ
ト）２系統の出力データを取り込み、与えられたプログ
ラムデータで指定される形式で両入力データを乗算し、
その演算結果をセレクタ１１の内部入力チャンネル（１
６ビット）１系統に送出する。

【００３１】具体的には図７に示すように構成され、一
方のチャンネル入力は最大３タップの可変ディレイＣ１
で他方のチャンネル入力タイミングと一致するように遅
延補償され、他方のチャンネル入力と共に乗算器Ｃ２に
供給される。可変ディレイＣ１の遅延量及び乗算器Ｃ２
の演算内容はプログラムデータに応じて切換設定され
る。乗算器Ｃ２の演算結果はレジスタバンクＣ３に供給
される。

【００３２】このレジスタバンクＣ３は複数（ここでは
６個とする）の２４ビット演算レジスタを備える。その
うちの１個（または２個）はグローバルレジスタＣ３１
として用いられ、その保持データはＭＰＹ出力となり、
他の４個はローカルレジスタＣ３２として用いられ、そ
の保持データは必要に応じて乗算器Ｃ２の演算に供され
る。グローバルレジスタＣ３１はパイプラインレジスタ
として機能する。

【００３３】可変ディレイ１６（１），１６（２）は、
それぞれセレクタ１１で選択されたチャンネル（１６ビ
ット）１系統の出力データを取り込み、１６タップでタ
イミング調整を行い、セレクタ１１の内部入力チャンネ
ル（１６ビット）１系統に送出する。主にマルチプロセ
ッサ動作時のディレイ調相に用いられる。各ディレイ１
６（１），１６（２）を縦続に接続するようにセレクタ
１１を組めば、３２タップディレイとすることも可能で
ある。

【００３４】データメモリＩ／Ｏ（インターフェース）
１７は、セレクタ１１で選択されたチャンネル（１６ビ
ット）１系統の出力データ、チャンネル（２０ビット）
１系統の出力アドレスデータを取り込み、プログラムデ
ータに応じてデータメモリ９の書き込み、読出しを行
う。読み出されたデータ、アドレスデータはセレクタ１
１の内部入力チャンネル（１６ビット）１系統に送出さ
れる。

【００３５】具体的には図８に示すように、データ（１
６ビット）、アドレスデータ（２０ビット）それぞれを
シフタＤ１，Ｄ２で必要に応じてビットシフトし、プロ
グラムデータに従って、セレクタＤ３，Ｄ４でデータメ
モリ９のいずれかのバンク領域を選択して、書込みまた
は読出しを行う。

【００３６】ここで、データメモリ９は２バンク構成
（ＤＭ−Ａ，ＤＭ−Ｂ）であり、Ａ系、Ｂ系とも５１２
ＫＷ（１０２４ＫＢ）のアドレス空間を持つ。ハイビジ
ョン時、ワードで１／２フィールド、バイトで１フィー
ルドのデータに対応できる。この構成により、例えば一
方のデータメモリ（フィールドメモリ）を使って計算し
た動きベクトルを他方のデータメモリから読み出すとい
う処理をリアルタイムで実現したり、ルックアップテー
ブル（ＬＵＴ）として画像信号データの変換処理をリア
ルタイムで行うという処理を実現することが可能とな
る。

【００３７】上記セレクタ１１、ＡＬＵ１３（１），１
３（２）、ＡＵ１４（１），１４（２）、ＭＰＹ１５
（１），１５（２）、可変ディレイ１６（１），１６
（２）、データメモリＩ／Ｏ１７（以下、総称してオペ
ランドと称する）はいずれも内部バス１８に接続され
る。この内部バス１８には、さらにホストＩ／Ｏ１９及
びシーケンサ２０が接続される。

【００３８】ホストＩ／Ｏ１９はホストコントローラ６
を通じてホストコンピュータ３とＤＳＰユニット７の各
オペランドを結合するためのものである。ホストとの受
け渡し用として１６Ｗ×１６ビットのレジスタ群を２バ
ンク持つ。

【００３９】片方のバンクはホストに向いており、０番
目のレジスタのＭＳＢを操作することでこの２バンクが
入れ替わる。また、０番目のレジスタにプログラムスタ
ートアドレスを入れておくことにより、１つのプログラ
ムメモリ８に複数動作を書き込んでおき、スタートアド
レスのみを切り替えることで、機能の入れ替えを瞬時に
実現できる。通常、このような切替動作は、垂直ブラン
キングに同期して行い、映像の有効期間に影響を与える
ことなく実行することが可能であり、また複数のプログ
ラマブル演算器による同期動作も容易に行うことができ
る。

【００４０】シーケンサ２０は制御機構の中心部であ
り、プログラムメモリ８を用いて、インストラクション
のラッチ、デコード、分岐制御、オペランドの制御等を
行うマイクロプログラム制御方式を採用し、条件分岐の
際に崩れないパイプライン動作、オペランドの並列動作
など、映像信号処理に適した構造をとる。プログラムは
外付けのプログラムメモリ８に格納され、１サイクルが
２７ｎｓで、フェッチ、デコード、実行の３段のパイプ
ラインで動作する。

【００４１】プログラムメモリ８は外部３２ＫＷと内部
６４Ｗの２モードが切替可能であり、マイクロプログラ
ムのビット幅は４８ビットに設定される。外部モード時
は、内部プログラム用ＲＡＭが分岐命令発生時のキャッ
シュとして使用され、分岐時もパイプブレークが生じな
い構造となっている。

【００４２】４８ビットのマイクロ命令の構造は、分岐
制御を行うＳＥＱ命令と、演算制御を行うＦＵＮＣ命令
が独立に１命令内にセットできる標準構成命令と、イミ
ディエイト値をオペランドに持つフルフィールド命令の
２種に別れる。ＳＥＱ命令は、通常の汎用プロセッサと
異なり、リピート、コンティニュー、ジャンプの３分岐
構造をとり、同一処理を各画素に繰り返すことの多い画
像信号処理の特性をリピートに、演算フラグと同一信号
による条件分岐を同時に行うＴＶ信号処理の特性をコン
ティニュー、ジャンプに反映している。

【００４３】ＳＥＱ命令には、このほか、プログラムス
タートのためのＲＳＴ命令や、サブルーチンのためのＰ
ＵＳＨ、ＰＯＰ命令、標準ＴＶのコンポーネント信号の
ような時間軸多重化された信号をハイビジョンレートで
扱うとき、全てのオペランドを同時に制御するためのＦ
ＮＣ命令がある。

【００４４】ここで、プログラムメモリ８及びシーケン
サ２０は、概念的には図９に示すように構成され、各オ
ペランドごとのルックアップテーブルＬＵＴ１〜ＬＵＴ
９を備える。各テーブルにはそれぞれ機能別のプログラ
ムデータが格納されている。シーケンサ２０は、ホスト
命令から各テーブルに対する機能インデクスデータを識
別し、各テーブルから対応するプログラムデータを読出
し、内部バス１８を通じて各オペランドに送出する。ま
た、シーケンサ２０は制御信号に応じて各テーブルの機
能別プログラムデータを書き換えることもできる。

【００４５】このように、各オペランドごとの制御テー
ブルのいずれかをインデクスにより指定することで、１
命令内に複数のオペランドに対するインデクスを命令ビ
ット幅の増大なしに実現している。この命令により、Ｒ
ＧＢ信号のような時間軸多重化された低速信号処理時
に、ＲＧＢの各信号に対する処理を変えることができ、
１つのＤＳＰユニットで対応することができる。

【００４６】上記ＤＳＰユニット７の内部では、１６ビ
ットと２４ビットの２つのデータ形式が混在する。この
間のデータ形式変換には標準転送モードと拡張転送モー
ドの２種があり、十分な精度を確保できるようになって
いる。

【００４７】例えば、標準転送モードは、図１０に示す
ように、１６ビットデータの前に４ビットの符号拡張デ
ータを付加し、後に４ビットの０データを付加して、２
４ビットのデータ形式に変換する。演算後は前後ビット
を切り捨てて１６ビットデータを取り出す。拡張転送モ
ードは、図１１に示すように、８ビットデータを４＋４
ビットに分け、中間に１６ビット相当の書き込み不可領
域を設けて、２４ビットのデータ形式に変換する。演算
後は前後４ビットのみを取り出して８ビットデータに変
換する。

【００４８】尚、詳細は説明しないが、上記ＤＳＰユニ
ットは、さらにラインメモリの駆動回路、プログラムデ
バック支援用の回路、複数プロセッサの並列動作のため
の同期回路も搭載している。さらに、この発明の特徴と
する可変パイプライン構造について詳述する。

【００４９】従来のデジタル映像信号処理装置では、機
能の異なる多数の演算器（オペランド）を固定の経路で
接続してパイプラインを形成していた。このような回路
は一種のみの信号処理を行う場合はよいが、操作パネル
上の操作にしたがって、スイッチ押し換えにより複数の
機能を実現する場合、機能の数に応じた回路を用意して
いた。

【００５０】そこで、複数の演算器の接続をパイプの本
数も変えられる可変パイプライン構造とし、接続変更に
より単一の回路で複数の異なる機能に対応可能とするた
め、図５、図７に示したように、一方のオペランド入力
ラインに可変ディレイＡ１，Ｃ１を設け、出力ラインに
レジスタバンクＡ３，Ｃ３を設けるようにした。

【００５１】この構造によれば、セレクタ１１によって
任意の演算器間を接続することができる。例えば、出力
＝（入力１）＋（定数）×（入力２）の機能ブロックは
図１２（ａ）に示すようになるが、これはＡＬＵ１３
（１）及びＭＰＹ１５（１）を用い、セレクタ１１を図
１２（ｂ）に示すように接続することで実現する。ま
た、出力＝（入力１）×（定数１）＋（入力２）×（定
数２）の機能ブロックは図１２（ｃ）に示すようになる
が、これはさらにＭＰＹ１５（２）用いてセレクタ１１
を図１２（ｄ）に示すように接続することで実現する。

【００５２】図１２からわかるように、単一の回路によ
って２種の異なる演算処理が接続変更によって実現でき
る。すなわち、可変パイプライン構造の採用により任意
の回路を実現できる。図１２（ａ）ではパイプ２本、
（ｃ）ではパイプ３本であり、パイプの本数も任意に設
定できる。この接続変更時に発生する経路差（ラッチの
累積数の差異）を吸収するため、入力可変ディレイＡ
１，Ｃ３が有効に働く。

【００５３】したがって、上記可変パイプライン構造の
採用により、セレクタ１１の接続を変えることで任意の
回路を単一の回路で実現でき、汎用性が向上し、演算器
の使用効率を高くすることができる。

【００５４】ところで、高速のＣＰＵまたはシグナルプ
ロセッサにおいては、デバグ方法として、内部割込みを
用いたソフト的な方法と、エミュレータを用いたハード
的な方法がある。ところが、ＴＶデジタル信号を処理す
るような実時間性を重視するシグナルプロセッサの場
合、ソフト的な方法ではデバギングしていない状態と完
全に対応しなくなる可能性がある。一方、インサーキッ
トエミュレータによるハード的な方法はマルチプロセッ
サ構成やクロック周波数の高速化を考えると現実的でな
い。結局、従来では画像で見て判断するか、出力結果を
画像メモリを介してオフラインで解析することでデバギ
ングしなければならなかった。

【００５５】そこで、ここでは容易にデバギング作業を
実現できるように、デバキングに必要なハードウェアを
予めＤＳＰユニット７に組み込んでおく。図１３にその
構成を示す。

【００５６】図１３において、８は前述したプログラム
メモリ、２０はシーケンサである。このシーケンサ２０
に対してアドレスラッチＦ１、命令ラッチＦ２が設けら
れる。シーケンサ２０はプログラム命令フェッチのた
め、アドレスをアドレスラッチＦ１にラッチさせ、プロ
グラムメモリ８をアクセスして命令ラッチＦ２に命令を
取り込み、取り込んだ命令をデコードして演算フラグ等
による分岐制御を行う。

【００５７】アドレスラッチＦ１へのアドレス出力は同
時に比較器Ｆ３に送られ、予め設定されたブレークポイ
ントレジスタＦ４の内容と比較される。この比較で一致
が判別されると比較器Ｆ３の出力として一致フラグをた
てる。シーケンサ２０は一致フラグが立つとその動作を
止めると共に、全てのクロックを止めてオペランド（Ａ
ＬＵ１３（１）など）の出力レジスタの内容更新を停止
させる。その際、外部インターフェースＦ５を通じて、
オペランドの出力レジスタがＤＳＰユニット７の外部か
らデータを読み取れるようにする。

【００５８】上記構成において、ブレークポイントレジ
スタＦ４に中断させたいプログラムアドレスを予めセッ
トしておくと、比較器Ｆ３はブレークポイントアドレス
とアクセスされたプログラムアドレスの比較を行う。比
較器Ｆ３でその一致が判別されると、オペランドの出力
レジスタが外部インターフェースＦ５を通じて外部から
のデータを読み取るようになる。

【００５９】したがって、任意のプログラム箇所で処理
を中断し、内部オペランドの出力レジスタをチェックす
ることで、容易に実時間性の高いデバンギング処理を実
現することができる。以上の構成によるデジタル映像信
号処理装置について、いくつかアプリケーションをあげ
ておく。

【００６０】図１４はハイビジョン方式の２つのデジタ
ル映像信号Ａ，Ｂについて、１つのクラスタでキーミキ
シングを行う場合の機能構成を示すものである。尚、各
映像信号Ａ，Ｂはそれぞれ輝度信号がＹ１，Ｙ２、色信
号がＰｒ，Ｐｂとして２系統に分配されている。この場
合、クラスタ動作速度はハイビジョンレートの１／２で
あるから、並列演算によりハイビジョンレートでリアル
タイム処理を行う。

【００６１】図１４において、Ｋはキー信号である。ク
ラスタ内はＹ１処理、Ｙ２処理、Ｐｒ処理、Ｐｂ処理の
４つに分割され、Ｙ１処理にはプログラマブル演算器５
（１）〜５（３）が用いられ、Ｙ２処理には演算器５
（４）〜５（６）が用いられ、Ｐｒ処理には５（７）〜
５（９）が用いられ、Ｐｂ処理には５（１０）〜５（１
２）が用いられる。

【００６２】Ｙ１処理において、５（１）は乗算器、５
（２）は減算器及び乗算器、５（３）は加算器にプログ
ラミングされる。ネットワーク４（図示せず）により、
５（１）にはＫ及びＡ−Ｙ１が供給され、５（２）には
Ｋ及びＢ−Ｙ１が供給され、５（３）には５（１）及び
５（２）の各演算出力が供給される。すなわち、５
（１）はＫ＝１のときＡ−Ｙ１を導出し、５（２）はＫ
＝０のときＢ−Ｙ１を導出し、５（３）は５（１）及び
５（２）の各演算出力を加算合成する。これによって、
Ａ−Ｙ１，Ｂ−Ｙ１のキーミキシング信号が得られる。

【００６３】Ｙ２処理において、５（４）は乗算器、５
（５）は減算器及び乗算器、５（６）は加算器にプログ
ラミングされる。ネットワーク４（図示せず）により、
５（４）にはＫ及びＡ−Ｙ２が供給され、５（５）には
Ｋ及びＢ−Ｙ２が供給され、５（６）には５（４）及び
５（５）の各演算出力が供給される。すなわち、５
（４）はＫ＝１のときＡ−Ｙ２を導出し、５（５）はＫ
＝０のときＢ−Ｙ２を導出し、５（６）は５（４）及び
５（５）の各演算出力を加算合成する。これによって、
Ａ−Ｙ２，Ｂ−Ｙ２のキーミキシング信号が得られる。

【００６４】Ｐｒ処理において、５（７）は乗算器、５
（８）は減算器及び乗算器、５（９）は加算器にプログ
ラミングされる。ネットワーク４（図示せず）により、
５（７）にはＫ及びＡ−Ｐｒが供給され、５（８）には
Ｋ及びＢ−Ｐｒが供給され、５（９）には５（７）及び
５（８）の各演算出力が供給される。すなわち、５
（７）はＫ＝１のときＡ−Ｐｒを導出し、５（８）はＫ
＝０のときＢ−Ｐｒを導出し、５（９）は５（７）及び
５（８）の各演算出力を加算合成する。これによって、
Ａ−Ｐｒ，Ｂ−Ｐｒのキーミキシング信号が得られる。

【００６５】Ｐｂ処理において、５（１０）は乗算器、
５（１１）は減算器及び乗算器、５（１２）は加算器に
プログラミングされる。ネットワーク４（図示せず）に
より、５（１０）にはＫ及びＡ−Ｐｂが供給され、５
（１１）にはＫ及びＢ−Ｐｂが供給され、５（１２）に
は５（１０）及び５（１１）の各演算出力が供給され
る。すなわち、５（１０）はＫ＝１のときＡ−Ｐｂを導
出し、５（１１）はＫ＝０のときＢ−Ｐｂを導出し、５
（１２）は５（１０）及び５（１１）の各演算出力を加
算合成する。これによって、Ａ−Ｐｂ，Ｂ−Ｐｂのキー
ミキシング信号が得られる。

【００６６】図１５はＮＴＳＣ方式の２つのデジタル映
像信号Ａ，Ｂについて、１つのクラスタでキーミキシン
グを行う場合の機能構成を示すものである。この場合、
クラスタ動作速度に対して信号レートが１／４と低いの
で、輝度信号、色信号についてまとめて処理可能であ
る。

【００６７】図１５において、クラスタ内では３つのプ
ログラマブル演算器５（１）〜５（３）が用いられ、５
（１）は乗算器、５（２）は減算器及び乗算器、５
（３）は加算器にプログラミングされる。ネットワーク
４（図示せず）により、５（１）にはＫ及びＡが供給さ
れ、５（２）にはＫ及びＢが供給され、５（３）には５
（１）及び５（２）の各演算出力が供給される。すなわ
ち、５（１）はＫ＝１のときＡを導出し、５（２）はＫ
＝０のときＢを導出し、５（３）は５（１）及び５
（２）の各演算出力を加算合成する。これによって、
Ａ，Ｂのキーミキシング信号が得られる。

【００６８】図１６はハイビジョン方式のデジタル映像
信号における色信号Ｐｒ，Ｐｂについて、１つのクラス
タでクロマキーを生成する場合の機能構成を示すもので
ある。

【００６９】この場合は３つのプログラマブル演算器５
（１）〜（３）を用い、ネットワーク４（図示せず）に
よって５（１），５（２）にＰｒ，Ｐｂをそれぞれ供給
し、５（３）に５（１），５（２）の各演算出力を供給
する。

【００７０】５（１），５（２）は共に同構成であり、
内部のＭＰＹ１５（１），１５（２）で入力されたＰ
ｒ，Ｐｂに係数を乗じて増幅した後、ＡＬＵ１３（１）
で両者を加算し、データメモリ９に格納されたテーブル
プログラムに従ってクロマ信号を生成する。５（３）は
内部ＡＬＵ１３（１）で５（１），５（２）で得られた
各クロマ信号を加算し、データメモリ９に格納されたテ
ーブルプログラムに従ってクロマキー信号を生成する。

【００７１】この機能構成は、ＮＴＳＣ方式のデジタル
映像信号における色信号ＣＲ，ＣＢについて、１つのク
ラスタでクロマキーを生成する場合にも適用可能であ
る。その機能構成図は省略する。図１７は１つのクラス
タでハイビジョン方式デジタル映像信号のＲＧＢを３系
統に合成出力するマトリクス機能構成の一部を示すもの
である。

【００７２】ハイビジョン方式ではデータレートが高い
ため、ＲＧＢそれぞれついて独立に演算する必要があ
る。この場合、６つのプログラマブル演算器５（１）〜
５（６）を用いる。５（１），５（３），５（５）は２
入力をそれぞれＭＰＹ１５（１），１５（２）で増幅
し、さらにＡＬＵ１３（１）で加算出力する。５
（２），５（４），５（６）は一方の入力をＭＰＹ１５
（１）で増幅し、さらにＡＬＵ１３（１）で他方の入力
と加算出力する。

【００７３】すなわち、５（１）によりＲ，Ｇが加算さ
れ、さらに５（２）でＢが加算されて第１の系統ＯＵＴ
１に送られる。５（３）によりＲ，Ｇが加算され、さら
に５（４）でＢが加算されて第２の系統ＯＵＴ２に送ら
れる。５（５）によりＲ，Ｇが加算され、さらに５
（６）でＢが加算されて第３の系統ＯＵＴ３に送られ
る。尚、図１７の回路ではハイビジョン方式の１／２の
データレートの処理を行っており、実際には図１７の回
路と同一構成のものがもう一つ必要になる。

【００７４】一方、ＮＴＳＣ方式ではデータレートが低
いため、ＲＧＢをまとめて演算処理することができる。
図１８はその機能構成を示すもので、ＲＧＢ信号は演算
器５（１），５（２）に供給される。５（１）におい
て、ＲＧＢ入力は２系統に分配され、それぞれＭＰＹ１
５（１），１５（２）で増幅された後、ＡＬＵ１３
（１），１３（２）で定数が加算されて第１、第２の系
統ＯＵＴ１，ＯＵＴ２の出力となる。５（２）におい
て、ＲＧＢ入力はＭＰＹ１５（１）で増幅された後、Ａ
ＬＵ１３（１）で定数が加算されて第３の系統ＯＵＴ３
の出力となる。

【００７５】以上のアプリケーションからも明らかなよ
うに、１つのクラスタを高速かつ高度な演算処理を実現
し、機能変更、系統変更に対する自由度を向上させるこ
とにより、従来のＮＴＳＣ方式に限らず、ハイビジョン
方式にも対応することができる。

【００７６】尚、上記各具体例はこの発明を限定するも
のではなく、その他、この発明の要旨を逸脱しない範囲
で種々変形しても、同様に実施可能であることはいうま
でもない。

【００７７】

【発明の効果】以上のようにこの発明によれば、高速か
つ高度な演算処理を実現すると共に、機能変更、系統変
更に対する自由度を向上させることができ、これによっ
てハイビジョン方式にも対応できるデジタル映像信号処
理装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係るデジタル映像信号処理装置の一
実施例として全体的な構成を示すブロック図。

【図２】同実施例のクラスタの具体的な構成を示すブロ
ック図。

【図３】同実施例のプログラマブル演算器の具体的な構
成を示すブロック図。

【図４】同実施例のＤＳＰユニットの具体的な構成を示
すブロック図。

【図５】同実施例のＡＬＵの具体的な構成を示すブロッ
ク図。

【図６】同実施例のＡＵの具体的な構成を示すブロック
図。

【図７】同実施例のＭＰＹの具体的な構成を示すブロッ
ク図。

【図８】同実施例のデータメモリＩ／Ｏの具体的な構成
を示すブロック図。

【図９】同実施例のプログラムメモリ及びシーケンサの
概念的な構成を示す概念図。

【図１０】同実施例のＤＰＳユニットにおける標準転送
モードのデータ形式を示す図。

【図１１】同実施例のＤＰＳユニットにおける拡張転送
モードのデータ形式を示す図。

【図１２】同実施例の可変パイプライン構造を説明する
ための機能構成図。

【図１３】同実施例のデバキング処理を行うハードウェ
ア構成を示すブロック図。

【図１４】同実施例のアプリケーションとしてハイビジ
ョン方式のキーミキシング機能構成を示すブロック図。

【図１５】同実施例のアプリケーションとしてＮＴＳＣ
方式のキーミキシング機能構成を示すブロック図。

【図１６】同実施例のアプリケーションとしてハイビジ
ョン方式のクロマキー生成機能構成を示すブロック図。

【図１７】同実施例のアプリケーションとしてハイビジ
ョン方式のＲＧＢマトリクス機能構成を示すブロック
図。

【図１８】同実施例のアプリケーションとしてＮＴＳＣ
方式のＲＧＢマトリクス機能構成を示すブロック図。

【符号の説明】

１（１）〜１（ｎ）…信号処理クラスタ、２…ＬＡＮ、
３…ホストコンピュータ、４…ネットワーク、５（１）
〜５（１６）…プログラマブル演算器（ＰＵ）、６…ホ
ストコントローラ、７…ＤＳＰユニット、８…プログラ
ムメモリ、９…データメモリ、１０（１），１０（２）
…入力処理部、１１…セレクタ、１２…出力処理部、１
３（１），１３（２）…算術論理演算部（ＡＬＵ）、１
４（１），１４（２）…アドレス演算部（ＡＵ）、１５
（１），１５（２）…ＭＰＹ（乗算器）、１６（１），
１６（２）…可変ディレイ、１７…データメモリＩ／
Ｏ、１８…内部バス、１９…ホストＩ／Ｏ、２０…シー
ケンサ。

フロントページの続き (72)発明者 斉藤 英貴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 富田 龍一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 八木 伸行 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 福井 一夫 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 榎並 和雅 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (56)参考文献 特開 平１−206777（ＪＰ，Ａ) 特開 平１−206778（ＪＰ，Ａ) 特開 平１−236383（ＪＰ，Ａ) 特開 平５−260374（ＪＰ，Ａ) 特開 平５−260376（ＪＰ，Ａ) 特開 平５−260377（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/262 - 5/275

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】それぞれ、映像信号が供給される２つの入
   力部を有し、該入力部に入力された映像信号をプログラ
   ムに従って演算処理し、その結果を導出する複数のプロ
   グラマブル演算処理部と、 この複数のプログラマブル演算処理部からの各出力信号
   がそれぞれ供給される各入力部と、外部から複数の映像
   信号をそれぞれ供給することができる各入力部と、前記
   複数のプログラマブル演算処理部の入力部にそれぞれ対
   応した出力部及び最終出力を導出するための複数の出力
   部とを有し、プログラマブルに該各入力部の信号を前記
   複数のプログラマブル演算処理部に供給することがで
   き、いずれかの入力信号を最終出力信号として導出する
   ネットワーク部と、 前記複数のプログラマブル演算処理部及びネットワーク
   部のプログラムを外部命令に従ってコントロールするホ
   ストコントロール手段とを備え、 前記プログラマブル演算処理部の演算処理内容とネット
   ワーク部による各プログラマブル演算処理部の接続形態
   とを外部から自在に設定できるように構成されたデジタ
   ル映像信号処理装置において、 前記プログラマブル演算処理部は、 それぞれ、映像信号が供給される２つの入力部を有し、
   該入力部に入力された映像信号をプログラムに従って演
   算処理し、その結果を導出する複数のオペランドと、 この複数のオペランドからの各出力信号がそれぞれ供給
   される各入力部と、前記ネットワーク部から２つの映像
   信号をそれぞれ供給することができる各入力部と、前記
   複数のオペランドの入力部にそれぞれ対応した出力部及
   び最終出力を導出するための１つの出力部とを有し、プ
   ログラマブルに該各入力部の信号を前記複数のオペラン
   ドに供給することができ、いずれかの入力信号を最終出
   力信号として導出するセレクタと、 前記複数のオペランド及びセレクタのプログラムを前記
   ホストコントロール手段からの命令に従ってコントロー
   ルするプログラム制御手段とを備え、 前記オペランドの演算処理内容とセレクタによる各オペ
   ランドの接続形態とをホストコントロール手段を通じて
   外部から自在に設定できるように構成され、少なくとも
   １命令についてハイビジョンレートの１／２の動作速度
   を有することを特徴とするデジタル映像信号処理装置。
2. 【請求項２】さらに、前記プログラマブル演算処理部に
   対して、ハイビジョン映像信号を少なくとも２系統に分
   けて並列演算処理させる並列演算処理手段を備えること
   を特徴とする請求項１記載のデジタル映像信号処理装
   置。
3. 【請求項３】前記プログラマブル演算処理部は、前記オ
   ペランドの一方の映像信号入力部に設けられる可変ディ
   レイと、この可変ディレイの遅延量を前記プログラム制
   御手段を通じて調整して他方の映像信号入力部と入力タ
   イミングを一致させる遅延量制御手段と、前記オペラン
   ドの出力部に設けられ出力データを保持する出力レジス
   タとを具備し、前記セレクタにより任意のオペランドを
   縦続接続可能な可変パイプライン構造をとることを特徴
   とする請求項１記載のデジタル映像信号処理装置。
4. 【請求項４】前記プログラム制御手段は、前記複数のオ
   ペランドそれぞれに対する複数のプログラムをテーブル
   化して格納されるプログラムメモリと、前記ホストコン
   トロール手段からの命令に基づいて前記プログラムメモ
   リから対応するテーブルのプログラムを読出し、目的の
   オペランドに送出するシーケンサとを備えることを特徴
   とする請求項１記載のデジタル映像信号処理装置。
5. 【請求項５】前記プログラム制御手段は、予めブレーク
   ポイントとしてアドレス値が格納されるブレークポイン
   トレジスタと、このレジスタに格納されたアドレス値と
   前記シーケンサの前記プログラムメモリに対するアドレ
   ス値とを比較する比較器と、この比較器で両アドレス値
   の一致が検出されたとき前記シーケンサの動作を止める
   と共に全てのクロックを停止させて各オペランドの出力
   データ更新を停止させるデバキング処理手段とを備える
   ことを特徴とする請求項４記載のデジタル映像信号処理
   装置。
6. 【請求項６】前記プログラマブル演算処理部は、入力デ
   ータのビット数を増大して演算処理した後、そのビット
   数に変換出力することを特徴とする請求項１記載のデジ
   タル映像信号処理装置。