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JPH08106375A - 信号処理演算器 - Google Patents

信号処理演算器

Info

Publication number
JPH08106375A
JPH08106375A JP6263122A JP26312294A JPH08106375A JP H08106375 A JPH08106375 A JP H08106375A JP 6263122 A JP6263122 A JP 6263122A JP 26312294 A JP26312294 A JP 26312294A JP H08106375 A JPH08106375 A JP H08106375A
Authority
JP
Japan
Prior art keywords
circuit
signal
instruction
signal processing
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6263122A
Other languages
English (en)
Inventor
Yukio Kadowaki
幸男 門脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP6263122A priority Critical patent/JPH08106375A/ja
Priority to US08/536,134 priority patent/US5794067A/en
Publication of JPH08106375A publication Critical patent/JPH08106375A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 コスト上昇を伴わずに、各種アプリケーショ
ンに対応可能な信号処理演算器を提供する。 【構成】 選択回路４４が内部信号５２、あるいは外部
信号５４に応じて所定の機能ブロック３４、３５、３
６、３７にイネーブル信号４６〜４９を出力する。これ
により、所定のアプリケーションに対応した機能ブロッ
クが選択され、ＤＳＰコア３２によって制御されるよう
になる。すなわち、選択回路４４によって選択された機
能ブロックのみが、ＤＳＰコア３２から出力されたデー
タやインストラクションを、データバス４０やインスト
ラクションバス４２を介して受信し、供給されたインス
トラクションに従った処理を実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、信号処理演算器に係
り、例えば、モデムや、シンセサイザー、カラオケ、音
源ボード等の音響機器、あるいは、各種圧縮・伸張機器
等に使用される信号処理演算器に関する。
【０００２】
【従来の技術】図７は、従来の信号処理演算器（ＤＳ
Ｐ）を表したものである。図７に示す従来の信号処理演
算器１０では、基本的な処理を行う構成要素として、メ
モリ１２、ＡＬＵ（演算回路）１４、ＳＣＵ（シーケン
スコントロール）１６、Ｉ／Ｏ１８がデータバス等のバ
スライン１９を介して接続されている。また、信号処理
演算器１０は、これらの基本的な構成回路の他に、アプ
リケーションに応じた特殊処理を行うための、例えば、
バレルシフタや正規化回路等の特殊機能回路２０を有し
ている。従来の信号処理演算器１０においては、前記各
回路１２、１４、１６、１８、２０を効率良く制御する
ため、各インストラクションが最適な組み合わせで作ら
れていた。
【０００３】
【発明が解決しようとする課題】従来では、信号処理演
算器が開発され提供されるときにその信号処理演算器の
構成要素（回路１２〜２０）が決定しており、また、そ
れらを制御するインストラクションも決定されている。
このため、ユーザーはこれらの決められた条件の中で、
使用可能なアプリケーションを選択しなければならなか
った。すなわち、従来の信号処理演算器は、種々のアプ
リケーションに適応することができなかった。ところ
で、一般に信号処理演算器を使用する場合、より短い時
間内により多くの処理を実行させることが最も重要とな
る。処理速度を速くする方法としては、より高速の信号
処理演算器を使用するか、または、処理内容が決まって
いるのならば、これをハードウエア化することが考えら
れる。
【０００４】前者は、高速処理化のためには簡単な方法
だが、高速信号処理演算器にかかるコストが大きくなる
ので、一般的には採用されない。一方後者の場合では、
処理のハードウエア化を一度行ってしまうと、これに応
じてアーキテクチャとインストラクションセットも決定
するので、ハード決定時に対象となっているアプリケー
ション以外には転用が困難になる。そのため、後者の方
法は、大量生産される場合以外にはあまり使用されてい
ない。従って、実際的には、前者と後者の中間的な位置
にある汎用信号処理演算器又はＡＳＳＰ（アプリケーシ
ョン依存型専用信号処理演算器）を使用している場合が
多い。しかし、これは各アプリケーションにおいて必ず
しもコスト的に最適な信号処理演算器が使用されている
とは言えず、上記コスト上の問題を解決するにいたって
いなかった。
【０００５】そこで、本発明は、コスト上昇を伴うハー
ドウエアの大幅な変更なしに、種々のアプリケーション
に適応することができる信号処理演算回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】請求項１記載の発明で
は、乗加算やデータ転送、及びシーケンスコントロール
等の基本演算処理を行うと共に、各種データや命令信号
を出力する基本演算処理部と、この基本演算処理部と接
続されたデータバス等のデータ転送手段と、このデータ
転送手段を共有し、前記命令信号に対応した前記基本演
算処理以外の特殊処理をそれぞれ実行する複数の特殊機
能回路と、内部ステータス信号によって、１つまたは複
数の前記特殊機能回路を選択して、前記命令信号に対応
した特殊処理を実行可能にする回路選択手段とを信号処
理演算器に具備させて前記目的を達成する。請求項２記
載の発明では、請求項１記載の信号処理演算器におい
て、前記回路選択手段が、前記内部ステータス信号以外
に外部からの外部信号によっても前記特殊機能回路の選
択を行うことで前記目的を達成する。
【０００７】請求項３記載の発明では、請求項１記載の
信号処理演算器において、前記命令信号のインストラク
ションフィールドが、前記基本演算処理用のフィールド
と共に前記特殊機能回路を制御するための専用フィール
ドを備えたことで前記目的を達成する。請求項４記載の
発明では、請求項１記載の信号処理演算器において、前
記命令信号が、前記特殊機能回路を制御するための専用
命令であることで前記目的を達成する。請求項５記載の
発明では、プログラムによって内部回路を形成可能なプ
ログラマブル回路と、このプログラマブル回路の内部回
路をアプリケーションに合わせて自動合成する回路自動
合成手段と、乗加算やデータ転送、及びシーケンスコン
トロール等の基本演算処理を行うと共に、前記回路自動
合成手段によって内部回路が合成されたプログラマブル
回路を、所定のインストラクションによって制御する基
本演算処理部とを信号処理演算器に具備させて前記目的
を達成する。
【０００８】
【作用】請求項１記載の信号処理演算器では、基本演算
処理部が、乗加算やデータ転送、及びシーケンスコント
ロール等の基本演算処理を行うと共に、各種データや命
令信号を出力する。回路選択手段は、内部ステータス信
号によって、１つまたは複数の前記特殊機能回路を選択
して、前記命令信号に対応した特殊処理を実行可能にす
る。一方、各特殊機能回路には、基本演算処理部から出
力されたデータや命令信号等が、データ転送手段を介し
て供給される。そして、回路選択手段によって選択され
た特殊機能回路のみが、供給された命令信号に対応した
特殊処理を実行する。このとき、各特殊機能回路では、
命令信号は同一でも対応するインストラクションの内容
が異なるので、それぞれ異なる特殊処理が実行される。
請求項２記載の信号処理演算器では、回路選択手段が、
前記内部ステータス信号以外に外部からの外部信号によ
っても前記特殊機能回路の選択を行う。
【０００９】請求項３記載の信号処理演算器では、１つ
のインストラクションについて、基本演算処理部が前記
基本演算処理用のフィールドの命令に従って基本演算処
理を実行し、これと並行して、回路選択手段により選択
された特殊機能回路が、専用フィールドの命令に従って
特殊処理を実行する。請求項４記載の信号処理演算器で
は、回路選択手段により選択された特殊機能回路が、専
用命令に従って特殊処理を実行する。請求項５記載の信
号処理演算器では、回路自動合成手段が、プログラマブ
ル回路の内部回路をアプリケーションに合わせて自動合
成する。基本演算処理部は、乗加算やデータ転送、及び
シーケンスコントロール等の基本演算処理を行うと共
に、前記回路自動合成手段によって内部回路が合成され
たプログラマブル回路を、所定のインストラクションに
よって制御する。
【００１０】
【実施例】以下、本発明の信号処理演算器における一実
施例を図１ないし図６を参照して詳細に説明する。図１
は、本実施例による信号処理演算器の構成を表したもの
である。本実施例の信号処理演算器３０は、ＤＳＰコア
３２と、複数の機能ブロック３４、３５、３６、３７
と、機能ブロック３７に接続された外部メモリ３８とを
備えている。ＤＳＰコア３２は、処理に必要な加減算や
乗算、シーケンスコントロール等の基本演算処理を行う
ための構成要素として、メモリ３２１や、ＳＣＵ３２
２、及びＡＬＵ３２３を有している。
【００１１】一方各機能ブロック３４〜３７は、ＤＳＰ
コア３２で扱うのが困難な特殊処理を実行するためのハ
ードウエアであり、ＤＳＰコア３２とは、データバス４
０やインストラクションバス４２によって接続されてい
る。これら各機能ブロック３４〜３７は、それぞれ選択
回路４４と接続されており、この選択回路４４からイネ
ーブル信号４６〜４９が供給されることで、アプリケー
ションに応じて１つ又は複数個が同時に選択されるよう
になっている。選択された機能ブロックは、ＤＳＰコア
３２から供給された各種データやインストラクション
を、データバス４０やインストラクションバス４２を介
して受信するようになっている。すなわち、ＤＳＰコア
３２によって制御されることで、与えられたインストラ
クションに従ったデータの加工を行い、加工後のデータ
をＤＳＰコア３２に供給するようになっている。選択回
路４４は、ＤＳＰコア３２からの内部信号５２と、外部
から直接コントロールする場合に供給される外部信号５
４のいずれか一方に応じて、各イネーブル信号４６〜４
９を出力するようになっている。
【００１２】図２は、各機能ブロック３４、３５、３
６、３７の具体例を表したものである。この例では、各
機能ブロックとして、バレルシフタ３４、ピークホール
ド３５、正規化回路３６、アドレス発生器３７が使用さ
れ、それぞれデータバス４０、インストラクションバス
４２介してＤＳＰコア３２に接続されている。
【００１３】機能ブロック３４、３５、３６、３７は、
それぞれ、ＤＳＰコア３２とのデータ受け渡し用のデー
タレジスタ３４１、３５１、３６１、３７１と、ＤＳＰ
コア３２からの命令を保持するインストラクションレジ
スタ３４２、３５２、３６２、３７２を有している。ア
ドレス発生器３７は外部ＲＡＭ３８のアドレス発生とデ
ータアクセスをコントロールするようになっている。
【００１４】次に、このように構成された実施例の動作
について説明する。各機能ブロック３４、３５、３６、
３７を使用する時には、まず、アプリケーションに応じ
て必要な機能ブロックのみを選択する。すなわち、選択
回路４４が、ＤＳＰコア３２からの内部信号５２、ある
いは外部信号５４に基づいて、使用する機能ブロック３
４、３５、３６、３７にイネーブル信号４６〜４９を供
給し機能ブロックの選択を行う。
【００１５】例えば、アプリケーションとして音場制御
を考えた場合、大容量の外部ＲＡＭ３８のアドレッシン
グのみが必要となるので、その他の機能はほとんど使用
されない。従って、この場合には機能ブロック３７のみ
をイネーブルとし、この信号処理演算器３０では、あた
かも機能ブロック３７のみが存在するかのように処理が
行われる。機能ブロックの選択が終了したら、ＤＳＰコ
ア３２内部では、インストラクションにおける機能ブロ
ック制御用フィールドのデータがデコードされ、データ
とインストラクションがそれぞれデータバス４０やイン
ストラクションバス４２に出力される。
【００１６】一方、選択された機能ブロックでは、ＤＳ
Ｐコア３２からのデータやインストラクションをデータ
レジスタやインストラクションレジスタでラッチする。
そして、各機能ブロックは与えられたインストラクショ
ンに従って与えられたデータを加工する。加工が終了す
るとそのデータをデータレジスタに格納しておく。ＤＳ
Ｐコア３２は、各機能ブロックにおける処理が終わった
後で、加工済データをデータバス４０を通して取り込
み、処理を続ける。なお、機能ブロックの選択は、ＤＳ
Ｐコア３２内部のステータスフラグ等で行う。これは、
ソフトウエア開発時にアプリケーションに応じて機能ブ
ロックを使い分けてできるようにするためである。すな
わち、機能ブロックを多く使用すれば機能がアップし高
性能を実現できる反面、ハード量が多くなるためコスト
アップとなる。従って、低コストを優先させるアプリケ
ーションでは、機能ブロックをできるだけ使用しないこ
とにより、基本演算機能のみでソフトにより処理する。
【００１７】図３は、ＤＳＰコア３２から出力されるイ
ンストラクションのデータ構造の例を表したものであ
る。この例では、インストラクションフィールドとして
２０ビットを持ち、０〜３ビットは乗算制御６０、４〜
７ビットは加減算制御６２、８〜１１ビットはソース・
ディスティネーション指定６４、１２〜１５ビットはシ
ーケンスコントロール６６に割り当てられている。各機
能ブロック３４、３５、３６、３７を制御するための機
能ブロック制御用フィールド６８は１６〜１９ビットを
使用する。
【００１８】図４は、前述のように機能ブロック３７の
みが選択された場合に、機能ブロック３７用に割り振ら
れる機能ブロック制御用フィールド６８の例を表したも
のである。この例では、機能ブロック制御用フィールド
６８のデータが、図４に示すように、デジタル音場制御
を行うために必要な外部ＲＡＭ３８のアドレス制御を行
うための命令となっている。また、他のアプリケーショ
ンとして、音声データ圧縮・伸張を行う場合を考える
と、この場合、必要な機能ブロックは、バレルシフタ３
４、ピークホールド３５、正規化回路３６であるので、
ＤＳＰコア３２としてはこれらの機能ブロック３４、３
５、３６を選択するようにする。
【００１９】図５は、この場合の機能ブロック制御用フ
ィールド６８の例を表したものである。図５に示す例で
は、図４と同じフィールドを使用してまったく異なった
処理が実行されることを示している。すなわち、図５で
は、４ビットの機能ブロック制御用命令でバレルシフタ
制御、ピーク検出制御、正規化制御を行うようになって
いる。この例では機能ブロック制御用フィールド６８以
外のＤＳＰコア用基本演算制御フィールド７０の基本命
令を変えずに、ＤＳＰコア３２の機能を大幅に変更する
ことができる。
【００２０】以上説明したように、本実施例の信号処理
演算器３０では、インストラクションフィールド内に機
能ブロック制御用フィールド６８を持たせ、使用する機
能ブロック３４〜３７を各アプリケーション毎に適事切
り換えることで、数多くある信号処理のアプリケーショ
ン１つ１つに対応した専用ハードウエアを実現するよう
にしている。従って、ソフトウエアの変更を最小限にと
どめながら広範囲のアプリケーションに対応することが
可能になる。
【００２１】また、図４、５に示したように、１つの命
令にＤＳＰコア用基本演算制御フィールド７０と機能ブ
ロック制御用フィールド６８を設けているので、ＤＳＰ
コア３２での基本演算と機能ブロック３４、３５、３
６、３７での演算を並行処理することができる。更に、
本実施例では、機能ブロック制御用のインストラクショ
ンを各機能ブロック毎に独自に持つのではなく、１つの
インストラクションによって各機能ブロックの制御を共
通して行うことができるので、ソフトウエア再開発の手
間を極力少なくことができる。
【００２２】以上の実施例では、４つの機能ブロック３
４、３５、３６、３７が設けられていたが、機能ブロッ
クの数を増やしてもよい。機能ブロック数を増やすこと
で、より多くのアプリケーションに柔軟に対応すること
ができる。同時に、多くの機能ブロックを１チップに収
めたＬＳＩをデバッグ用として用意しておいてもよい。
これにより、それぞれのアプリケーションに応じて最適
なハード構成を選択でき、ソフト開発も可能となり、ア
ルゴリズム開発が完了した後、量産化する時は必要な機
能ブロックのみを取り込んだＬＳＩを簡単に実現できる
ようになる。従って、低コストでパフォーマンスの良い
専用ＤＳＰを短期間で開発可能となる。
【００２３】また、すべての機能ブロックを使用するよ
うなアプリケーションがあった場合、図４、５で示され
るように、機能ブロック制御用フィールド６８に制限が
あるため、すべてを同時に使用できないことが考えられ
る。従って、時分割処理によって使用する機能ブロック
を切り換えて使用してもよい。この場合、機能ブロック
選択を内部フラグでコントロールできれば、これらをす
べてソフトでコントロールできる。ところで、ソフト開
発が完了した段階で使用する機能ブロックを固定化し、
外部信号によって機能ブロックを選択できるようにして
もよい。この場合、パワーオンリセットによって、自動
的に機能ブロックが選択できるようになるので、ソフト
の簡略化ができる。
【００２４】また、以上の実施例では、インストラクシ
ョンフィールド内に機能ブロック制御用フィールド６８
を割り当てていたが、フィールドを割り当てるのではな
く、命令毎に区別してもよい。図６は、ＤＳＰ基本演算
用の命令と、機能ブロック制御命令用の命令とを分けた
場合の各インストラクションフィールドを表したもので
ある。図６（Ａ）（Ｂ）に示すように、この例では、イ
ンストラクションフィールドの上位２ビットを使用し
て、その命令がＤＳＰ基本演算用か機能ブロック制御用
かを区別している。インストラクションが機能ブロック
制御用であった場合（図６（Ｂ））、このインストラク
ションはＤＳＰコア３２内部、あるいはＤＳＰコア３２
外部でデコードされ、インストラクションバス４２を通
して各機能ブロック３４、３５、３６、３７に伝えられ
る。このように機能ブロック単位で命令を割り当てるこ
とで各機能ブロックで使用できる命令数を増すことがで
きる。
【００２５】また、以上の実施例では、基本演算処理以
外の特殊処理を機能ブロック３４、３５、３６、３７に
よって行っていたが、これらの機能ブロック３４、３
５、３６、３７の代わりに、ＰＬＤ（プログラマブル・
ロジック・デバイス）やプログラマブルロジックセルア
レイ等のプログラムによって内部回路を形成することが
できる回路を使用してもよい。この場合、各機能をハー
ドウエアで固定せずに、ソフトウエアによって実現す
る。すなわち、アプリケーションに合った回路を自動合
成し、インストラクションでこれを制御するようにす
る。これにより、アプリケーションに合わせた最適なハ
ードウエアが実現できる。
【００２６】
【発明の効果】請求項１記載の信号処理演算器によれ
ば、種々のアプリケーションに対応した最適なハード構
成の信号処理演算器を容易に構成でき、ソフトウエア開
発も容易になり、コスト対応によってハードウエア量の
増減も簡単にシミュレーションすることができる。請求
項２記載の信号処理演算器によれば、特殊機能回路の選
択を外部から制御できる。従って、プログラムが決まっ
た後、ボード上のスイッチで専用ハード選択を固定化さ
せ、パワーオンリセットで選択を実行させることができ
る。請求項３記載の信号処理演算器によれば、基本演算
処理部内での基本演算処理と、専用ハードウエアを構成
する特殊機能回路側での演算が並列で処理可能となり、
また、インストラクション構成も簡単になる。請求項４
記載の信号処理演算器によれば、インストラクションが
特殊機能回路を制御するための専用命令であるので、１
つのインストラクションにおける特殊機能回路用の命令
数を増すことができる。請求項５記載の信号処理演算器
によれば、専用ハードウエアが固定化されないので、ア
プリケーションに合わせた最適なハードウエアが実現で
きる。
【図面の簡単な説明】
【図１】本発明の一実施例による信号処理演算器の回路
構成を示したブロック図である。
【図２】同信号処理演算器における各機能ブロックの具
体例を示したブロック図である。
【図３】インストラクションフィールドにおけるデータ
の割り振り例を示した説明図である。
【図４】機能ブロック制御用フィールドに格納されるデ
ータに対応する具体的な命令の一例を示した説明図であ
る。
【図５】機能ブロック制御用フィールドに格納されるデ
ータに対応する具体的な命令の他例を示した説明図であ
る。
【図６】インストラクションフィールドにおけるデータ
の他の割り振り例を示した説明図である。
【図７】従来の信号処理演算器を示したブロック図であ
る。
【符号の説明】
３０ 信号処理演算器 ３２ ＤＳＰコア ３４、３５、３６、３７ 機能ブロック ３４１、３５１、３６１、３７１ データレジスタ ３４２、３５２、３６２、３７２ インストラクション
レジスタ ３８ 外部メモリ ４０ データバス ４２ インストラクションバス ４４ 選択回路 ４６、４７、４８、４９ イネーブル信号 ５２ 内部信号 ５４ 外部信号 ６０ 乗算制御 ６２ 加減算制御 ６４ ソース・ディスティネーション指定 ６６ シーケンスコントロール ６８ 機能ブロック制御用フィールド ７０ ＤＳＰコア用基本演算制御フィールド

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 乗加算やデータ転送、及びシーケンスコ
    ントロール等の基本演算処理を行うと共に、各種データ
    や命令信号を出力する基本演算処理部と、 この基本演算処理部と接続されたデータバス等のデータ
    転送手段と、 このデータ転送手段を共有し、前記命令信号に対応した
    前記基本演算処理以外の特殊処理をそれぞれ実行する複
    数の特殊機能回路と、 内部ステータス信号によって、１つまたは複数の前記特
    殊機能回路を選択して、前記命令信号に対応した特殊処
    理を実行可能にする回路選択手段とを具備することを特
    徴とする信号処理演算器。
  2. 【請求項２】 前記回路選択手段は、前記内部ステータ
    ス信号以外に外部からの外部信号によっても前記特殊機
    能回路の選択を行うことを特徴とする請求項１記載の信
    号処理演算器。
  3. 【請求項３】 前記命令信号のインストラクションフィ
    ールドは、前記基本演算処理用のフィールドと共に前記
    特殊機能回路を制御するための専用フィールドを備えた
    ことを特徴とする請求項１記載の信号処理演算器。
  4. 【請求項４】 前記命令信号は、前記特殊機能回路を制
    御するための専用命令であることを特徴とする請求項１
    記載の信号処理演算器。
  5. 【請求項５】 プログラムによって内部回路を形成可能
    なプログラマブル回路と、 このプログラマブル回路の内部回路をアプリケーション
    に合わせて自動合成する回路自動合成手段と、 乗加算やデータ転送、及びシーケンスコントロール等の
    基本演算処理を行うと共に、前記回路自動合成手段によ
    って内部回路が合成されたプログラマブル回路を、所定
    のインストラクションによって制御する基本演算処理部
    とを具備することを特徴とする信号処理演算器。
JP6263122A 1994-10-03 1994-10-03 信号処理演算器 Pending JPH08106375A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6263122A JPH08106375A (ja) 1994-10-03 1994-10-03 信号処理演算器
US08/536,134 US5794067A (en) 1994-10-03 1995-09-29 Digital signal processing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6263122A JPH08106375A (ja) 1994-10-03 1994-10-03 信号処理演算器

Publications (1)

Publication Number Publication Date
JPH08106375A true JPH08106375A (ja) 1996-04-23

Family

ID=17385135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6263122A Pending JPH08106375A (ja) 1994-10-03 1994-10-03 信号処理演算器

Country Status (2)

Country Link
US (1) US5794067A (ja)
JP (1) JPH08106375A (ja)

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* Cited by examiner, † Cited by third party
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