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JP3151114B2 - Video signal processing device - Google Patents

Video signal processing device

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Publication number
JP3151114B2
JP3151114B2 JP31321594A JP31321594A JP3151114B2 JP 3151114 B2 JP3151114 B2 JP 3151114B2 JP 31321594 A JP31321594 A JP 31321594A JP 31321594 A JP31321594 A JP 31321594A JP 3151114 B2 JP3151114 B2 JP 3151114B2
Authority
JP
Japan
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signal
clock
reference signal
circuit
phase
Prior art date
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JP31321594A
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Japanese (ja)
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JPH08172608A (en
Inventor
巌 日▲高▼
清一 橋本
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Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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Priority to EP95306767A priority patent/EP0705034B1/en
Priority to DE69520919T priority patent/DE69520919T2/en
Priority to US08/534,512 priority patent/US5671260A/en
Priority to CN95119127A priority patent/CN1080064C/en
Priority to KR1019950032423A priority patent/KR960011945A/en
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  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、画像情報を高能率符
号化して記録等を行う装置でジッターを持った入力映像
信号にも対応できる映像信号処理装置に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal processing apparatus which encodes image information with high efficiency and performs recording or the like, and which can cope with an input video signal having jitter.

【0002】[0002]

【従来の技術】従来の映像信号処理装置は、ジッターを
持った入力映像信号に対して、A/D変換器および画像
メモリで処理を行っていた。図4は、従来の映像信号処
理装置のブロック図を示している。同図において、1は
映像信号の入力端子である。2は入力映像信号から垂直
同期信号と水平同期信号を分離する同期分離回路であ
る。3は同期分離回路3で分離された垂直同期信号と水
平同期信号を基準にして基準信号(垂直基準信号、水平
基準信号)を生成する制御信号生成回路である。
2. Description of the Related Art A conventional video signal processing apparatus processes an input video signal having a jitter with an A / D converter and an image memory. FIG. 4 shows a block diagram of a conventional video signal processing device. In FIG. 1, reference numeral 1 denotes an input terminal for a video signal. Reference numeral 2 denotes a synchronization separation circuit that separates a vertical synchronization signal and a horizontal synchronization signal from an input video signal. Reference numeral 3 denotes a control signal generation circuit that generates a reference signal (vertical reference signal, horizontal reference signal) based on the vertical synchronization signal and the horizontal synchronization signal separated by the synchronization separation circuit 3.

【0003】4は制御信号生成回路3で生成された基準
信号(水平基準信号)を入力とし、その変動に追従して
入力映像信号に位相同期したクロックを生成するPLL
回路であり、クロックを発生する電圧制御発振器、クロ
ックを分周する分周器、基準信号と分周器出力の位相比
較を行う位相比較器、位相比較器の出力の低域成分を抽
出して電圧制御発振器に供給するローパスフィルタ等を
内蔵している。5は入力映像信号をアナログ−ディジタ
ル変換するA/D変換器である。
A PLL 4 receives a reference signal (horizontal reference signal) generated by the control signal generation circuit 3 and generates a clock phase-synchronized with the input video signal following the fluctuation.
A circuit that generates a clock, a voltage-controlled oscillator that generates a clock, a frequency divider that divides the clock, a phase comparator that compares the phase of the reference signal with the output of the frequency divider, and extracts low-frequency components of the output of the phase comparator. A low-pass filter and the like to be supplied to the voltage controlled oscillator are built in. Reference numeral 5 denotes an A / D converter for converting an input video signal from analog to digital.

【0004】6は少なくとも1フィールド以上のデータ
が蓄積できる画像メモリである。7はクロックと基準信
号を基準にしてA/D変換器5の出力データ信号の画像
メモリ6への書き込みを制御する書き込み制御回路であ
る。8はクロックと基準信号を基準にして画像メモリ6
に蓄積されたデータの読み出しを制御する読み出し制御
回路である。9は画像メモリ6から出力されたデータに
対して任意の処理を行う処理ブロックである。10は処
理ブロック9から出力されたデータの出力端子である。
11は画像情報を高能率符号化して記録等を行う装置の
記録ヘッドと記録媒体の相対位置を制御するサーボ回路
等の制御回路の基準信号の出力端子である。
Reference numeral 6 denotes an image memory capable of storing data of at least one field. A write control circuit 7 controls the writing of the output data signal of the A / D converter 5 to the image memory 6 based on the clock and the reference signal. Reference numeral 8 denotes an image memory 6 based on a clock and a reference signal.
Is a read control circuit that controls reading of data stored in the memory. Reference numeral 9 denotes a processing block for performing arbitrary processing on data output from the image memory 6. Reference numeral 10 denotes an output terminal of the data output from the processing block 9.
Reference numeral 11 denotes a reference signal output terminal of a control circuit such as a servo circuit for controlling a relative position between a recording head and a recording medium of an apparatus for performing recording by encoding image information with high efficiency.

【0005】以上のように構成された映像信号処理装置
について、以下その動作を図4を用いて説明する。入力
端子1に加えられた入力映像信号から同期分離回路2で
垂直同期信号と水平同期信号が分離され、制御信号生成
回路3で基準信号(垂直基準信号、水平基準信号)が生
成される。この基準信号のうちの水平基準信号はPLL
回路4に入力され、入力映像信号に同期したクロックが
生成される。また、入力映像信号はA/D変換器5でア
ナログ−ディジタル変換され、画像データとして画像メ
モリ6に入力される。さらに、基準信号とクロックは書
き込み制御回路7に入力され、書き込み制御回路7で画
像メモリ6の書き込みを制御する制御信号が作成され、
画像メモリ6に入力され、これによって画像データの書
き込みが制御される。
The operation of the video signal processing device configured as described above will be described below with reference to FIG. A vertical synchronizing signal and a horizontal synchronizing signal are separated by a sync separation circuit 2 from an input video signal applied to an input terminal 1, and a reference signal (vertical reference signal, horizontal reference signal) is generated by a control signal generation circuit 3. The horizontal reference signal of this reference signal is a PLL
The clock is input to the circuit 4 and is synchronized with the input video signal. The input video signal is converted from analog to digital by the A / D converter 5 and input to the image memory 6 as image data. Further, the reference signal and the clock are input to the write control circuit 7, and the write control circuit 7 creates a control signal for controlling writing in the image memory 6,
The image data is input to the image memory 6, whereby the writing of image data is controlled.

【0006】画像メモリ6からのデータの読み出しに関
しては、制御信号生成回路3の基準信号を元に読み出し
の制御信号を読み出し制御回路8で作成し、画像メモリ
6からデータを順次処理ブロック9に供給し、処理ブロ
ック9で処理を行った後、出力端子10から出力され
る。また、制御信号生成回路3から入力映像信号中の垂
直同期信号から作られたサーボ回路の基準信号が出力さ
れる。画像情報を高能率符号化して記録等を行う装置
は、サーボ回路により記録ヘッドと記録媒体の相対位置
が制御され、端子10から出力された画像データ等は磁
気テープやディスク等の記録媒体のあらかじめ決められ
た位置に記録される。
For reading data from the image memory 6, a read control signal is created by the read control circuit 8 based on a reference signal of the control signal generation circuit 3, and data is sequentially supplied from the image memory 6 to the processing block 9. Then, after the processing is performed in the processing block 9, it is output from the output terminal 10. The control signal generating circuit 3 outputs a servo circuit reference signal generated from the vertical synchronizing signal in the input video signal. In a device that performs high-efficiency encoding of image information and performs recording and the like, the relative position between the recording head and the recording medium is controlled by a servo circuit, and the image data and the like output from the terminal 10 are stored in advance on a recording medium such as a magnetic tape or a disk. It is recorded in the determined position.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、大きなジッターを持った映像信号、水
平周波数と垂直周波数が正規の関係にない映像信号、家
庭用VTRを再生した信号の様に水平同期信号に不連続
(スキュー)を持った信号、家庭用ムービーVTRで撮
影中時々起こる大きな振動が加えられ同期乱れが発生し
た状態で記録したテープを再生した信号が入力された時
に、水平周波数と垂直周波数とクロック周波数の3者の
同期がとれないため、画像メモリからの読み出しにおい
て、入力映像信号に対するデータの相対変動が大きくな
り、安定した信号処理を行うことができなくなるという
問題を有していた。
However, in the above-described conventional configuration, a video signal having a large jitter, a video signal in which the horizontal frequency and the vertical frequency are not in a regular relationship, and a signal reproduced from a home VTR are used. When a signal with discontinuity (skew) in the horizontal synchronization signal or a signal reproduced from a tape recorded in a state where a large vibration that sometimes occurs during shooting with a home movie VTR and a synchronization disturbance occurs is input, the horizontal frequency And the vertical frequency and the clock frequency cannot be synchronized with each other, so that the relative variation of the data with respect to the input video signal in reading from the image memory becomes large, so that stable signal processing cannot be performed. I was

【0008】この発明は上記従来の問題点を解決するも
ので、入力映像信号に大きな変動があっても、画像メモ
リへのデータの書き込み、画像メモリからのデータの読
み出しが安定してでき、以後の処理を確実に効率よく行
え、また記録媒体への記録を正確に行うことができる映
像信号処理装置を提供することを目的とする。
The present invention solves the above-mentioned conventional problems. Even if there is a large fluctuation in the input video signal, data can be stably written to and read from the image memory. It is an object of the present invention to provide a video signal processing device capable of reliably and efficiently performing the above-described processing and accurately performing recording on a recording medium.

【0009】[0009]

【課題を解決するための手段】この目的を達成するため
に、請求項1記載の映像信号処理装置は、入力映像信号
中の垂直同期信号と水平同期信号を基準にして第1の垂
直基準信号A1と水平基準信号A2を生成する第1の制
御信号生成回路と、水平基準信号A2を入力とし入力映
像信号中の水平同期信号に位相同期した第1のクロック
A3を生成する高速応答PLL回路と、入力映像信号を
第1のクロックA3でサンプリングしてアナログ−ディ
ジタル変換するA/D変換器と、少なくとも1フィール
ドのデータが蓄積できる画像メモリと、第1のクロック
A3と第1の垂直基準信号A1と水平基準信号A2を基
準にしてA/D変換器の出力信号であるデータ信号の画
像メモリへの書き込みを制御する書き込み制御回路と、
第2のクロックB3を分周して第2の垂直基準信号B1
と読み出し用基準信号B4を生成する第2の制御信号生
成回路Bと、第1の垂直基準信号A1と第2の垂直基準
信号B1とを位相比較し位相比較信号の帯域を十分狭く
することによって誤差変動に対する応答が十分に遅い位
相ロックドループを構成して第2のクロックB3を発生
する低速応答PLL回路と、第2のクロックB3と読み
出し用基準信号B4を基準として画像メモリに蓄積され
たデータの読み出しを制御する読み出し制御回路と、画
像メモリから出力されたデータを処理する処理ブロック
とを備えている。
In order to achieve this object, a video signal processing apparatus according to the present invention comprises a first vertical reference signal based on a vertical synchronization signal and a horizontal synchronization signal in an input video signal. A first control signal generation circuit that generates A1 and a horizontal reference signal A2; a high-speed response PLL circuit that receives the horizontal reference signal A2 and generates a first clock A3 that is phase-synchronized with a horizontal synchronization signal in an input video signal; An A / D converter for sampling an input video signal with a first clock A3 and performing analog-to-digital conversion, an image memory capable of storing data of at least one field, a first clock A3 and a first vertical reference signal A write control circuit that controls writing of a data signal, which is an output signal of an A / D converter, to an image memory based on A1 and a horizontal reference signal A2;
The frequency of the second clock B3 is divided to generate a second vertical reference signal B1.
And a second control signal generation circuit B for generating a read reference signal B4, and a phase comparison between the first vertical reference signal A1 and the second vertical reference signal B1 to sufficiently narrow the band of the phase comparison signal. A low-speed response PLL circuit that generates a second clock B3 by forming a phase locked loop that has a sufficiently slow response to error fluctuation, and data stored in an image memory based on the second clock B3 and the read reference signal B4 And a processing block for processing data output from the image memory.

【0010】請求項2記載の映像信号処理装置は、請求
項1記載の映像信号処理装置において、高速応答PLL
回路が所定の周波数を有する信号を発生するクロック発
振回路と、クロック発振回路の出力信号を位相シフトし
て水平同期信号の変動に追従したクロックを生成するク
ロック位相シフト回路とを備えている。請求項3記載の
映像信号処理装置は、請求項1記載の映像信号処理装置
において、画像メモリはデータの並べ替え処理機能を備
えている。
A video signal processing apparatus according to a second aspect of the present invention is the video signal processing apparatus according to the first aspect, wherein the high-speed response PLL is provided.
The circuit includes a clock oscillation circuit that generates a signal having a predetermined frequency, and a clock phase shift circuit that shifts the phase of an output signal of the clock oscillation circuit to generate a clock that follows a change in the horizontal synchronization signal. A video signal processing device according to a third aspect is the video signal processing device according to the first aspect, wherein the image memory has a data rearrangement processing function.

【0011】請求項4記載の映像信号処理装置は、入力
映像信号中の垂直同期信号と水平同期信号を基準にして
第1の垂直基準信号A1と第1の水平基準信号A2を生
成する第1の制御信号生成回路と、一定周波数の安定な
第1のクロックC3を発生するクロック発振回路と、第
1の水平基準信号A2と第1のクロックC3を入力とし
第1の水平基準信号A2の変動に追従して第1のクロッ
クC3を位相シフトして入力映像信号中の水平同期信号
に位相同期した第2のクロックA3を生成するクロック
位相シフト回路と、入力映像信号を第2のクロックA3
でサンプリングしてアナログ−ディジタル変換するA/
D変換器と、第1の垂直基準信号A1と第1の水平基準
信号A2とA/D変換器の出力信号である第1のデータ
信号A5の相対タイミングを一定に保ちながら第2のク
ロックA3から第1のクロックC3にクロック位相変換
して第2の垂直基準信号C1と第2の水平基準信号C2
と第2のデータ信号C5を生成するクロック位相変換回
路と、少なくとも1フィールドのデータが蓄積できデー
タの並べ変え機能を有する画像メモリと、第1のクロッ
クC3と第2の垂直基準信号C1と第2の水平基準信号
C2を基準にして第2のデータ信号C5の画像メモリへ
の書き込みを制御する書き込み制御回路と、第3のクロ
ックB3を入力とし第3の垂直基準信号B1と読み出し
用基準信号B4を生成する第2の制御信号生成回路と、
第1の垂直基準信号A1と第3の垂直基準信号B1とを
位相比較し位相比較信号の帯域を十分狭くすることによ
って誤差変動に対する応答が十分に遅い位相ロックドル
ープを構成して第3のクロックB3を発生する低速応答
PLL回路と、第3のクロックB3と読み出し用基準信
号B4を基準として画像メモリに蓄積されたデータの読
み出しを制御する読み出し制御回路と、画像メモリから
出力されたデータを処理する第の処理ブロックと、ク
ロック位相変換回路から出力された第2のデータ信号C
5を処理する第2の処理ブロックとを備えている。
According to a fourth aspect of the present invention, the video signal processing apparatus generates a first vertical reference signal A1 and a first horizontal reference signal A2 based on a vertical synchronization signal and a horizontal synchronization signal in an input video signal. Control signal generation circuit, a clock oscillation circuit that generates a stable first clock C3 having a constant frequency, and a variation in the first horizontal reference signal A2 that receives the first horizontal reference signal A2 and the first clock C3 as inputs. A clock phase shift circuit for generating a second clock A3 phase-synchronized with the horizontal synchronizing signal in the input video signal by phase-shifting the first clock C3 in accordance with
A / A that samples and converts analog to digital
The second clock A3 while keeping the relative timing of the D converter, the first vertical reference signal A1, the first horizontal reference signal A2, and the first data signal A5 output from the A / D converter constant. From the first vertical clock signal C3 to the second vertical reference signal C1 and the second horizontal reference signal C2.
When the clock phase conversion circuit for generating a second data signal C5, the image memory having the rearranged function of the data can accumulate one field data even without low, the first clock C3 second vertical reference signal C1 A write control circuit for controlling the writing of the second data signal C5 to the image memory with reference to the second horizontal reference signal C2 and a third vertical reference signal B1 and a third A second control signal generation circuit for generating a reference signal B4;
The phase of the first vertical reference signal A1 and the third vertical reference signal B1 are compared, and the band of the phase comparison signal is sufficiently narrowed to form a phase locked loop whose response to error fluctuation is sufficiently slow to form a third clock. A low-speed response PLL circuit for generating B3, a read control circuit for controlling reading of data stored in the image memory based on the third clock B3 and the read reference signal B4, and processing of data output from the image memory a first processing block, click
Second data signal C output from lock phase conversion circuit
5 for processing the second processing block .

【0012】請求項5記載の映像信号処理装置は、請求
項1または請求項4記載の映像信号処理装置において、
記録ヘッドと記録媒体の相対関係を制御する制御回路の
基準信号を第2の制御信号生成回路から出力することを
特徴とする。
According to a fifth aspect of the present invention, in the video signal processing apparatus according to the first or fourth aspect,
A reference signal of a control circuit for controlling a relative relationship between the recording head and the recording medium is output from the second control signal generation circuit.

【0013】[0013]

【作用】請求項1記載の構成によれば、入力映像信号に
大きな変動があっても、入力映像信号を高速応答PLL
回路で作成され水平同期信号に同期した第1のクロック
A3でディジタル信号に変換して画像メモリへ書き込
み、低速PLL回路で作成され垂直同期信号に同期しか
つ安定した第2のクロックB3で読み出す。
According to the configuration of the first aspect, even if there is a large fluctuation in the input video signal, the input video signal is converted to the high-speed response PLL.
The digital signal is converted into a digital signal by the first clock A3 generated by the circuit and synchronized with the horizontal synchronizing signal, written into the image memory, and read by the second clock B3 generated by the low-speed PLL circuit and synchronized with the vertical synchronizing signal and stabilized.

【0014】請求項2記載の構成によれば、入力映像信
号中の水平同期信号の変動の影響がその水平期間に限ら
れることになる。請求項3記載の構成によれば、同一の
画像メモリでデータの並べ替えも合わせて行える。請求
項4記載の構成によれば、入力映像信号に大きな変動が
あっても、入力映像信号をクロック発振回路およびクロ
ック位相シフト回路で構成される高速応答PLL回路で
一定周波数の安定な第1のクロックC3を位相シフトし
て入力映像信号中の水平同期信号に位相同期した第2の
クロックA3でディジタル信号に変換し、上記のディジ
タル信号をクロック位相変換後、第1のクロックC3で
画像メモリへ書き込み、低速PLL回路で作成され垂直
同期信号に同期しかつ安定した第3のクロックB3で読
み出す。
According to the configuration of the second aspect, the influence of the fluctuation of the horizontal synchronizing signal in the input video signal is limited to the horizontal period. According to the third aspect of the present invention, data can be rearranged in the same image memory. According to the configuration of the fourth aspect, even if there is a large fluctuation in the input video signal, the input video signal is converted into a stable signal of the first frequency by the high-speed response PLL circuit including the clock oscillation circuit and the clock phase shift circuit. The clock C3 is phase-shifted and converted into a digital signal by a second clock A3 phase-synchronized with the horizontal synchronizing signal in the input video signal. Writing and reading are performed by a third clock B3 which is generated by the low-speed PLL circuit and is synchronized with the vertical synchronizing signal and is stable.

【0015】請求項5記載の構成によれば、第2の制御
信号生成回路の基準信号に従って記録ヘッドと記録媒体
の相対関係を制御する制御回路が動作することになり、
処理後のデータが記録媒体の正確な位置に記録されるこ
とになる。
According to the fifth aspect of the present invention, the control circuit for controlling the relative relationship between the recording head and the recording medium operates according to the reference signal of the second control signal generation circuit.
The processed data is recorded at an accurate position on the recording medium.

【0016】[0016]

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図1は、この発明の第1の実施例における
映像信号処理装置のブロック図を示すものである。同図
において、1は映像信号の入力端子である。2は入力映
像信号から垂直同期信号と水平同期信号を分離する同期
分離回路である。12は垂直同期信号と水平同期信号を
基準にして垂直基準信号A1と水平基準信号A2を生成
する第1の制御信号生成回路である。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a video signal processing apparatus according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an input terminal for a video signal. Reference numeral 2 denotes a synchronization separation circuit that separates a vertical synchronization signal and a horizontal synchronization signal from an input video signal. Reference numeral 12 denotes a first control signal generation circuit that generates a vertical reference signal A1 and a horizontal reference signal A2 based on the vertical synchronization signal and the horizontal synchronization signal.

【0017】13は水平基準信号A2を入力としその変
動に高速に追従して入力映像信号中の水平同期信号に位
相同期したクロックA3を生成する高速応答PLL回路
であり、クロックを発生する電圧制御発振器、クロック
を分周する分周器、基準信号と分周器出力の位相比較を
行う位相比較器、位相比較器の出力の低域成分を抽出し
て電圧制御発振器に供給するローパスフィルタ等を内蔵
している。5は入力映像信号をクロックA3でサンプリ
ングしてアナログ−ディジタル変換するA/D変換器で
ある。
Reference numeral 13 denotes a high-speed response PLL circuit which receives a horizontal reference signal A2 and follows the fluctuation at a high speed to generate a clock A3 phase-synchronized with a horizontal synchronization signal in the input video signal, and a voltage control circuit for generating a clock. Oscillator, frequency divider that divides clock, phase comparator that compares phase of reference signal and divider output, low-pass filter that extracts low-frequency component of phase comparator output and supplies it to voltage controlled oscillator Built-in. Reference numeral 5 denotes an A / D converter for sampling an input video signal with a clock A3 and performing analog-to-digital conversion.

【0018】6は少なくとも1フィールド以上のデータ
が蓄積できる画像メモリである。7はクロックA3と垂
直基準信号A1と水平基準信号A2を基準にしてA/D
変換器5の出力データ信号の画像メモリ6への書き込み
を制御する書き込み制御回路である。14はクロックB
3を入力としクロックB3を分周して垂直基準信号B1
および読み出し用基準信号B4を生成する第2の制御信
号生成回路Bである。15は第1の制御信号生成回路1
2からの垂直基準信号A1と第2の制御信号生成回路1
4からの垂直基準信号B1とを位相比較し位相比較信号
の帯域を十分狭くすることによって誤差変動に対する応
答が十分に遅い位相ロックドループを構成してクロック
B3を発生する低速応答PLL回路であり、クロックを
発生する電圧制御発振器、垂直基準信号A1と垂直基準
信号B1の位相比較を行う位相比較器、位相比較器の出
力の低域成分を抽出して電圧制御発振器に供給するロー
パスフィルタ等を内蔵している。8はクロックB3と読
み出し用基準信号B4を基準にして画像メモリ6に蓄積
されたデータの読み出しを制御する読み出し制御回路で
ある。9は画像メモリ6から出力されたデータを処理す
る処理ブロックである。10は処理ブロック9から出力
されたデータの出力端子である。11は画像情報を高能
率符号化して記録等を行う装置の記録ヘッドと記録媒体
の相対位置を制御するサーボ回路等の制御回路の基準信
号の出力端子である。
Reference numeral 6 denotes an image memory capable of storing data of at least one field. 7 is an A / D based on the clock A3, the vertical reference signal A1, and the horizontal reference signal A2.
The write control circuit controls writing of the output data signal of the converter 5 to the image memory 6. 14 is clock B
3 as an input and divides the clock B3 to divide the vertical reference signal B1.
And a second control signal generation circuit B for generating a read reference signal B4. 15 is a first control signal generation circuit 1
2 and the second control signal generation circuit 1
4 is a low-speed response PLL circuit that generates a clock B3 by phase-comparing the phase of the vertical reference signal B1 from B.4 and making the band of the phase comparison signal sufficiently narrow to form a phase-locked loop whose response to error fluctuation is sufficiently slow; Built-in voltage-controlled oscillator for generating clock, phase comparator for comparing phase of vertical reference signal A1 and vertical reference signal B1, low-pass filter for extracting low-frequency component of phase comparator output and supplying to voltage-controlled oscillator are doing. Reference numeral 8 denotes a read control circuit that controls reading of data stored in the image memory 6 based on the clock B3 and the read reference signal B4. 9 is a processing block for processing data output from the image memory 6. Reference numeral 10 denotes an output terminal of the data output from the processing block 9. Reference numeral 11 denotes a reference signal output terminal of a control circuit such as a servo circuit for controlling a relative position between a recording head and a recording medium of an apparatus for performing recording by encoding image information with high efficiency.

【0019】以上のように構成された第1の実施例の映
像信号処理装置について、以下その動作を図1を用いて
説明する。入力端子1に供給された入力映像信号から、
同期分離回路2で垂直同期信号と水平同期信号が分離さ
れ、第1の制御信号生成回路12でノイズ除去やタイミ
ング調節等の処理が行われ、垂直基準信号A1と水平基
準信号A2が生成される。この水平基準信号A2は高速
応答PLL回路13に入力され、入力映像信号中の水平
同期信号の変動に追従したクロックA3が生成される。
The operation of the video signal processing apparatus of the first embodiment configured as described above will be described below with reference to FIG. From the input video signal supplied to the input terminal 1,
The vertical synchronization signal and the horizontal synchronization signal are separated by the synchronization separation circuit 2, and the first control signal generation circuit 12 performs processing such as noise removal and timing adjustment to generate the vertical reference signal A1 and the horizontal reference signal A2. . This horizontal reference signal A2 is input to the high-speed response PLL circuit 13, and a clock A3 that follows the fluctuation of the horizontal synchronization signal in the input video signal is generated.

【0020】入力映像信号はA/D変換器5でクロック
A3を用いてディジタル信号に変換され、画像データと
して画像メモリ6に入力される。また、垂直基準信号A
1と水平基準信号A2とクロックA3は書き込み制御回
路7に入力され、書き込み制御回路7で画像メモリ6の
書き込みを制御する制御信号が作成され、画像メモリ6
に入力され、これによってA/D変換器5の出力データ
の画像メモリ6への書き込みが制御される。
The input video signal is converted into a digital signal by the A / D converter 5 using the clock A3, and is input to the image memory 6 as image data. Also, the vertical reference signal A
1 and the horizontal reference signal A2 and the clock A3 are input to the write control circuit 7, and the write control circuit 7 creates a control signal for controlling writing in the image memory 6,
, Whereby writing of output data of the A / D converter 5 to the image memory 6 is controlled.

【0021】つぎに、第2の制御信号生成回路14と低
速応答PLL回路15は位相ロックドループを構成す
る。第1の制御信号生成回路12から出力された垂直基
準信号A1と第2の制御信号生成回路14で低速応答P
LL回路15の出力であるクロックB3を分周して生成
した垂直基準信号B1とは、低速応答PLL回路15で
位相比較し、位相比較信号を通過させるローパスフィル
タの帯域を十分狭く制限することによって誤差変動に対
する応答の遅い位相ロックドループを構成しており、低
速応答PLL回路15から入力映像信号中の垂直同期信
号に同期はしているものの十分安定したクロックB3が
出力され、このクロックB3が第2の制御信号生成回路
14へ供給される。
Next, the second control signal generation circuit 14 and the low-speed response PLL circuit 15 form a phase locked loop. The vertical reference signal A1 output from the first control signal generation circuit 12 and the low-speed response P
The phase of the low-speed response PLL circuit 15 is compared with that of the vertical reference signal B1 generated by dividing the frequency of the clock B3 output from the LL circuit 15, and the band of the low-pass filter that allows the phase comparison signal to pass therethrough is limited to a sufficiently narrow band. A slow-response PLL circuit 15 constitutes a phase-locked loop that has a slow response to error fluctuations. The slow-response PLL circuit 15 outputs a clock B3 that is synchronized with the vertical synchronizing signal in the input video signal but is sufficiently stable. 2 is supplied to the second control signal generation circuit 14.

【0022】つぎに、読み出し制御回路8では、第2の
制御信号生成回路B14から出力された読み出し用基準
信号B4を元に画像メモリ6の読み出しが制御される。
画像メモリ6から出力されたデータは、処理ブロック9
で処理を行った後、出力端子10からデータとして出力
される。ここで、読み出し用基準信号B4は画像メモリ
から読み出す基準で、周期は1フィールド、1フレーム
または他の任意の周期であり、また垂直基準信号A1ま
たは垂直基準信号B1に対して必要な位相差を持ったも
のである。
Next, in the read control circuit 8, reading of the image memory 6 is controlled based on the read reference signal B4 output from the second control signal generation circuit B14.
The data output from the image memory 6 is processed by a processing block 9
, And is output as data from the output terminal 10. Here, the read reference signal B4 is a reference to be read from the image memory, and has a period of one field, one frame, or any other period, and a phase difference required for the vertical reference signal A1 or the vertical reference signal B1. I have.

【0023】また、出力端子11から第1の制御信号生
成回路12で作られたサーボ回路の基準信号が出力され
る。画像情報を高能率符号化して記録等を行う装置たと
えばVTRやディスク装置はサーボ回路により記録ヘッ
ドと記録媒体の相対位置が制御され、記録ヘッドには処
理ブロック9から記録ヘッドの位置情報に基づいて記録
信号が出力され、端子10から出力された画像データ等
は磁気テープやディスク等の記録媒体の予め決められた
位置に決められた信号が記録される。
The reference signal of the servo circuit generated by the first control signal generation circuit 12 is output from the output terminal 11. In a device, such as a VTR or a disk device, which performs highly efficient encoding of image information and performs recording or the like, the relative position between the recording head and the recording medium is controlled by a servo circuit. A recording signal is output, and a predetermined signal is recorded at a predetermined position on a recording medium such as a magnetic tape or a disk as image data output from the terminal 10.

【0024】以上のように、この実施例によれば、入力
映像信号中の水平同期信号に同期したクロックA3を発
生する応答の早い高速応答PLL回路13と、垂直同期
信号に同期したクロックB3を発生する応答の遅い低速
応答PLL回路15を設け、クロックA3で入力映像信
号をディジタル信号に変換して画像メモリ6へ書き込
み、クロックB3で画像メモリ6からデータを読み出す
ことにより、入力映像信号に大きな変動があっても、以
後の処理を確実かつ効率よく行うことができる。すなわ
ち、処理ブロック9のクロックが垂直同期信号に同期す
るので、入力映像信号(通常1水平走査期間、1垂直走
査期間内のデータ数が一定である)の1フィールドまた
は1フレームに対するクロック数が一定となり、特に、
フィールド処理またはフレーム処理または何フレームか
をまとめて処理する場合において、処理ブロック9の信
号処理すなわちデータ圧縮、誤り訂正符号付加、変調等
の処理にブランキング期間等の余裕を設ける必要はな
く、回路を時分割処理で有効に利用することができる。
As described above, according to this embodiment, the fast response PLL circuit 13 for generating the clock A3 synchronized with the horizontal synchronization signal in the input video signal and the clock B3 synchronized with the vertical synchronization signal are used. By providing a low-speed response PLL circuit 15 which generates a slow response, converts an input video signal into a digital signal at clock A3, writes it to the image memory 6, and reads data from the image memory 6 at clock B3, the input video signal has a large size. Even if there is a change, subsequent processing can be performed reliably and efficiently. That is, since the clock of the processing block 9 is synchronized with the vertical synchronizing signal, the number of clocks for one field or one frame of the input video signal (normally, the number of data in one horizontal scanning period and one vertical scanning period is constant) is constant. And, in particular,
When field processing or frame processing or how many frames are collectively processed, there is no need to provide a margin such as a blanking period in the signal processing of the processing block 9, that is, processing such as data compression, error correction code addition, and modulation. Can be effectively used in time division processing.

【0025】また、非標準信号、例えば垂直同期信号と
水平同期信号の比が正規の値にない信号、垂直同期信号
の周波数、位相変動が大きな信号であっても、その変動
成分は、ほとんど画像メモリ6で吸収することができ、
データを画像メモリ6から安定して出力し、以後の処理
を確実に行うことができる。しかも、この画像メモリ6
はデータの並べ変え、いわゆるシャフリング機能等と共
用できる。
Further, even if the ratio of the vertical synchronizing signal to the horizontal synchronizing signal is not a regular value, or the frequency and phase fluctuation of the vertical synchronizing signal are large, even if the signal has a large fluctuation, the fluctuation component is hardly found in the image. Can be absorbed by the memory 6,
Data can be stably output from the image memory 6, and subsequent processing can be performed reliably. Moreover, this image memory 6
Can be used for data rearrangement, so-called shuffling function, etc.

【0026】ここで、シャフリング機能とは、画像情報
を高能率符号化して記録再生する際、圧縮後の画面内の
画質を均等にするため、およびドロップアウトや特殊再
生(スロー、スチル、早送り、巻き戻し再生)時の符号
誤りの影響を分散させるため、データの順序を入れ替え
る機能である。シャフリング機能には、1フィールド単
位、1フレーム単位が考えられる。しかし、1フィール
ド単位、1フレーム単位のものであっても、必ずしも1
フィールド、1フレーム分の記憶容量を必要とはしな
い。画像メモリとして、汎用メモリを使用した場合、容
量は1Mビット、4Mビット等と容量値が予め決まって
いるので、100%有効利用できることはまれで、必ず
かなり大きな無駄な分が生じる。このジッタ吸収に利用
できる量は実際の実現例では数10水平走査期間に達す
る。
Here, the shuffling function means that when recording and reproducing image information with high efficiency encoding, the image quality after compression is made uniform, and dropout and special reproduction (slow, still, fast forward) are performed. This is a function for changing the order of data in order to disperse the effects of code errors during (rewind reproduction). For the shuffling function, one field unit and one frame unit can be considered. However, even in the case of one field unit or one frame unit, it is not necessarily one unit.
Field does not require storage capacity for one frame. When a general-purpose memory is used as the image memory, the capacity is predetermined to be 1 Mbit, 4 Mbit, or the like. Therefore, it is rare that 100% of the image memory can be effectively used. The amount available for this jitter absorption amounts to several tens of horizontal scanning periods in an actual implementation.

【0027】この発明によると、この余った分をジッタ
吸収のため有効に利用できる。数10水平走査期間あれ
ば、一般の時間軸補正装置のメモリ容量としては十分な
量である。ジッタ吸収との関係について説明する。本発
明の映像信号処理装置は一種の時間軸補正装置である。
高速応答PLLは入力信号のジッタに応答し、画像メモ
リからジッタが除去された信号が取り出される。アナロ
グ記録のビデオテープレコーダでは再生時に時間軸補正
されるが、ディジタル信号の状態で記録等を行う装置で
は、アナログ/ディジタル変換するときにジッタを吸収
する必要がある。なぜなら、高能率符号化に際し、ジッ
タ検出の基準となる水平同期信号等の位相情報が捨てら
れるので、再生時には、ジッタを検出する手段がないか
らである。
According to the present invention, this surplus can be effectively used for jitter absorption. If there are several tens of horizontal scanning periods, this is a sufficient amount for the memory capacity of a general time axis correction device. The relationship with jitter absorption will be described. The video signal processing device of the present invention is a kind of time axis correction device.
The high-speed response PLL responds to the jitter of the input signal, and a signal from which the jitter has been removed is extracted from the image memory. In a video tape recorder of analog recording, the time axis is corrected at the time of reproduction, but in a device that performs recording or the like in the state of a digital signal, it is necessary to absorb jitter when performing analog / digital conversion. This is because, during high-efficiency encoding, phase information such as a horizontal synchronization signal, which is a reference for jitter detection, is discarded, so that there is no means for detecting jitter during reproduction.

【0028】さらに、画像メモリの読み出しタイミング
とサーボ回路を同期させるので、画像メモリの読み出し
タイミングと記録ヘッドへ送り出す信号のタイミングの
変動は記録ヘッドの変動だけであるので、バッファメモ
リの余裕を少なくすることができる。さらに、入力信号
を切り換えた時、入力映像信号の垂直映像信号の位相に
不連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロック9からの信号が正しく記録媒体に記録できない
ことがある。低速応答PLL回路15の応答をサーボ回
路の応答にあまり影響を与えない程度に遅くしておく
と、サーボ回路の乱れを防止することができる。
Further, since the read timing of the image memory and the servo circuit are synchronized, the timing of the read of the image memory and the timing of the signal sent to the print head vary only in the print head, so that the margin of the buffer memory is reduced. be able to. Further, when the input signal is switched, discontinuity occurs in the phase of the vertical video signal of the input video signal. If this is input to the servo circuit as it is, if the discontinuity is large, the control of the recording head is disturbed, and the signal from the processing block 9 may not be correctly recorded on the recording medium. If the response of the low-speed response PLL circuit 15 is set to a value that does not significantly affect the response of the servo circuit, disturbance of the servo circuit can be prevented.

【0029】図2は図1の高速応答PLL回路13の構
成を一般的なPLL回路とは異ならせたこの発明の第2
の実施例であり、高速応答PLL回路13以外は、第1
の実施例と同様である。前記した第1の実施例における
高速応答PLL回路13は、一般的には電圧制御発振
器、分周器、位相比較器、ローパスフィルタ等からな
り、水平基準信号A2を入力とし、クロックA3の周波
数、位相が水平基準信号A2の周波数に比例し、位相が
同期する応答の早いPLLである。
FIG. 2 shows a second embodiment of the present invention in which the configuration of the high-speed response PLL circuit 13 shown in FIG. 1 is different from a general PLL circuit.
Except for the high-speed response PLL circuit 13.
This is the same as the embodiment. The high-speed response PLL circuit 13 in the first embodiment generally includes a voltage-controlled oscillator, a frequency divider, a phase comparator, a low-pass filter, and the like. The phase is proportional to the frequency of the horizontal reference signal A2, and the phase is synchronized.

【0030】これに対して、図2は周波数は水平同期信
号とは関係なく一定で、位相のみが水平同期信号に同期
するという構成を採用した高速応答PLL回路を用いた
ものである。同図において、16は水平基準信号A2の
入力端子である。17は周波数が一定で安定なクロック
C3を発振するクロック発振回路である。18はクロッ
クC3を水平基準信号A2の位相に同期させて位相シフ
トしたクロックA3を出力するクロック位相シフト回路
である。19はクロックA3の出力端子である。20は
クロックC3の出力端子である。
On the other hand, FIG. 2 uses a high-speed response PLL circuit adopting a configuration in which the frequency is constant irrespective of the horizontal synchronization signal and only the phase is synchronized with the horizontal synchronization signal. In the figure, reference numeral 16 denotes an input terminal of the horizontal reference signal A2. Reference numeral 17 denotes a clock oscillation circuit that oscillates a stable clock C3 with a constant frequency. Reference numeral 18 denotes a clock phase shift circuit that outputs a clock A3 whose phase is shifted by synchronizing the clock C3 with the phase of the horizontal reference signal A2. 19 is an output terminal of the clock A3. Reference numeral 20 denotes an output terminal of the clock C3.

【0031】周波数と位相が変化するPLLの場合、水
平基準信号A2が安定な場合は問題ないが、ノイズの混
入や欠落、スキュー等大きな位相ずれがあった場合、位
相乱れが一定時間続くが、このクロックC3を用いた方
式では1つの水平同期信号の乱れは1水平走査期間だけ
に限定され、画像メモリへの書き込みのタイミング乱れ
を最小限にとどめることができる。
In the case of a PLL in which the frequency and phase change, there is no problem if the horizontal reference signal A2 is stable. However, if there is a large phase shift such as noise mixing, lack, or skew, the phase disturbance will continue for a certain period of time. In the method using the clock C3, disturbance of one horizontal synchronizing signal is limited to only one horizontal scanning period, and disturbance in timing of writing to the image memory can be minimized.

【0032】図3はこの発明の第3の実施例を示す映像
信号処理装置のブロック図である。同図において、1は
映像信号の入力端子である。2は同期分離回路である。
12は第1の制御信号生成回路である。5はA/D変換
器である。6は画像メモリである。7は書き込み制御回
路である。14は第2の制御信号生成回路である。15
は低速応答PLL回路である。8は読み出し制御回路で
ある。9は処理ブロックである。10はデータの出力端
子である。以上は図1の構成と同様なものである。
FIG. 3 is a block diagram of a video signal processing apparatus according to a third embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an input terminal for a video signal. Reference numeral 2 denotes a synchronization separation circuit.
Reference numeral 12 denotes a first control signal generation circuit. Reference numeral 5 denotes an A / D converter. Reference numeral 6 denotes an image memory. 7 is a write control circuit. Reference numeral 14 denotes a second control signal generation circuit. Fifteen
Is a low-speed response PLL circuit. 8 is a read control circuit. 9 is a processing block. Reference numeral 10 denotes a data output terminal. The above is the same as the configuration in FIG.

【0033】図1と異なるのは、図1の高速応答PLL
回路13に代えて、図2で説明した固定クロックを発振
するクロック発振回路17とクロック位相シフト回路1
8を高速応答PLL回路として用い、A/D変換器5の
後にクロック位相変換回路21、処理ブロック22、画
像データの出力端子23を設けた点である。上記のよう
に構成された映像信号処理装置について、以下その動作
を説明する。入力端子1に供給された入力映像信号か
ら、同期分離回路2で垂直同期信号と水平同期信号が分
離され、第1の制御信号生成回路12でノイズ除去やタ
イミング調節等の処理が行われ、垂直基準信号A1と水
平基準信号A2が生成される。
What differs from FIG. 1 is the high-speed response PLL of FIG.
Instead of the circuit 13, the clock oscillation circuit 17 for oscillating the fixed clock described in FIG.
8 is used as a high-speed response PLL circuit, and a clock phase conversion circuit 21, a processing block 22, and an image data output terminal 23 are provided after the A / D converter 5. The operation of the video signal processing device configured as described above will be described below. The vertical synchronizing signal and the horizontal synchronizing signal are separated from the input video signal supplied to the input terminal 1 by the sync separation circuit 2, and the first control signal generation circuit 12 performs processing such as noise removal and timing adjustment. A reference signal A1 and a horizontal reference signal A2 are generated.

【0034】クロック発振回路17は周波数が一定の安
定なクロックC3を出力する。クロック位相シフト回路
18には第1の制御信号生成回路12から水平基準信号
A2が入力され、水平基準信号A2の位相に同期してク
ロックC3を位相シフトして、入力映像信号中の水平同
期信号の変動に追従したクロックA3が生成される。こ
こで、クロックA3は1水平走査期間の間は連続である
が、水平基準信号A2が入力される毎に位相シフト量が
変わり不連続が発生する信号である。
The clock oscillation circuit 17 outputs a stable clock C3 having a constant frequency. The clock phase shift circuit 18 receives the horizontal reference signal A2 from the first control signal generation circuit 12, and shifts the phase of the clock C3 in synchronization with the phase of the horizontal reference signal A2 to generate a horizontal synchronization signal in the input video signal. , A clock A3 that follows the fluctuation of the clock A3 is generated. Here, the clock A3 is a signal that is continuous during one horizontal scanning period, but changes the phase shift amount every time the horizontal reference signal A2 is input, and causes discontinuity.

【0035】入力映像信号はA/D変換器5でクロック
A3を用いてディジタル信号に変換される。クロック位
相変換回路21は、不連続が発生するクロックA3で動
作するA/D変換器5の出力信号のクロックを、連続信
号であるクロックC3にクロック位相変換するもので、
垂直基準信号A1と水平基準信号A2とA/D変換器5
の出力信号であるデータ信号Aの相対タイミングを一
定に保ちながらクロックA3からクロックC3にクロッ
ク位相変換して、垂直基準信号C1と水平基準信号C2
とデータ信号Cを生成する。
The input video signal is converted into a digital signal by the A / D converter 5 using the clock A3. The clock phase conversion circuit 21 converts the clock of the output signal of the A / D converter 5 operating at the clock A3 at which discontinuity occurs into a clock C3 which is a continuous signal.
Vertical reference signal A1, horizontal reference signal A2, and A / D converter 5
The relative timing of the data signal A 5 which is an output signal to clock phase transformation from the clock A3 to the clock C3 while keeping a constant, vertical reference signal C1 and the horizontal reference signal C2
And generating a data signal C 5.

【0036】つぎに、垂直基準信号C1と水平基準信号
C2とクロックC3は書き込み制御回路7に入力され、
書き込み制御回路7で画像メモリ6の書き込みを制御す
る制御信号が作成され、画像メモリ6に入力され、これ
によってクロック位相変換回路21の出力信号の画像メ
モリ6への書き込みが制御される。画像メモリ6から読
み出す部分の動作は図1と同様である。
Next, the vertical reference signal C1, the horizontal reference signal C2, and the clock C3 are input to the write control circuit 7,
A control signal for controlling the writing of the image memory 6 is created by the writing control circuit 7 and input to the image memory 6, whereby the writing of the output signal of the clock phase conversion circuit 21 to the image memory 6 is controlled. The operation of the part read from the image memory 6 is the same as that of FIG.

【0037】一方、クロック位相変換回路21から出力
されたデータは、処理ブロック22で処理を行った後、
出力端子23から画像データとして出力される。以上の
ように、この実施例によればクロック発振回路17、ク
ロック位相シフト回路18、クロック位相変換回路21
を設けることによりつぎのような効果がある。
On the other hand, the data output from the clock phase conversion circuit 21 is processed by a processing block 22 and then processed.
The image data is output from the output terminal 23 as image data. As described above, according to this embodiment, the clock oscillation circuit 17, the clock phase shift circuit 18, the clock phase conversion circuit 21
Has the following effects.

【0038】A/D変換器5と画像メモリ6の間に信号
処理が必要な場合、遅延が発生する。画像データの遅延
が映像信号のブランキング期間より大きくて、有効な画
像データがクロックA3の不連続点に位置すると、デー
タの伝送ができなくなることがあるが、これは、クロッ
クを連続したクロックC3に変換することにより解決す
る。また、書き込み制御回路7のクロックが連続とな
り、動作が安定する。
When signal processing is required between the A / D converter 5 and the image memory 6, a delay occurs. If the delay of the image data is longer than the blanking period of the video signal and valid image data is located at a discontinuous point of the clock A3, data transmission may not be possible. It is solved by converting to Further, the clock of the write control circuit 7 becomes continuous, and the operation is stabilized.

【0039】さらに、入力映像信号が輝度信号(Y信
号)と色差信号(R−Y,B−Y信号)またはR,G,
B信号の場合、この入力信号をエンコードしたコンポジ
ット信号としてモニターしたい場合がある。色信号をエ
ンコードする場合に必要なサブキャリア信号には周波数
の精度と安定性が要求されるが、クロック発振回路17
を水晶発振回路とすることでサブキャリアを発生するた
めの基準信号とすることができ、かつエンコーダ回路の
クロックが連続信号となるので、エンコード処理をすべ
て処理ブロック22で行うことが可能になり、出力端子
18に直接D/A変換器を直接接続し、アナログ映像信
号を得ることができる。
Further, the input video signal is a luminance signal (Y signal) and a color difference signal (RY, BY signal) or R, G,
In the case of the B signal, there is a case where it is desired to monitor this input signal as an encoded composite signal. A subcarrier signal required for encoding a color signal requires frequency accuracy and stability.
Can be used as a reference signal for generating a subcarrier by using a crystal oscillation circuit, and since the clock of the encoder circuit is a continuous signal, it is possible to perform all encoding processing in the processing block 22, An analog video signal can be obtained by directly connecting a D / A converter to the output terminal 18.

【0040】その他の効果は、前記実施例と同様であ
る。
The other effects are the same as those of the above embodiment.

【0041】[0041]

【発明の効果】この発明の映像信号処理装置によれば、
高速応答PLL回路と低速応答PLL回路を設けること
により、非標準信号、例えば垂直同期信号と水平同期信
号の比が正規の値にない信号、垂直同期信号の周波数、
位相変動が大きな信号であっても、その変動成分は、ほ
とんど画像メモリで吸収することができ、データを画像
メモリから安定して出力し、以後の処理を確実に行うこ
とができる。しかも、この画像メモリはデータの並べ変
え、いわゆるシャフリング機能と共用できる。
According to the video signal processing apparatus of the present invention,
By providing the high-speed response PLL circuit and the low-speed response PLL circuit, non-standard signals, for example, a signal in which the ratio of the vertical synchronization signal to the horizontal synchronization signal is not a regular value, the frequency of the vertical synchronization signal,
Even if the signal has a large phase fluctuation, the fluctuation component can be almost completely absorbed by the image memory, the data can be stably output from the image memory, and the subsequent processing can be performed reliably. In addition, this image memory can be shared with a data rearrangement, so-called shuffling function.

【0042】1フィールド、1フレーム単位のシャフリ
ング機能であっても、必ずしも1フィールド、1フレー
ム分の記憶容量を必要とはしない。画像メモリとして、
汎用メモリを使用した場合、容量は予め決まっているの
で、100%有効利用できることはまれで、かなり大き
な無駄な分が生じる。この発明によると、この余った分
をジッタ吸収のため有効に利用できる。
The shuffling function for one field and one frame does not necessarily require the storage capacity for one field and one frame. As an image memory,
When a general-purpose memory is used, since the capacity is predetermined, it is rare that 100% of the memory can be used effectively, resulting in a considerable waste. According to the present invention, this surplus can be effectively used for jitter absorption.

【0043】また、低速応答PLL回路を垂直同期信号
に同期させることにより、処理ブロックのクロックが垂
直同期信号に同期するので、入力映像信号の1フィール
ドまたは1フレームに対するクロック数が一定となり、
特に、フィールド処理またはフレーム処理を行う処理ブ
ロックにおいて、データ圧縮、誤り訂正符号付加、変調
等の信号処理にブランキング期間等の余裕を設ける必要
はなく、回路を時分割処理で有効に利用することができ
る。
Further, by synchronizing the low-speed response PLL circuit with the vertical synchronizing signal, the clock of the processing block is synchronized with the vertical synchronizing signal, so that the number of clocks for one field or one frame of the input video signal becomes constant.
In particular, in a processing block that performs field processing or frame processing, there is no need to provide a margin such as a blanking period in signal processing such as data compression, error correction code addition, and modulation, and the circuit is effectively used in time division processing. Can be.

【0044】また、画像メモリの読み出しタイミングと
サーボ回路を同期させるので、画像メモリの読み出しタ
イミングと記録ヘッドへ送り出す信号のタイミングの変
動は記録ヘッドの変動だけであるので、バッファメモリ
の余裕を少なくすることができる。さらに、入力信号を
切り換えた時、入力映像信号の垂直映像信号の位相に不
連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロックからの信号が正しく記録媒体に記録できないこ
とがある。低速応答PLL回路の応答を記録ヘッドと記
録媒体の相対関係を制御する制御回路の応答にあまり影
響を与えない程度に遅くしておくと、制御回路の乱れを
防止することができる。
Further, since the read timing of the image memory and the servo circuit are synchronized with each other, the fluctuation of the read timing of the image memory and the timing of the signal sent to the recording head is only the fluctuation of the recording head, so that the margin of the buffer memory is reduced. be able to. Further, when the input signal is switched, discontinuity occurs in the phase of the vertical video signal of the input video signal. If this is input to the servo circuit as it is, if the amount of discontinuity is large, the control of the recording head is disturbed, and the signal from the processing block may not be correctly recorded on the recording medium. If the response of the low-speed response PLL circuit is made slow enough not to affect the response of the control circuit that controls the relative relationship between the recording head and the recording medium, disturbance of the control circuit can be prevented.

【0045】さらに、高速応答PLL回路の出力のクロ
ックは水平同期信号と位相比較する付近で位相不連続と
なったり、水平同期信号にノイズの混入や欠落、スキュ
ー等大きな位相ずれがあった場合、位相乱れが一定時間
続く欠点があるが、高速応答PLL回路として一定のク
ロックを入力映像信号の水平同期信号に同期して位相シ
フトする構成を選択した場合、1つの水平同期信号の乱
れは1水平走査期間だけに限定され、画像メモリへの書
き込みのタイミング乱れを最小限にとどめることができ
る。
Further, if the clock output from the high-speed response PLL circuit becomes discontinuous in phase near the phase comparison with the horizontal synchronizing signal, or if there is a large phase shift such as noise mixing, lack, or skew in the horizontal synchronizing signal, There is a disadvantage that the phase disturbance lasts for a certain period of time. However, when a configuration in which a fixed clock is phase-shifted in synchronization with the horizontal synchronization signal of the input video signal as the high-speed response PLL circuit is selected, one horizontal synchronization signal disturbance is one horizontal. It is limited to only the scanning period, and the timing disturbance of writing to the image memory can be minimized.

【0046】加えて、クロック位相変換回路を設けるこ
とにより、A/D変換器から出力されるデータ信号のク
ロックを一定のクロックに変換することができ、書き込
み制御回路のクロックが連続信号となり、クロックの不
連続による誤動作を避けることができる。また、クロッ
ク周波数が一定で、かつ位相が連続であるので、エンコ
ード処理等の信号処理をして、ディジタル信号の状態で
NTSC方式やPAL方式のカラー映像信号に変換し、
D/A変換して出力することができる。
In addition, by providing the clock phase conversion circuit, the clock of the data signal output from the A / D converter can be converted into a constant clock, and the clock of the write control circuit becomes a continuous signal, Erroneous operation due to the discontinuity of the signal can be avoided. Also, since the clock frequency is constant and the phase is continuous, signal processing such as encoding is performed, and the digital signal is converted into a NTSC or PAL color video signal in the state of a digital signal.
D / A conversion and output are possible.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の第1の実施例における映像信号処理
装置のブロック図である。
FIG. 1 is a block diagram of a video signal processing device according to a first embodiment of the present invention.

【図2】この発明の高速応答PLL回路の構成が図1と
は異なる第2の実施例の要部のブロック図である。
FIG. 2 is a block diagram of a main part of a second embodiment in which the configuration of the high-speed response PLL circuit of the present invention is different from that of FIG. 1;

【図3】この発明の第3の実施例における映像信号処理
装置のブロック図である。
FIG. 3 is a block diagram of a video signal processing device according to a third embodiment of the present invention.

【図4】従来の映像信号処理装置のブロック図である。FIG. 4 is a block diagram of a conventional video signal processing device.

【符号の説明】[Explanation of symbols]

1 入力端子 2 同期分離回路 3 制御信号生成回路 4 PLL回路 5 A/D変換器 6 画像メモリ 7 書き込み制御回路 8 読み出し制御回路 9 処理ブロック(第1) 10 出力端子 11 出力端子 12 制御信号生成回路(第1) 13 高速応答PLL回路 14 制御信号生成回路(第2) 15 低速応答PLL回路 16 入力端子 17 クロック発振回路 18 クロック位相シフト回路 19 出力端子 20 出力端子 21 クロック位相変換回路 22 処理ブロック(第) 23 出力端子REFERENCE SIGNS LIST 1 input terminal 2 sync separation circuit 3 control signal generation circuit 4 PLL circuit 5 A / D converter 6 image memory 7 write control circuit 8 read control circuit 9 processing block (first) 10 output terminal 11 output terminal 12 control signal generation circuit (First) 13 High-speed response PLL circuit 14 Control signal generation circuit (second) 15 Low-speed response PLL circuit 16 Input terminal 17 Clock oscillation circuit 18 Clock phase shift circuit 19 Output terminal 20 Output terminal 21 Clock phase conversion circuit 22 Processing block ( 2 ) 23 output terminals

フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 5/91 - 5/956 H04N 9/79 - 9/898 Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H04N 5/91-5/956 H04N 9/79-9/898

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力映像信号中の垂直同期信号と水平同
期信号を基準にして第1の垂直基準信号(A1)と水平
基準信号(A2)を生成する第1の制御信号生成回路
と、前記水平基準信号(A2)を入力とし前記入力映像
信号中の水平同期信号に位相同期した第1のクロック
(A3)を生成する高速応答PLL回路と、前記入力映
像信号を前記第1のクロック(A3)でサンプリングし
てアナログ−ディジタル変換するA/D変換器と、少な
くとも1フィールドのデータが蓄積できる画像メモリ
と、前記第1のクロック(A3)と前記第1の垂直基準
信号(A1)と前記水平基準信号(A2)を基準にして
前記A/D変換器の出力信号であるデータ信号の前記画
像メモリへの書き込みを制御する書き込み制御回路と、
第2のクロック(B3)を分周して第2の垂直基準信号
(B1)と読み出し用基準信号(B4)を生成する第2
の制御信号生成回路と、前記第1の垂直基準信号(A
1)と前記第2の垂直基準信号(B1)とを位相比較し
位相比較信号の帯域を十分狭くすることによって誤差変
動に対する応答が十分に遅い位相ロックドループを構成
して前記第2のクロック(B3)を発生する低速応答P
LL回路と、前記第2のクロック(B3)と前記読み出
し用基準信号(B4)を基準として前記画像メモリに蓄
積されたデータの読み出しを制御する読み出し制御回路
と、前記画像メモリから出力されたデータを処理する処
理ブロックとを備えた映像信号処理装置。
A first control signal generation circuit for generating a first vertical reference signal (A1) and a horizontal reference signal (A2) based on a vertical synchronization signal and a horizontal synchronization signal in an input video signal; A high-speed response PLL circuit that receives a horizontal reference signal (A2) and generates a first clock (A3) that is phase-synchronized with a horizontal synchronizing signal in the input video signal, and outputs the input video signal to the first clock (A3) ), An A / D converter for analog-to-digital conversion, an image memory capable of storing at least one field of data, the first clock (A3), the first vertical reference signal (A1), A write control circuit that controls writing of a data signal, which is an output signal of the A / D converter, to the image memory based on a horizontal reference signal (A2);
A second method for generating a second vertical reference signal (B1) and a read reference signal (B4) by dividing the frequency of the second clock (B3).
And the first vertical reference signal (A
1) and the second vertical reference signal (B1) are compared in phase, and the band of the phase comparison signal is sufficiently narrowed to form a phase locked loop whose response to error fluctuation is sufficiently slow to form the second clock (B1). B3) Slow response that generates B
An LL circuit, a read control circuit that controls reading of data stored in the image memory based on the second clock (B3) and the read reference signal (B4), and data output from the image memory. Video signal processing device comprising:
【請求項2】 高速応答PLL回路が所定の周波数を有
する信号を発生するクロック発振回路と、前記発振回路
の出力信号を位相シフトして水平同期信号の変動に追従
したクロックを生成するクロック位相シフト回路とを備
えた請求項1記載の映像信号処理装置。
2. A clock oscillation circuit in which a high-speed response PLL circuit generates a signal having a predetermined frequency, and a clock phase shift in which an output signal of the oscillation circuit is phase-shifted to generate a clock that follows a change in a horizontal synchronization signal. The video signal processing device according to claim 1, further comprising a circuit.
【請求項3】 画像メモリはデータの並べ替え処理機能
を備えている請求項1記載の映像信号処理装置。
3. The video signal processing apparatus according to claim 1, wherein the image memory has a data rearrangement processing function.
【請求項4】 入力映像信号中の垂直同期信号と水平同
期信号を基準にして第1の垂直基準信号(A1)と第1
の水平基準信号(A2)を生成する第1の制御信号生成
回路と、一定周波数の安定な第1のクロック(C3)を
発生するクロック発振回路と、前記第1の水平基準信号
(A2)と前記第1のクロック(C3)を入力とし前記
第1の水平基準信号(A2)の変動に追従して前記第1
のクロック(C3)を位相シフトして前記入力映像信号
中の水平同期信号に位相同期した第2のクロック(A
3)を生成するクロック位相シフト回路と、前記入力映
像信号を前記第2のクロック(A3)でサンプリングし
てアナログ−ディジタル変換するA/D変換器と、前記
第1の垂直基準信号(A1)と前記第1の水平基準信号
(A2)と前記A/D変換器の出力信号である第1のデ
ータ信号(A5)の相対タイミングを一定に保ちながら
前記第2のクロック(A3)から前記第1のクロック
(C3)にクロック位相変換して第2の垂直基準信号
(C1)と第2の水平基準信号(C2)と第2のデータ
信号(C5)を生成するクロック位相変換回路と、少
くとも1フィールドのデータが蓄積できデータの並べ変
え機能を有する画像メモリと、前記第1のクロック(C
3)と前記第2の垂直基準信号(C1)と前記第2の水
平基準信号(C2)を基準にして前記第2のデータ信号
(C5)の前記画像メモリへの書き込みを制御する書き
込み制御回路と、第3のクロック(B3)を入力とし第
3の垂直基準信号(B1)と読み出し用基準信号(B
4)を生成する第2の制御信号生成回路と、前記第1の
垂直基準信号(A1)と前記第3の垂直基準信号(B
1)とを位相比較し位相比較信号の帯域を十分狭くする
ことによって誤差変動に対する応答が十分に遅い位相ロ
ックドループを構成して前記第3のクロック(B3)を
発生する低速応答PLL回路と、前記第3のクロック
(B3)と前記読み出し用基準信号(B4)を基準とし
て前記画像メモリに蓄積されたデータの読み出しを制御
する読み出し制御回路と、前記画像メモリから出力され
たデータを処理する第の処理ブロックと、前記クロッ
ク位相変換回路から出力された第2のデータ信号(C
5)を処理する第2の処理ブロックとを備えた映像信号
処理装置。
4. A first vertical reference signal (A1) and a first vertical reference signal (A1) based on a vertical synchronization signal and a horizontal synchronization signal in an input video signal.
A first control signal generation circuit for generating a horizontal reference signal (A2), a clock oscillation circuit for generating a stable first clock (C3) having a constant frequency, and a first horizontal reference signal (A2). The first clock (C3) is input, and the first clock (C3) follows the fluctuation of the first horizontal reference signal (A2).
Clock (C3) is phase-shifted and the second clock (A) is phase-synchronized with the horizontal synchronizing signal in the input video signal.
3), an A / D converter for sampling the input video signal with the second clock (A3) and performing analog-to-digital conversion, and the first vertical reference signal (A1). And the first horizontal reference signal (A2) and the first data signal (A5), which is the output signal of the A / D converter, are kept constant from the second clock (A3). A clock phase conversion circuit for converting the clock phase to one clock (C3) to generate a second vertical reference signal (C1), a second horizontal reference signal (C2), and a second data signal (C5) ; In particular, an image memory capable of storing data of one field and having a data rearranging function, and the first clock (C)
3) a write control circuit that controls writing of the second data signal (C5) to the image memory based on the second vertical reference signal (C1) and the second horizontal reference signal (C2). And a third clock (B3) as input, a third vertical reference signal (B1) and a read reference signal (B3).
4), a second control signal generation circuit, the first vertical reference signal (A1), and the third vertical reference signal (B).
A low-speed response PLL circuit which generates a third clock (B3) by forming a phase locked loop which has a sufficiently slow response to an error fluctuation by comparing the phase of 1) with the phase comparison signal and sufficiently narrowing the band of the phase comparison signal; A read control circuit that controls reading of data stored in the image memory based on the third clock (B3) and the read reference signal (B4); and a read control circuit that processes data output from the image memory. 1 processing block and the clock
The second data signal (C) output from the phase conversion circuit
And a second processing block for processing 5) .
【請求項5】 記録ヘッドと記録媒体の相対関係を制御
する制御回路の基準信号を第2の制御信号生成回路から
出力することを特徴とする請求項1または請求項4記載
の映像信号処理装置。
5. The video signal processing apparatus according to claim 1, wherein a reference signal of a control circuit for controlling a relative relationship between the recording head and the recording medium is output from the second control signal generation circuit. .
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