JP3149930B2 - Semiconductor device and method of manufacturing the same - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、スイッチ素子と情報蓄積用素子
とで構成されるＤＲＡＭ型メモリセルのスタック型容量
素子の構造およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a structure of a stacked capacitor of a DRAM type memory cell comprising a switch element and an information storage element and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】スタック型容量部をもつ半導体装置の従
来の構造およびその製造方法について図５を参照して説
明する。図５の（ａ）は、ｐ型シリコン基板１にＭＯＳ
型トランジスタを形成しその上を絶縁膜で被覆した状態
を示す。図には、ｎ+ 拡散層２とゲート絶縁膜３とゲー
ト電極４とで構成されたトランジスタが、フィールド酸
化膜５により分離されて形成された状態が示されてい
る。フィールド酸化膜５上のゲート電極４は、隣接する
トランジスタのものである。また各ゲート電極４はＤＲ
ＡＭのワード線を構成している。このＭＯＳ型トランジ
スタ上に、第１の絶縁膜６として膜厚２０００ÅのＳｉ
Ｏ2 膜をＣＶＤ法により堆積する。2. Description of the Related Art A conventional structure of a semiconductor device having a stacked capacitor and a manufacturing method thereof will be described with reference to FIG. FIG. 5A shows that a MOS is formed on a p-type silicon substrate 1.
FIG. 2 shows a state in which a type transistor is formed and the insulating layer is covered thereon. FIG. 1 shows a state in which a transistor including n + diffusion layer 2, gate insulating film 3 and gate electrode 4 is formed by being separated by field oxide film 5. The gate electrode 4 on the field oxide film 5 is that of an adjacent transistor. Also, each gate electrode 4 is
A word line of AM is formed. On this MOS transistor, a 2000-mm thick Si film is formed as a first insulating film 6.
An O 2 film is deposited by a CVD method.
【０００３】次に、図５の（ｂ）に示すように、リソグ
ラフィ工程を経て、ｎ+ 拡散層２へ達するコンタクト孔
８を開口し、続いて多結晶シリコン膜９ａを膜厚２００
０Åに堆積する。次に、電気伝導率を上げるために多結
晶シリコン膜９ａにリンの熱拡散を行った後、これをパ
ターニングして、図５の（ｃ）に示すように、コンタク
ト領域を含む箇所へ、第１の電極９ｂを形成する。この
第１の電極９ｂが容量部の一方の電極となる。[0005] Next, as shown in FIG. 5 (b), a contact hole 8 reaching the n + diffusion layer 2 is opened through a lithography process.
Deposit at 0 °. Next, phosphorus is thermally diffused into the polycrystalline silicon film 9a in order to increase the electrical conductivity, and then this is patterned, and as shown in FIG. One electrode 9b is formed. The first electrode 9b becomes one electrode of the capacitor.
【０００４】次に、図５の（ｄ）に示すように、容量部
の誘電体膜（ＳｉＯ2 、Ｓｉ3 Ｎ4またはこれらの積層
膜）１１を形成し、その上に多結晶シリコンを堆積す
る。リンの熱拡散を行った後、リソグラフィ技術を用い
てパターニングを行い、第１の電極９ｂを覆う形状の第
２の電極１２を形成する。この時、第２の電極１２と誘
電体膜１１は同時にエッチングされる。この第２の電極
１２が容量部のもう一方の電極となる。[0004] Next, as shown in (d) of FIG. 5, to form a dielectric film (SiO 2, Si 3 N 4, or a laminated film) 11 of the capacitor portion, a polycrystalline silicon thereon I do. After thermal diffusion of phosphorus, patterning is performed using lithography technology to form a second electrode 12 having a shape covering the first electrode 9b. At this time, the second electrode 12 and the dielectric film 11 are simultaneously etched. This second electrode 12 becomes the other electrode of the capacitance section.
【０００５】次に、層間絶縁膜１３ａを成長させ、ｎ+
拡散層２へのコンタクト孔を開口した後、アルミニウム
等により、ディジット線１４を形成すると、スタック型
容量部を有するＤＲＡＭセルが形成される。Next, an interlayer insulating film 13a is grown, and n +
When a digit line 14 is formed of aluminum or the like after opening a contact hole to the diffusion layer 2, a DRAM cell having a stacked capacitance portion is formed.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来のスタッ
ク型容量部の構造では、必要な容量を確保するには一定
以上の面積が必要となる。従って、ＤＲＡＭ等の半導体
装置においては、微細化しようとしても面積縮小に限界
があり、これ以上の微細化は困難であった。In the structure of the above-mentioned conventional stacked capacitance section, a certain area or more is required to secure a required capacitance. Therefore, in a semiconductor device such as a DRAM, there is a limit to the area reduction even if it is attempted to miniaturize, and further miniaturization has been difficult.
【０００７】本発明の目的は、上述の難点に対処して簡
単な方法でさらに小さな面積でも必要とする容量が得ら
れる、微細化に適したスタック型容量部を備える半導体
装置およびその製造方法を提供することにある。また、
従来と同等の面積で、より多くの電荷を蓄えうるように
して、外部からのノイズやα線等の影響を受けにくく
し、また、電荷の保持時間も長期化できるようにするこ
とである。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a stacked capacitor portion suitable for miniaturization and capable of obtaining a required capacitance even in a smaller area by a simple method in order to address the above-mentioned difficulties, and a method of manufacturing the same. To provide. Also,
An object of the present invention is to make it possible to store more electric charges in the same area as in the prior art, to make it less susceptible to external noise, α-rays and the like, and to make the electric charge retention time longer.
【０００８】[0008]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極の両側の前記半導体基板の表面
領域内に形成されたソース・ドレイン領域と、前記半導
体基板上を覆う、上面平坦部と側面がほぼ垂直な凹部と
を有する層間絶縁膜と、前記層間絶縁膜に形成されたコ
ンタクト孔を介して前記ソース・ドレイン領域のいずれ
か一方と接触している第１の電極と、前記第１の電極の
表面を覆う誘電体膜と、前記誘電体膜を介して前記第１
の電極と対向して設けられた第２の電極と、を具備する
ものであって、前記第１の電極が、下端がソース・ドレ
イン領域のいずれか一方と接触している垂直柱部分と、
底面の一部が前記垂直柱部分の上端に接続されている、
前記層間絶縁膜の前記上面平坦部上に延在する水平部分
と、上端部が前記水平部分の端面に接続され、内側側面
が前記層間絶縁膜の前記凹部の側面に接した垂下体部分
と、から構成されていることを特徴としている。According to the present invention, there is provided a semiconductor device comprising:
A gate electrode formed on a semiconductor substrate with a gate insulating film interposed therebetween, source / drain regions formed in a surface region of the semiconductor substrate on both sides of the gate electrode, and an upper flat portion covering the semiconductor substrate And a recess whose side is almost vertical
A first electrode in contact with one of the source / drain regions via a contact hole formed in the interlayer insulating film, and a dielectric covering a surface of the first electrode. The first film through the body film and the dielectric film.
A second electrode provided opposite to the first electrode, wherein the first electrode has a vertical columnar portion whose lower end is in contact with one of the source / drain regions,
Part of the bottom surface is connected to the upper end of the vertical column portion,
A horizontal portion extending on the upper flat portion of the interlayer insulating film , a drooping portion having an upper end connected to an end face of the horizontal portion, and an inner side surface in contact with a side surface of the concave portion of the interlayer insulating film; It is characterized by being comprised from.
【０００９】また、その製造方法は、半導体基板上にゲ
ート電極およびソース・ドレイン領域を有するＭＯＳト
ランジスタを形成する工程と、前記半導体基板上に層間
絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソー
ス・ドレイン領域のいずれか一方の領域の一部を露出さ
せるコンタクト孔を形成する工程と、前記コンタクト孔
内を埋め前記層間絶縁膜上に延在する第１の導電層を形
成する工程と、前記第１の導電層上にエッチングマスク
を設けた後に第１の導電層をパターニングして第１の電
極の主要部を形成する工程と、前記エッチングマスクを
マスクとして前記層間絶縁膜に異方性エッチングを施し
て前記第１の電極の主要部の外周部に溝を形成する工程
と、薄い第２の導電層を形成しこれをエッチバックして
前記溝の側壁部分に、前記第１の電極の主要部に接続さ
れた第１の電極の垂下体部を形成する工程と、前記第１
の電極の表面に誘電体膜を形成する工程と、前記誘電体
膜を介して前記第１の電極と対向する第２の電極を形成
する工程と、を含むものである。Further, the manufacturing method includes a step of forming a MOS transistor having a gate electrode and a source / drain region on a semiconductor substrate; a step of forming an interlayer insulating film on the semiconductor substrate; Forming a contact hole exposing a part of any one of the source / drain regions; and forming a first conductive layer filling the contact hole and extending over the interlayer insulating film. Forming an etching mask on the first conductive layer and then patterning the first conductive layer to form a main portion of the first electrode; and forming a different part of the interlayer insulating film using the etching mask as a mask. Forming a groove in an outer peripheral portion of a main portion of the first electrode by performing anisotropic etching; forming a thin second conductive layer and etching back the second conductive layer to form a sidewall portion of the groove; A step of forming a depending body portion of the first electrode connected to the main portion of the first electrode, the first
Forming a dielectric film on the surface of the first electrode, and forming a second electrode facing the first electrode via the dielectric film.
【００１０】[0010]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｄ）および図２の（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程断面図である。まず、ｐ型シリコン基板１上にフィー
ルド酸化膜５を形成し、ゲート絶縁膜３を介してゲート
電極４を形成した後、半導体基板の表面領域内にソース
・ドレイン領域を構成するｎ+ 拡散層２を形成する。フ
ィールド酸化膜５上のゲート電極４は、隣接するトラン
ジスタのものである。また、各ゲート電極４はＤＲＡＭ
のワード線を構成するものである。Next, embodiments of the present invention will be described with reference to the drawings. (A) to (d) of FIG. 1 and (a) of FIG.
FIGS. 4A to 4C are process cross-sectional views illustrating a first embodiment of the present invention. First, a field oxide film 5 is formed on a p-type silicon substrate 1, a gate electrode 4 is formed via a gate insulating film 3, and then n + diffusion layers forming source / drain regions are formed in the surface region of the semiconductor substrate. Form 2 The gate electrode 4 on the field oxide film 5 is that of an adjacent transistor. Each gate electrode 4 is a DRAM
Of the word line.
【００１１】このＭＯＳ型トランジスタ上にＳｉＯ2 を
ＣＶＤ法により２０００Å堆積して第１の絶縁膜６を形
成し、続いてボロンリンガラス（以下、ＢＰＳＧと記
す）をＣＶＤ法により１００００Å堆積して第２の絶縁
膜７ａを形成する〔図１の（ａ）〕。A first insulating film 6 is formed on the MOS type transistor by depositing SiO 2 at 2000 ° by a CVD method, and then a boron phosphorus glass (hereinafter referred to as BPSG) is deposited at 10000 ° by a CVD method. The second insulating film 7a is formed (FIG. 1A).
【００１２】ＢＰＳＧ膜は堆積したままでは表面の平坦
性が悪いので加熱リフローを行って平坦な表面を形成す
る。その後リアクティブイオンエッチング法を用いてＢ
ＰＳＧ膜を全面エッチバックして、膜厚を５０００Åと
し、図１の（ｂ）に示す第２の絶縁膜７ｂを得る。Since the BPSG film has poor surface flatness as it is deposited, it is heated and reflowed to form a flat surface. Then, using reactive ion etching,
The PSG film is entirely etched back to a thickness of 5000 ° to obtain a second insulating film 7b shown in FIG.
【００１３】次に、リソグラフィ技術を用いて第２の絶
縁膜７ｂにｎ+ 拡散層２へ達するコンタクト孔８を開口
する。その後、多結晶シリコン膜９ａをＣＶＤ法により
膜厚２５００Åに堆積し、この多結晶シリコン膜９ａの
導電率を上げるためにリンを熱拡散する〔図１の
（ｃ）〕。Next, a contact hole 8 reaching the n + diffusion layer 2 is opened in the second insulating film 7b using lithography technology. Thereafter, a polycrystalline silicon film 9a is deposited to a thickness of 2500 ° by the CVD method, and phosphorus is thermally diffused to increase the conductivity of the polycrystalline silicon film 9a (FIG. 1 (c)).
【００１４】次に、コンタクト領域を含む箇所へエッチ
ングマスクを形成し、異方性のエッチングによりマスク
に対し概略一致するように多結晶シリコン膜９ａをパタ
ーニングして第１の電極（その１）９を形成する。本実
施例では、第１の電極（その１）９の面積を、２μｍ2
とした。その後、ひき続いて、前記エッチングマスクを
マスクとして、第２の絶縁膜７ｂに対し異方性エッチン
グを行い、エッチング部分のＢＰＳＧ膜の厚さを３００
０Åとした。この結果、第１の電極（その１）９の下面
は、第２の絶縁膜７ｂが厚く残り、第１の電極以外の部
分は薄くなる〔図１の（ｄ）〕。Next, an etching mask is formed in a portion including the contact region, and the polycrystalline silicon film 9a is patterned by anisotropic etching so as to substantially match the mask, thereby forming a first electrode (part 1) 9 To form In this embodiment, the area of the first electrode (part 1) 9 is 2 μm 2
And Then, subsequently, using the etching mask as a mask, anisotropic etching is performed on the second insulating film 7b, and the thickness of the BPSG film in the etched portion is set to 300.
0 °. As a result, the second insulating film 7b remains thick on the lower surface of the first electrode (part 1) 9, and the portion other than the first electrode becomes thinner (FIG. 1 (d)).
【００１５】次に、図２の（ａ）に示すように、薄い薄
膜多結晶シリコン膜１０ａをＣＶＤ法により膜厚１５０
０Åに堆積し、これにリンを熱拡散して導電率を上げ
る。次に、リアクティブイオンエッチング法を用いてエ
ッチバックを行い、第１の電極（その１）９の側壁部に
薄膜多結晶シリコン膜１０ａを残留させ、第１の電極
（その２）１０を形成する〔図２の（ｂ）〕。この結
果、第１の電極には薄膜多結晶シリコン膜からなるサイ
ドウォール部（１０）が付加されることになり、電極の
実効的表面積が増大する。Next, as shown in FIG. 2A, a thin thin polycrystalline silicon film 10a is
It is deposited at 0 ° and phosphorus is thermally diffused into this to increase the conductivity. Next, the first electrode (part 2) 10 is formed by etching back using a reactive ion etching method to leave the thin polycrystalline silicon film 10a on the side wall of the first electrode (part 1) 9. [(B) of FIG. 2]. As a result, a sidewall portion (10) made of a thin polycrystalline silicon film is added to the first electrode, and the effective surface area of the electrode is increased.
【００１６】次に、容量部の絶縁膜となる、膜厚７０Å
程度の誘電体膜１１（ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜または
それらの積層膜）を堆積した後、多結晶シリコンを１５
００Å堆積し、リンを熱拡散する。その後、フォトリソ
グラフィ技術により、第１の電極９、１０を覆う形状に
パターニングして、容量部のもう一方の電極となる第２
の電極１２を形成する。この時、誘電体膜１１も同時に
パターニングされる。Next, a film having a thickness of 70.degree.
After depositing a dielectric film 11 (SiO 2 film, Si 3 N 4 film or a laminated film thereof) of about 15
Deposit 00 ° and thermally diffuse phosphorus. After that, by photolithography technology, patterning is performed so as to cover the first electrodes 9 and 10, and the second electrode serving as the other electrode of the capacitor portion is formed.
Is formed. At this time, the dielectric film 11 is simultaneously patterned.
【００１７】次に、第３の絶縁膜１３を厚さ４０００Å
に堆積し、フォトリソグラフィ技術により第３の絶縁膜
１３にｎ+ 拡散層２へ達するコンタクト孔を開口する。
続いて、アルミニウム等により、ディジット線１４を形
成すれば、図２の（ｃ）に示す、本実施例のスタック型
容量部を有するＤＲＡＭセルが形成される。Next, the third insulating film 13 is formed to a thickness of 4000
And a contact hole reaching the n + diffusion layer 2 is opened in the third insulating film 13 by photolithography.
Subsequently, if the digit line 14 is formed of aluminum or the like, the DRAM cell having the stacked capacitance portion of the present embodiment shown in FIG. 2C is formed.
【００１８】以上のように形成されたＤＲＡＭセルで
は、従来と同面積で電荷蓄積量を２５〜５０％程度高く
することができるので、外部からのノイズやα線等の影
響を受けにくくなり、また、電荷保持時間も長期化され
る。In the DRAM cell formed as described above, the charge storage amount can be increased by about 25 to 50% in the same area as that of the conventional DRAM cell. Therefore, the DRAM cell is less susceptible to external noise and α rays. In addition, the charge retention time is lengthened.
【００１９】また、現在のフォトリソグラフィ技術でパ
ターニングできる最小寸法（例えば、２つの第１の電極
（その１）９間の間隔）には限界があるため、第１の電
極の面積はその分狭くなされるが、本実施例によれば、
薄膜多結晶シリコン膜の膜厚を厚くすることにより、フ
ォトリソグラフィ技術の限界により制限される面積より
広い面積の電極を形成することができる。さらに、第１
の電極（その２）１０が第２の絶縁膜７ｂの側面にサイ
ドウォールとして形成された状態のままで、すなわち第
１の電極（その２）１０を安定した状態に保持したまま
でその後の工程が行われるので、第１の電極（その２）
１０に損傷を与えることなく誘電体膜１１、第２の電極
１２を形成することが可能になり歩留りの低下を招くこ
となく容量部の容量を増大させることができる。また、
第１の電極（その２）１０を下向きに形成したことによ
り、第１の電極上を平坦に維持することが可能になり、
容量部上を走るビット線を平坦な状態に形成することが
可能になるため、ビット線の長さを最短距離としてビッ
ト線に係る容量増大を防止することができるとともに、
そのステップカバレッジを劣化させないようにして歩留
りの低下を抑えることができる。 Since the minimum dimension (for example, the interval between two first electrodes (part 1) 9) that can be patterned by the current photolithography technique is limited, the area of the first electrode is narrower. However, according to the present embodiment,
By increasing the thickness of the thin polycrystalline silicon film, an electrode having an area larger than the area limited by the limit of the photolithography technique can be formed. Furthermore, the first
Electrode (part 2) 10 is formed on the side surface of the second insulating film 7b.
In the state of being formed as a
While maintaining the electrode 1 (part 2) 10 in a stable state
The subsequent steps are performed in the first electrode (part 2).
Dielectric film 11 without damaging 10, second electrode
12 can be formed, leading to a decrease in yield.
It is possible to increase the capacity of the capacity part. Also,
By forming the first electrode (part 2) 10 downward,
Thus, the first electrode can be kept flat,
It is possible to form the bit line running on the capacitor part flat.
The bit line length as the shortest distance.
In addition to preventing an increase in the capacity related to the
Yield without degrading the step coverage
Reduction can be suppressed.
【００２０】図３の（ａ）〜（ｄ）は、本発明の第２の
実施例を説明するための工程断面図である。本実施例で
は、図１の（ｃ）の状態とした後、図３の（ａ）に示す
ように、多結晶シリコン膜９ａ上に、膜厚５００ÅのＳ
ｉＯ2 膜よりなる第４の絶縁膜１５を形成する。その
後、コンタクト領域を含む箇所へエッチングマスクを形
成し、第４の絶縁膜１５、多結晶シリコン膜９ａおよび
第２の絶縁膜７ｂに対して異方性のエッチングを施し
て、図３の（ｂ）に示すように、第１の電極（その１）
９を形成するとともに第２の絶縁膜７ｂに溝を形成す
る。FIGS. 3A to 3D are process sectional views for explaining a second embodiment of the present invention. In the present embodiment, after the state shown in FIG. 1C, as shown in FIG. 3A, a 500-Å thick S film is formed on the polycrystalline silicon film 9a.
A fourth insulating film 15 made of an iO 2 film is formed. Thereafter, an etching mask is formed in a portion including the contact region, and anisotropic etching is performed on the fourth insulating film 15, the polycrystalline silicon film 9a, and the second insulating film 7b, thereby forming (b) in FIG. ), The first electrode (part 1)
9 and a groove is formed in the second insulating film 7b.
【００２１】次に、図３の（ｃ）に示すように、薄膜多
結晶シリコン膜１０ａを堆積し、リンの熱拡散を行う。
次に、薄膜多結晶シリコン膜１０ａをエッチバックして
第１の電極（その１）９の側壁に接触した第１の電極
（その２）１０を形成する〔図１の（ｄ）〕。その後、
第４の絶縁膜１５をエッチング除去する。その後の工程
は先の実施例と同様である。Next, as shown in FIG. 3C, a thin polycrystalline silicon film 10a is deposited and phosphorus is thermally diffused.
Next, the thin-film polycrystalline silicon film 10a is etched back to form a first electrode (part 2) 10 in contact with the side wall of the first electrode (part 1) 9 (FIG. 1 (d)). afterwards,
The fourth insulating film 15 is removed by etching. Subsequent steps are the same as in the previous embodiment.
【００２２】第４の絶縁膜１５を形成しない第１の実施
例では、薄膜多結晶シリコン膜１０ａのエッチバック後
には、第１の電極（その１）９の膜厚は、オーバーエッ
チングにより５００Å程度膜減りするが、第２の実施例
では、この膜減りを防止できるので、先の実施例の場合
よりも第１の電極の実効表面積を大きくすることができ
る。In the first embodiment in which the fourth insulating film 15 is not formed, after etching back the thin polycrystalline silicon film 10a, the thickness of the first electrode (part 1) 9 is about 500 ° due to over-etching. Although the film thickness is reduced, in the second embodiment, since the film thickness can be prevented, the effective surface area of the first electrode can be made larger than that in the previous embodiment.
【００２３】図４は、本発明の第３の実施例を説明する
ための断面図である。この実施例では、第１の絶縁膜６
を形成した後、シリカフィルム形成材料を回転塗布し、
これを焼きしめてシリカフィルム１６を形成する。ここ
で、シリカフィルム形成材料の粘度を調整したり、ある
いは重ね塗りをする等して、平坦な表面を得る。あるい
はエッチバックにより平坦化を達成してもよい。このよ
うにして平坦な面が得られた後、ＢＰＳＧよりなる第２
の絶縁膜７ｃを堆積する。この後の工程は先の実施例と
同様である。FIG. 4 is a sectional view for explaining a third embodiment of the present invention. In this embodiment, the first insulating film 6
After forming, the silica film forming material is spin-coated,
This is baked to form a silica film 16. Here, a flat surface is obtained by adjusting the viscosity of the silica film-forming material, or by over-coating. Alternatively, planarization may be achieved by etch back. After a flat surface is obtained in this manner, the second BPSG
Is deposited. Subsequent steps are the same as in the previous embodiment.
【００２４】[0024]
【発明の効果】以上説明したように、本発明の半導体装
置は、第１の電極が、主要部と、該主要部の外周部に接
続された垂下体部とから構成されるスタック型容量部を
有するものであるので、本発明によれば、第１の電極の
実効表面積の増大を図ることができる。また、第１の電
極間の実効的間隔をリソグラフィ技術の限界以上に狭く
することができるので、その分第１の電極の表面積を広
くすることができる。この点からも容量増大効果を得る
ことができる。従って、本発明によれば、従来より小さ
な面積でも必要な容量を確保することができるようにな
るので、半導体装置をより微細化、高集積化することが
可能となる。As described above, in the semiconductor device according to the present invention, the first electrode has the stack-type capacitance portion including the main portion and the drooping portion connected to the outer periphery of the main portion. According to the present invention, the effective surface area of the first electrode can be increased. Further, since the effective distance between the first electrodes can be reduced to be smaller than the limit of the lithography technique, the surface area of the first electrode can be increased accordingly. From this point, the effect of increasing the capacity can be obtained. Therefore, according to the present invention, the required capacitance can be ensured even in a smaller area than in the past, so that the semiconductor device can be further miniaturized and highly integrated.
【００２５】また、従来と同じ面積で、本発明を適用し
た場合には、より多くの電荷を蓄えることが可能となる
ので、外部からのノイズやα線等の影響を受けにくくな
り、また、電荷の保持時間も長くなるという効果があ
る。さらに、第１の電極（その２）１０を安定した状態
に保持したままで誘電体膜と第２の電極の形成工程を行
うことができるので、歩留りの低下を招くことなく容量
部の容量を増大させることができる。また、第１の電極
（その２）１０を下向きに形成したことにより、第１の
電極上を平坦に維持することが可能になり、容量部上を
走るビット線を平坦な状態に形成することが可能になる
ため、ビット線の長さを最短距離としてビット線に係る
容量増大を防止することができるとともに、そのステッ
プカバレッジを劣化させないようにして歩留りの低下を
抑えることができる。 Further, when the present invention is applied in the same area as the conventional one, it is possible to store more electric charges, so that it is less susceptible to external noise, α rays and the like. This has the effect of increasing the charge retention time. Further, the first electrode (part 2) 10 is in a stable state.
The formation process of the dielectric film and the second electrode is performed while maintaining the
Capacity without sacrificing yield
The capacity of the unit can be increased. Also, the first electrode
(Part 2) By forming 10 downward, the first
It is possible to keep the surface of the electrode flat,
Running bit lines can be made flat
For this reason, the length of the bit line
In addition to preventing the capacity from increasing,
Reduce yield by preventing degradation of coverage
Can be suppressed.
【図１】 本発明の第１の実施例を説明するための工程
断面図。FIG. 1 is a process cross-sectional view for explaining a first embodiment of the present invention.
【図２】 本発明の第１の実施例を説明するための工程
断面図。FIG. 2 is a process cross-sectional view for explaining the first embodiment of the present invention.
【図３】 本発明の第２の実施例を説明するための工程
断面図。FIG. 3 is a process cross-sectional view for explaining a second embodiment of the present invention.
【図４】 本発明の第３の実施例を説明するための断面
図。FIG. 4 is a sectional view for explaining a third embodiment of the present invention.
【図５】 従来例の工程断面図。FIG. 5 is a process sectional view of a conventional example.
１ ｐ型シリコン基板 ２ ｎ+ 拡散層 ３ ゲート絶縁膜 ４ ゲート電極 ５ フィールド酸化膜 ６ 第１の絶縁膜 ７ａ、７ｂ、７ｃ 第２の絶縁膜 ８ コンタクト孔 ９ 第１の電極（その１） ９ａ 多結晶シリコン膜 ９ｂ 第１の電極 １０ 第１の電極（その２） １０ａ 薄膜多結晶シリコン膜 １１ 誘電体膜 １２ 第２の電極 １３ 第３の絶縁膜 １３ａ 層間絶縁膜 １４ ディジット線 １５ 第４の絶縁膜 １６ シリカフィルムREFERENCE SIGNS LIST 1 p-type silicon substrate 2 n + diffusion layer 3 gate insulating film 4 gate electrode 5 field oxide film 6 first insulating film 7 a, 7 b, 7 c second insulating film 8 contact hole 9 first electrode (part 1) 9 a Polycrystalline silicon film 9b First electrode 10 First electrode (part 2) 10a Thin film polycrystalline silicon film 11 Dielectric film 12 Second electrode 13 Third insulating film 13a Interlayer insulating film 14 Digit line 15 Fourth Insulating film 16 Silica film
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−58559（ＪＰ，Ａ) 特開 平３−77365（ＪＰ，Ａ) 特開 平４−65871（ＪＰ，Ａ) 特開 平４−252064（ＪＰ，Ａ) 特開 平４−309260（ＪＰ，Ａ) 特開 平３−263371（ＪＰ，Ａ) 特開 平３−231458（ＪＰ，Ａ) 特開 平４−218954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108 ────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-4-58559 (JP, A) JP-A-3-77365 (JP, A) JP-A-4-65871 (JP, A) JP-A-4-65871 252064 (JP, A) JP-A-4-309260 (JP, A) JP-A-3-263371 (JP, A) JP-A-3-231458 (JP, A) JP-A-4-218954 (JP, A) (58) Field surveyed (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (4)
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板の表面領域内に形成されたソース・ドレイン領
域と、前記半導体基板上を覆う、上面平坦部と側面がほ
ぼ垂直な凹部とを有する層間絶縁膜と、前記層間絶縁膜
に形成されたコンタクト孔を介して前記ソース・ドレイ
ン領域のいずれか一方と接触している第１の電極と、前
記第１の電極の表面を覆う誘電体膜と、前記誘電体膜を
介して前記第１の電極と対向して設けられた第２の電極
と、を具備する半導体装置において、 前記第１の電極が、下端がソース・ドレイン領域のいず
れか一方と接触している垂直柱部分と、底面の一部が前
記垂直柱部分の上端に接続されている、前記層間絶縁膜
の前記上面平坦部上に延在する水平部分と、上端部が前
記水平部分の端面に接続され、内側側面が前記層間絶縁
膜の前記凹部の側面に接した垂下体部分と、から構成さ
れていることを特徴とする半導体装置。1. A semiconductor device comprising: a gate electrode formed on a semiconductor substrate via a gate insulating film; a source / drain region formed in a surface region of the semiconductor substrate on both sides of the gate electrode; Cover , flat top and side
An interlayer insulating film having a substantially vertical concave portion, a first electrode in contact with one of the source / drain regions via a contact hole formed in the interlayer insulating film, and the first electrode And a second electrode provided to face the first electrode with the dielectric film interposed therebetween, wherein the first electrode has a lower end. a vertical column portion provided in contact with either one of the source and drain regions, part of the bottom surface is connected to the upper end of the vertical column portion, the interlayer insulating film
A horizontal portion extending on the upper flat portion , and a drooping portion having an upper end connected to an end face of the horizontal portion and an inner side surface in contact with a side surface of the concave portion of the interlayer insulating film. A semiconductor device.
・ドレイン領域を有するＭＯＳトランジスタを形成する
工程と、前記半導体基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン領域のい
ずれか一方の領域の一部を露出させるコンタクト孔を形
成する工程と、前記コンタクト孔内を埋め前記層間絶縁
膜上に延在する第１の導電層を形成する工程と、前記第
１の導電層上にエッチングマスクを設けた後に第１の導
電層をパターニングして第１の電極の主要部を形成する
工程と、前記エッチングマスクをマスクとして前記層間
絶縁膜に異方性エッチングを施して前記第１の電極の主
要部の外周部に溝を形成する工程と、薄い第２の導電層
を形成しこれをエッチバックして前記溝の側壁部分に、
前記第１の電極の主要部に接続された第１の電極の垂下
体部を形成する工程と、前記第１の電極の表面に誘電体
膜を形成する工程と、前記誘電体膜を介して前記第１の
電極と対向する第２の電極を形成する工程と、を含む半
導体装置の製造方法。2. A step of forming a MOS transistor having a gate electrode and a source / drain region on a semiconductor substrate, a step of forming an interlayer insulating film on the semiconductor substrate, and forming the source / drain on the interlayer insulating film. Forming a contact hole exposing a part of one of the regions, forming a first conductive layer filling the contact hole and extending over the interlayer insulating film; Forming an etching mask on the conductive layer, patterning the first conductive layer to form a main part of the first electrode, and performing anisotropic etching on the interlayer insulating film using the etching mask as a mask. Forming a groove in the outer peripheral portion of the main portion of the first electrode, forming a thin second conductive layer, etching back the second conductive layer,
Forming a drooping portion of the first electrode connected to a main portion of the first electrode, forming a dielectric film on the surface of the first electrode, and via the dielectric film Forming a second electrode facing the first electrode.
・ドレイン領域を有するＭＯＳトランジスタを形成する
工程と、前記半導体基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン領域のい
ずれか一方の領域の一部を露出させるコンタクト孔を形
成する工程と、前記コンタクト孔内を埋め前記層間絶縁
膜上に延在する第１の導電層を形成する工程と、前記第
１の導電層上に薄い保護膜を形成する工程と、前記保護
膜上にエッチングマスクを設けた後に前記保護膜および
前記第１の導電層をパターニングして第１の電極の主要
部を形成する工程と、前記エッチングマスクをマスクと
して前記層間絶縁膜に異方性エッチングを施して前記第
１の電極の主要部の外周部に溝を形成する工程と、薄い
第２の導電層を形成しこれをエッチバックして前記溝の
側壁に、前記第１の電極の主要部に接続された第１の電
極の垂下体部を形成する工程と、前記第１の電極の表面
に誘電体膜を形成する工程と、前記誘電体膜を介して前
記第１の電極と対向する第２の電極を形成する工程と、
を含む半導体装置の製造方法。3. A step of forming a MOS transistor having a gate electrode and a source / drain region on a semiconductor substrate, a step of forming an interlayer insulating film on the semiconductor substrate, and forming the source / drain on the interlayer insulating film. Forming a contact hole exposing a part of one of the regions, forming a first conductive layer filling the contact hole and extending over the interlayer insulating film; Forming a thin protective film on the conductive layer, and forming an etching mask on the protective film and then patterning the protective film and the first conductive layer to form a main part of the first electrode Forming a groove in an outer peripheral portion of a main portion of the first electrode by performing anisotropic etching on the interlayer insulating film using the etching mask as a mask; and forming a thin second conductive layer. Forming a drooping portion of the first electrode connected to the main portion of the first electrode on the side wall of the groove by etching back the film; and forming a dielectric film on the surface of the first electrode. Forming a second electrode facing the first electrode via the dielectric film;
A method for manufacturing a semiconductor device including:
を平坦化するための工程を含んでいる請求項２または３
記載の半導体装置の製造方法。4. The method according to claim 2, wherein the step of forming the interlayer insulating film includes a step of planarizing the surface.
The manufacturing method of the semiconductor device described in the above.
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