JP3144491B2 - 直列コンデンサ昇圧回路 - Google Patents
直列コンデンサ昇圧回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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- H02M3/073—Charge pumps of the Schenkel-type
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Description
【発明の詳細な説明】 発明の技術分野 本発明はプラス又はマイナス電位を発生し、例えばフ
ラッシュEEPROM装置のアレイのプログラム及び消去電位
を発生するために使用される集積昇圧回路の設計に関す
る。
ラッシュEEPROM装置のアレイのプログラム及び消去電位
を発生するために使用される集積昇圧回路の設計に関す
る。
従来の技術 多くの集積回路において、通常供給電圧より高い電位
又は通常電源の逆極性の電位を発生することが望まれ
る。このような電位は、集積回路上に構成される昇圧回
路を用いて発生することができる。
又は通常電源の逆極性の電位を発生することが望まれ
る。このような電位は、集積回路上に構成される昇圧回
路を用いて発生することができる。
昇圧回路の１つの用途は、フラッシュEEPROM装置用の
プログラム及び消去電位の発生である。フラッシュEEPR
OM装置は12〜15ボルト電位をメモリセルのプログラム又
は消去に必要とする。チップ外部の高プログラム電位供
給源を用いてこのような電圧を提供している装置もあ
る。しかし最近では、標準５ボルト電源のみを使用し、
プログラム及び消去電位の発生には昇圧回路を用いる傾
向がある。このような電位はチップ上に高い絶対値電位
が発生するのを避けるために、昇圧回路を使用してマイ
ナス及びプラス電圧の両方を発生することにより得るこ
とができる。
プログラム及び消去電位の発生である。フラッシュEEPR
OM装置は12〜15ボルト電位をメモリセルのプログラム又
は消去に必要とする。チップ外部の高プログラム電位供
給源を用いてこのような電圧を提供している装置もあ
る。しかし最近では、標準５ボルト電源のみを使用し、
プログラム及び消去電位の発生には昇圧回路を用いる傾
向がある。このような電位はチップ上に高い絶対値電位
が発生するのを避けるために、昇圧回路を使用してマイ
ナス及びプラス電圧の両方を発生することにより得るこ
とができる。
昇圧回路に関する問題は、チップ上にコンデンサを必
要とすることである。一般にフラッシュEEPROM等の集積
回路上のコンデンサで比較的安価なタイプは、MOS装置
のソース及びドレインを互いに接続しコンデンサの１つ
の端子を提供し、その装置のゲートをコンデンサの第２
端子として使用する。このようなMOSコンデンサは“ア
クティブ”コンデンサの例であり、動作にはその装置の
閾値電圧を必要とする。従ってアクティブコンデンサを
使用する回路は、正常動作を保証するために、昇圧回路
動作中に適当にバイアスされる必要がある。
要とすることである。一般にフラッシュEEPROM等の集積
回路上のコンデンサで比較的安価なタイプは、MOS装置
のソース及びドレインを互いに接続しコンデンサの１つ
の端子を提供し、その装置のゲートをコンデンサの第２
端子として使用する。このようなMOSコンデンサは“ア
クティブ”コンデンサの例であり、動作にはその装置の
閾値電圧を必要とする。従ってアクティブコンデンサを
使用する回路は、正常動作を保証するために、昇圧回路
動作中に適当にバイアスされる必要がある。
集積回路上の昇圧回路に関する他の問題は、発生され
た高い電圧である。このような高電圧は、容量を生成す
るために使用されるアクティブ装置の降伏電位を越える
こともある。従って、昇圧回路は直列のコンデンサを用
いて開発された。直列コンデンサの分圧動作は、各直列
コンデンサの電位を減少する。これにより昇圧回路は、
コンデンサの破壊閾値に到達することなく高電圧を達成
できる。
た高い電圧である。このような高電圧は、容量を生成す
るために使用されるアクティブ装置の降伏電位を越える
こともある。従って、昇圧回路は直列のコンデンサを用
いて開発された。直列コンデンサの分圧動作は、各直列
コンデンサの電位を減少する。これにより昇圧回路は、
コンデンサの破壊閾値に到達することなく高電圧を達成
できる。
例えば、米国特許、No.5,008,799（発明者:Montalv
o）、及び米国特許、No.5,059,815（発明者:Bill et a
l.）は、直列コンデンサを用いた昇圧回路を開示してい
る。Bill et al.及びMontalvoによる特許は、本発明の
基盤を与え、そのような目的のために参照として導入さ
れている。
o）、及び米国特許、No.5,059,815（発明者:Bill et a
l.）は、直列コンデンサを用いた昇圧回路を開示してい
る。Bill et al.及びMontalvoによる特許は、本発明の
基盤を与え、そのような目的のために参照として導入さ
れている。
Bill et al.では、直列コンデンサがアクティブ並行
板コンデンサと直列の１つのアクティブ装置から構成さ
れている。直列のアクティブ装置は、プルアップ回路に
よりアクティブ状態にバイアスされる。並行板コンデン
サはバイアスする必要はない。しかし、並行板コンデン
サは、集積回路上に昇圧回路を設ける場合に望ましくな
い設計上の制限を与える。
板コンデンサと直列の１つのアクティブ装置から構成さ
れている。直列のアクティブ装置は、プルアップ回路に
よりアクティブ状態にバイアスされる。並行板コンデン
サはバイアスする必要はない。しかし、並行板コンデン
サは、集積回路上に昇圧回路を設ける場合に望ましくな
い設計上の制限を与える。
Montalvoの特許は、直列アクティブコンデンサを使用
することにより、チップ上の並行板コンデンサの使用を
避ける。Montalvoの特許では、直列の第２アクティブコ
ンデンサ（出力装置）が、単一昇圧回路内の合計３つの
アクティブコンデンサ用に、２つの“バックツーバック
（back−to−back）”装置を用いて設けられる。直列ア
クティブコンデンサの設計は、入出力装置の両方のコン
デンサが昇圧動作中に活性化し続けるのを保証するため
に、コンデンサ間の共通ノードで十分な電圧を維持し入
力装置を活性化する一方で、出力ノードに十分な電圧を
維持し出力装置を活性化しなければならないという難し
いバイアスの問題を生じる。バックツーバックコンデン
サを使用することにより、バックツーバックコンデンサ
間の差がどちらかの閾値以下となる短い過渡期間を除い
て、少なくとも１つのバックツーバックコンデンサが活
性化される。この過渡期間に、昇圧容量は非常に小さ
く、直列コンデンサの分圧効果は弱められる。
することにより、チップ上の並行板コンデンサの使用を
避ける。Montalvoの特許では、直列の第２アクティブコ
ンデンサ（出力装置）が、単一昇圧回路内の合計３つの
アクティブコンデンサ用に、２つの“バックツーバック
（back−to−back）”装置を用いて設けられる。直列ア
クティブコンデンサの設計は、入出力装置の両方のコン
デンサが昇圧動作中に活性化し続けるのを保証するため
に、コンデンサ間の共通ノードで十分な電圧を維持し入
力装置を活性化する一方で、出力ノードに十分な電圧を
維持し出力装置を活性化しなければならないという難し
いバイアスの問題を生じる。バックツーバックコンデン
サを使用することにより、バックツーバックコンデンサ
間の差がどちらかの閾値以下となる短い過渡期間を除い
て、少なくとも１つのバックツーバックコンデンサが活
性化される。この過渡期間に、昇圧容量は非常に小さ
く、直列コンデンサの分圧効果は弱められる。
従来装置の問題を克服し集積回路に適した直列コンデ
ンサ昇圧回路を提供することが望まれている。
ンサ昇圧回路を提供することが望まれている。
発明の概要 本発明は直列コンデンサを用いた昇圧装置を提供す
る。ダイナミックバイアス回路がコンデンサ間のノード
に接続され、これは昇圧クロックの過渡期の間の期間中
にその共通ノードを充電し、昇圧クロックの過渡期にア
クティブコンデンサを活性化し続ける。本発明によるダ
イナミックバイアス回路の使用により、Montalvoによる
ような“バックツーバック”アクティブコンデンサが必
要なくなる。又、直列コンデンサの分圧効果は、アクテ
ィブ装置を排他的に使用するダイナミック予備充電によ
り達成できる。
る。ダイナミックバイアス回路がコンデンサ間のノード
に接続され、これは昇圧クロックの過渡期の間の期間中
にその共通ノードを充電し、昇圧クロックの過渡期にア
クティブコンデンサを活性化し続ける。本発明によるダ
イナミックバイアス回路の使用により、Montalvoによる
ような“バックツーバック”アクティブコンデンサが必
要なくなる。又、直列コンデンサの分圧効果は、アクテ
ィブ装置を排他的に使用するダイナミック予備充電によ
り達成できる。
従って、本発明は直列の第１及び第２アクティブコン
デンサを具備し、それらの間に共通ノードを有する昇圧
装置として特徴づけられる。第２コンデンサの第２ノー
ドは昇圧回路内の特定ノードに接続され、このノードは
昇圧回路の出力トランジスタを駆動する。昇圧クロック
は第１アクティブコンデンサの第１端子に接続される。
電圧クランプが特定ノードに接続され、バイアス点を提
供する。ダイナミックバイアス回路が昇圧クロックの過
渡期の間の期間中に共通ノードに接続され、その共通ノ
ード及び特定ノードを充電し、昇圧クロックの過渡期の
期間中に第１及び第２アクティブコンデンサを活性化し
続ける。
デンサを具備し、それらの間に共通ノードを有する昇圧
装置として特徴づけられる。第２コンデンサの第２ノー
ドは昇圧回路内の特定ノードに接続され、このノードは
昇圧回路の出力トランジスタを駆動する。昇圧クロック
は第１アクティブコンデンサの第１端子に接続される。
電圧クランプが特定ノードに接続され、バイアス点を提
供する。ダイナミックバイアス回路が昇圧クロックの過
渡期の間の期間中に共通ノードに接続され、その共通ノ
ード及び特定ノードを充電し、昇圧クロックの過渡期の
期間中に第１及び第２アクティブコンデンサを活性化し
続ける。
第１実施例においては、第１及び第２アクティブコン
デンサはｎチャンネルMOS装置又はそれと同等装置、及
び昇圧クロックがローレベルのとき充電クロックに応答
して共通ノードをプルアップする昇圧回路を含むダイナ
ミックバイアス回路を具備し、この充電クロックは昇圧
クロックの過渡期と重ならない過渡期を有する。
デンサはｎチャンネルMOS装置又はそれと同等装置、及
び昇圧クロックがローレベルのとき充電クロックに応答
して共通ノードをプルアップする昇圧回路を含むダイナ
ミックバイアス回路を具備し、この充電クロックは昇圧
クロックの過渡期と重ならない過渡期を有する。
第１及び第２アクティブコンデンサがｐチャンネルMO
S装置又はそれと同等装置を具備している場合、ダイナ
ミックバイアス回路は昇圧クロックがハイレベルの期間
中に充電クロックに応答して共通ノードをプルダウンす
る予備充電回路を含む。ここで、昇圧回路は昇圧クロッ
クの過渡期と重ならない過渡期を有する。
S装置又はそれと同等装置を具備している場合、ダイナ
ミックバイアス回路は昇圧クロックがハイレベルの期間
中に充電クロックに応答して共通ノードをプルダウンす
る予備充電回路を含む。ここで、昇圧回路は昇圧クロッ
クの過渡期と重ならない過渡期を有する。
本発明の他の実施例によれば、複数の回路段を有する
昇圧回路が設けられる。少なくとも１つの回路段は前述
した構成の直列コンデンサを利用する。この実施例で
は、ゲートとドレインが互いに接続されたMOS装置のダ
イオード回路が提供され、その接続点は第２アクティブ
コンデンサの第２端子上の特定ノーノードに接続され、
その特定ノードで達成されたピーク電圧を装置の次の回
路段、または最終回路段へ送り、昇圧回路の出力とな
る。
昇圧回路が設けられる。少なくとも１つの回路段は前述
した構成の直列コンデンサを利用する。この実施例で
は、ゲートとドレインが互いに接続されたMOS装置のダ
イオード回路が提供され、その接続点は第２アクティブ
コンデンサの第２端子上の特定ノーノードに接続され、
その特定ノードで達成されたピーク電圧を装置の次の回
路段、または最終回路段へ送り、昇圧回路の出力とな
る。
従って本発明はMOS装置のみで構成され、高昇圧電圧
を単一集積回路上に発生できる昇圧回路を提供する。本
発明の他の効果及び特徴は図面、詳細な説明及びクレー
ムから明かとなる。
を単一集積回路上に発生できる昇圧回路を提供する。本
発明の他の効果及び特徴は図面、詳細な説明及びクレー
ムから明かとなる。
図面の簡単な説明 図１は本発明による直列コンデンサ昇圧回路の概略
図。
図。
図２は図１の昇圧回路内の信号のタイミング図。
図３はMOS装置と直列の標準的コンデンサを用いた本
発明による直列コンデンサ昇圧回路の概略図。
発明による直列コンデンサ昇圧回路の概略図。
図４はｐチャンネルをMOS装置を用いた本発明による
昇圧回路の概略図。
昇圧回路の概略図。
図５は図４の昇圧回路内で使用される信号のタイミン
グ図。
グ図。
図６は集積回路上に本発明に従って構成された昇圧回
路の概略図。
路の概略図。
図７は図６の昇圧回路の１回路段の概略図で、本発明
による予備充電回路及びプルアップ回路を示している。
による予備充電回路及びプルアップ回路を示している。
図８は本発明による予備充電回路の動作を示すタイミ
ング図。
ング図。
図９は本発明の他の実施例による予備充電回路を示す
昇圧回路の１回路段の概略図。
昇圧回路の１回路段の概略図。
図10は図６の昇圧回路の昇圧クロック及び充電クロッ
ク信号のタイミングを示すタイミング図。
ク信号のタイミングを示すタイミング図。
詳細な説明 本発明の好適実施例を図面を参照して説明する。
図１は本発明による直列コンデンサ昇圧回路の基本構
成を示す。この昇圧回路は、第1MOS装置100及び第2MOS
装置101を含み、これら装置は直列である。第1MOS装置1
00のソース及びドレインはクロック入力102に接続さ
れ、この入力は信号CLK0を受信する。MOS装置101のソー
ス及びドレインは共通ノード103に接続されている。MOS
装置101のゲートは昇圧回路内の特定ノード104に接続さ
れている。このノードは出力を駆動する。特定ノード10
4はダイオード接続のMOS装置105のゲート及びソースに
接続されている。装置105のドレインは昇圧回路のライ
ン106上の出力に接続されている。
成を示す。この昇圧回路は、第1MOS装置100及び第2MOS
装置101を含み、これら装置は直列である。第1MOS装置1
00のソース及びドレインはクロック入力102に接続さ
れ、この入力は信号CLK0を受信する。MOS装置101のソー
ス及びドレインは共通ノード103に接続されている。MOS
装置101のゲートは昇圧回路内の特定ノード104に接続さ
れている。このノードは出力を駆動する。特定ノード10
4はダイオード接続のMOS装置105のゲート及びソースに
接続されている。装置105のドレインは昇圧回路のライ
ン106上の出力に接続されている。
MOS装置100及び101は、各装置の閾値電圧により活性
化される。図１に示すようなｎチャンネル装置の場合、
閾値はゲートからソースに対してプラス１ボルト範囲の
値である。昇圧回路の通常動作に関して、装置100及び1
01は昇圧クロックCLK0の過渡期に活性化されなければな
らない。
化される。図１に示すようなｎチャンネル装置の場合、
閾値はゲートからソースに対してプラス１ボルト範囲の
値である。昇圧回路の通常動作に関して、装置100及び1
01は昇圧クロックCLK0の過渡期に活性化されなければな
らない。
ノード104はダイオード接続MOS装置107のクランプ回
路によりバイアスされる。MOS装置107のゲート及びソー
スは電源電圧ＶDDに接続されている。MOS装置107のドレ
インは特定ノード104に接続されている。
路によりバイアスされる。MOS装置107のゲート及びソー
スは電源電圧ＶDDに接続されている。MOS装置107のドレ
インは特定ノード104に接続されている。
共通ノード103はダイナミックバイアス回路によりバ
イアスされ、このバイアス回路は昇圧クロックCLK0の過
渡期の間の期間中に共通ノード103及び特定ノード104を
充電し、第１及び第2MOS装置100及び101を昇圧クロック
CLK0が過渡期に活性化し続ける。図１のダイナミック予
備充電回路は、MOS装置108から構成されるパスゲートに
より示されている。MOS装置108のソースは信号Ａを受信
するように接続され、そのドレインは共通ノード103に
接続され、そのゲートは充電クロックCLK1に接続されて
いる。
イアスされ、このバイアス回路は昇圧クロックCLK0の過
渡期の間の期間中に共通ノード103及び特定ノード104を
充電し、第１及び第2MOS装置100及び101を昇圧クロック
CLK0が過渡期に活性化し続ける。図１のダイナミック予
備充電回路は、MOS装置108から構成されるパスゲートに
より示されている。MOS装置108のソースは信号Ａを受信
するように接続され、そのドレインは共通ノード103に
接続され、そのゲートは充電クロックCLK1に接続されて
いる。
昇圧クロックCLK0、充電クロックCLK1、及び信号Ａを
図２に示す。期間110に示すように、昇圧クロックCLK0
がオンする前に、昇圧クロックはローレベルで、充電ク
ロックはハイレベル、及び信号Ａはローレベルである。
この結果、ノード103はＡのローレベル値（例えばグラ
ンド）にプルダウンされる。この期間110の間、クラン
プ回路107は特定ノード104でのバイアス点を約４ボルト
にする。これはアクティブコンデンサ101を活性化す
る。しかし、コンデンサ100は活性化されない。従っ
て、MOS装置100を活性化するために、信号Ａは点111で
ハイレベルになる。信号CLK1は点112でハイからローレ
ベルに変化する。この段階で、パスゲート108はオフに
なり、共通ノード103のプルアップを防止する。昇圧ク
ロックCLK0は点113でローからハイレベルに変化し、一
方充電クロックCLK1はローのままである。点114で、昇
圧クロックCLK0はハイからローレベルになる。図から判
るように、充電クロックCLK1はこの過渡期の点114でロ
ーのままである。点114での過渡期の後、充電クロックC
LK1は点115でローからハイになる。これはパスゲート10
8をオンにし、信号Ａがハイのままであるから、共通ノ
ード103を充電し始める。コンデンサ101が活性化されて
いるから、特定ノード104も共通ノード103と共に上昇す
る。昇圧クロックCLK0の次の点116の変化の前に、充電
クロックCLK1は点117でハイからローレベルに変化す
る。これはパスゲート108を昇圧クロックの過渡期の間
にオフにする。即ち、共通ノード103がMOS装置100を活
性化するのに十分なハイレベルに到達しない場合、この
ダイナミックバイアス回路はオフで、共通ノード103を
プルアップしてない。従って、MOS装置100は昇圧クロッ
クCLK0がハイからローへへ変化する前に活性化している
ことはない。MOS装置100がハイからローレベルへ変化す
る前に活性化すると、昇圧回路の動作は共通ノード103
及び特定ノード104を上方ではなく下方に駆動し、適切
な昇圧動作がｎチャンネル昇圧回路について行われな
い。又、下方昇圧動作は、昇圧回路を構成するために用
いられた装置を傷付けることがある。このため、充電ク
ロックCLK1はダイナミックバイアス回路を昇圧クロック
がローレベルのときにのみに共通ノード103を充電し、
それが昇圧クロックとは過渡期が重ならないよう制御す
ることが重要である。
図２に示す。期間110に示すように、昇圧クロックCLK0
がオンする前に、昇圧クロックはローレベルで、充電ク
ロックはハイレベル、及び信号Ａはローレベルである。
この結果、ノード103はＡのローレベル値（例えばグラ
ンド）にプルダウンされる。この期間110の間、クラン
プ回路107は特定ノード104でのバイアス点を約４ボルト
にする。これはアクティブコンデンサ101を活性化す
る。しかし、コンデンサ100は活性化されない。従っ
て、MOS装置100を活性化するために、信号Ａは点111で
ハイレベルになる。信号CLK1は点112でハイからローレ
ベルに変化する。この段階で、パスゲート108はオフに
なり、共通ノード103のプルアップを防止する。昇圧ク
ロックCLK0は点113でローからハイレベルに変化し、一
方充電クロックCLK1はローのままである。点114で、昇
圧クロックCLK0はハイからローレベルになる。図から判
るように、充電クロックCLK1はこの過渡期の点114でロ
ーのままである。点114での過渡期の後、充電クロックC
LK1は点115でローからハイになる。これはパスゲート10
8をオンにし、信号Ａがハイのままであるから、共通ノ
ード103を充電し始める。コンデンサ101が活性化されて
いるから、特定ノード104も共通ノード103と共に上昇す
る。昇圧クロックCLK0の次の点116の変化の前に、充電
クロックCLK1は点117でハイからローレベルに変化す
る。これはパスゲート108を昇圧クロックの過渡期の間
にオフにする。即ち、共通ノード103がMOS装置100を活
性化するのに十分なハイレベルに到達しない場合、この
ダイナミックバイアス回路はオフで、共通ノード103を
プルアップしてない。従って、MOS装置100は昇圧クロッ
クCLK0がハイからローへへ変化する前に活性化している
ことはない。MOS装置100がハイからローレベルへ変化す
る前に活性化すると、昇圧回路の動作は共通ノード103
及び特定ノード104を上方ではなく下方に駆動し、適切
な昇圧動作がｎチャンネル昇圧回路について行われな
い。又、下方昇圧動作は、昇圧回路を構成するために用
いられた装置を傷付けることがある。このため、充電ク
ロックCLK1はダイナミックバイアス回路を昇圧クロック
がローレベルのときにのみに共通ノード103を充電し、
それが昇圧クロックとは過渡期が重ならないよう制御す
ることが重要である。
図３は本発明による昇圧回路の他の実施例を示す。図
１と共通の構成要素は、同一参照符号が付されている。
図３は図１の第２アクティブコンデンサ101の代わり
に、並行板コンデンサ120が用いられていることのみが
異なる。図２のタイミング図は図３にも当てはまる。図
３は図１と同様に動作する。
１と共通の構成要素は、同一参照符号が付されている。
図３は図１の第２アクティブコンデンサ101の代わり
に、並行板コンデンサ120が用いられていることのみが
異なる。図２のタイミング図は図３にも当てはまる。図
３は図１と同様に動作する。
図４はｎチャンネル装置ではなく、ｐチャンネル装置
を用いて構成した本発明による直列コンデンサ昇圧回路
を示す。図４の昇圧回路は第１アクティブコンデンサ15
0及び第２アクティブコンデンサ151を直列に有してい
る。従って図４の昇圧回路は第１アクティブコンデンサ
150及びそれに直列の第２アクティブコンデンサ151を含
む。アクティブコンデンサ150のソース及びドレイン
は、ライン152上の昇圧クロックCLKAに接続されてい
る。装置150のゲートは共通ノード153に接続されてい
る。装置151のゲートは特定ノード154に接続され、この
ノードは装置の出力を駆動する。ノード154はダイオー
ド接続のトランジスタ155のゲート及びソースに接続さ
れている。トランジスタ155のドレインはライン156上の
出力に接続されている。
を用いて構成した本発明による直列コンデンサ昇圧回路
を示す。図４の昇圧回路は第１アクティブコンデンサ15
0及び第２アクティブコンデンサ151を直列に有してい
る。従って図４の昇圧回路は第１アクティブコンデンサ
150及びそれに直列の第２アクティブコンデンサ151を含
む。アクティブコンデンサ150のソース及びドレイン
は、ライン152上の昇圧クロックCLKAに接続されてい
る。装置150のゲートは共通ノード153に接続されてい
る。装置151のゲートは特定ノード154に接続され、この
ノードは装置の出力を駆動する。ノード154はダイオー
ド接続のトランジスタ155のゲート及びソースに接続さ
れている。トランジスタ155のドレインはライン156上の
出力に接続されている。
特定ノード154はダイオード接続トランジスタ157によ
りバイアスされ、このトランジスタのゲート及びソース
は接地され、ドレインは特定ノード154に接続されてい
る。ダイナミック予備充電回路は共通ノード153に接続
されている。ダイナミック予備充電回路はパスゲートト
ランジスタ158により示され、このトランジスタのドレ
インは共通ノード153に接続され、ソースは制御信号Ｂ
に結合され、ゲートは充電クロックCLK3に結合されてい
る。
りバイアスされ、このトランジスタのゲート及びソース
は接地され、ドレインは特定ノード154に接続されてい
る。ダイナミック予備充電回路は共通ノード153に接続
されている。ダイナミック予備充電回路はパスゲートト
ランジスタ158により示され、このトランジスタのドレ
インは共通ノード153に接続され、ソースは制御信号Ｂ
に結合され、ゲートは充電クロックCLK3に結合されてい
る。
図５は図４の昇圧回路に関する信号CLK2、CLK3、及び
Ｂのタイミング図である。これから判るように、極性が
反対であることを除き、図２と同様な波形である。ダイ
ナミック予備充電回路は共通ノード153をハイ状態に初
期化し、昇圧クロックCLK2がハイレベルの期間に共通ノ
ード153をプルダウンする。充電クロックCLK3の過渡期
は昇圧クロックCLK2の過渡期に重ならない。
Ｂのタイミング図である。これから判るように、極性が
反対であることを除き、図２と同様な波形である。ダイ
ナミック予備充電回路は共通ノード153をハイ状態に初
期化し、昇圧クロックCLK2がハイレベルの期間に共通ノ
ード153をプルダウンする。充電クロックCLK3の過渡期
は昇圧クロックCLK2の過渡期に重ならない。
図６はフラッシュEEPROM内に用いられる電源レギュレ
ータを有する本発明による基本的プラス電圧発生器を示
す。この電圧発生器は電源レギュレータ10を含み、この
レギュレータは５ボルト電源ＶDDに接続されている。こ
の５ボルト電源は５±0.5ボルトに制限されている。こ
の回路は又、昇圧クロック駆動回路11、第１段複合昇圧
回路12（昇圧回路Ａ）、及び第２段複合昇圧回路（昇圧
回路Ｂ）を含んでいる。昇圧回路Ｂは本発明の１実施例
を詳述するためにトランジスタ形態で示されている。昇
圧回路Ａも同一または同様な回路設計となる。図には
又、内部予備充電回路14及び内部プルアップ（即ちクラ
ンプ）回路15が示されており、これらは昇圧回路Ｂを参
照して判るように昇圧回路上のラベル付けされたノード
に接続されている。昇圧回路出力のプラスプログラム電
圧はライン16及び17に各々供給され、トランジスタ18及
びダイオード19により構成される電圧出力ドライバに接
続されている。
ータを有する本発明による基本的プラス電圧発生器を示
す。この電圧発生器は電源レギュレータ10を含み、この
レギュレータは５ボルト電源ＶDDに接続されている。こ
の５ボルト電源は５±0.5ボルトに制限されている。こ
の回路は又、昇圧クロック駆動回路11、第１段複合昇圧
回路12（昇圧回路Ａ）、及び第２段複合昇圧回路（昇圧
回路Ｂ）を含んでいる。昇圧回路Ｂは本発明の１実施例
を詳述するためにトランジスタ形態で示されている。昇
圧回路Ａも同一または同様な回路設計となる。図には
又、内部予備充電回路14及び内部プルアップ（即ちクラ
ンプ）回路15が示されており、これらは昇圧回路Ｂを参
照して判るように昇圧回路上のラベル付けされたノード
に接続されている。昇圧回路出力のプラスプログラム電
圧はライン16及び17に各々供給され、トランジスタ18及
びダイオード19により構成される電圧出力ドライバに接
続されている。
電源レギュレータ10は制限された電源電圧ＶDR1及び
ＶDR2を提供する。これら制限された電源電圧はライン2
0を介して昇圧クロック回路11、昇圧回路Ａ、及び昇圧
回路Ｂに供給される。昇圧回路Ａは電源電圧ＶDR1によ
り駆動され、一方昇圧回路Ｂは電源電圧ＶDR2により駆
動される。
ＶDR2を提供する。これら制限された電源電圧はライン2
0を介して昇圧クロック回路11、昇圧回路Ａ、及び昇圧
回路Ｂに供給される。昇圧回路Ａは電源電圧ＶDR1によ
り駆動され、一方昇圧回路Ｂは電源電圧ＶDR2により駆
動される。
昇圧クロック回路11はP1A〜P4Aとラベル付けされた昇
圧クロックをライン21上に、P1B〜P4Bの昇圧クロックを
ライン22上に発生する。クロック信号P1B〜P4Bは図示す
るように昇圧回路Ｂ内に接続されている。
圧クロックをライン21上に、P1B〜P4Bの昇圧クロックを
ライン22上に発生する。クロック信号P1B〜P4Bは図示す
るように昇圧回路Ｂ内に接続されている。
出力ダイオード19はｎタイプ埋め込み拡散領域をライ
ン17（ｐウェル内に形成されたｎタイプ埋め込み拡散領
域）に結合することにより形成される。ｐウェルは接地
されている。ｎタイプ埋め込み拡散領域及びｐウェルの
間の接合は出力ダイオード19を形成し、これは約７ボル
トの降伏電圧である。この例で出力トランジスタ18の幅
は200ミクロン、長さは1.2ミクロンである。
ン17（ｐウェル内に形成されたｎタイプ埋め込み拡散領
域）に結合することにより形成される。ｐウェルは接地
されている。ｎタイプ埋め込み拡散領域及びｐウェルの
間の接合は出力ダイオード19を形成し、これは約７ボル
トの降伏電圧である。この例で出力トランジスタ18の幅
は200ミクロン、長さは1.2ミクロンである。
昇圧回路Ｂはライン９上の参照電源入力として制限さ
れた電源電圧ＶDR2をノード30で受信する。ノード30は
トランジスタ31のソース及びトランジスタ32のソースに
接続されている。トランジスタ31のゲートはノード33に
接続されている。トランジスタ31のドレインはノード34
に接続されている。トランジスタ32のゲートはノード34
に接続され、トランジスタ32のドレインはノード33に接
続されている。トランジスタ35から構成されるMOSコン
デンサのゲートはノード34に接続され、ソース及びドレ
インはクロック入力P4Bに接続されている。トランジス
タ36により構成されるMOSコンデンサのゲートはノード3
3に接続され、ソース及びドレインはクロック入力P1Bに
接続されている。
れた電源電圧ＶDR2をノード30で受信する。ノード30は
トランジスタ31のソース及びトランジスタ32のソースに
接続されている。トランジスタ31のゲートはノード33に
接続されている。トランジスタ31のドレインはノード34
に接続されている。トランジスタ32のゲートはノード34
に接続され、トランジスタ32のドレインはノード33に接
続されている。トランジスタ35から構成されるMOSコン
デンサのゲートはノード34に接続され、ソース及びドレ
インはクロック入力P4Bに接続されている。トランジス
タ36により構成されるMOSコンデンサのゲートはノード3
3に接続され、ソース及びドレインはクロック入力P1Bに
接続されている。
トランジスタ37及び38のソースはノード33に接続され
ている。トランジスタ37のゲート及びトランジスタ38の
ドレインはノード39に接続されている。トランジスタ38
のゲート及びトランジスタ37のドレインはノード40に接
続されている。トランジスタ41により構成されるMOSコ
ンデンサのゲートはノード40に接続され、ソース及びド
レインはクロック入力P2Bに接続されている。又、ノー
ド33はトランジスタ42のゲート及びソースに接続されて
いる。トランジスタ42のドレインはノード39に接続され
ている。ノード39は又、トランジスタ43及び44により構
成される直列MOSコンデンサに接続されている。トラン
ジスタ43のゲートはノード39に接続され、ソース及びド
レインはノード45に接続されている。トランジスタ44の
ゲートはノード45に接続され、ソース及びドレインはク
ロック入力P3Bに接続されている。
ている。トランジスタ37のゲート及びトランジスタ38の
ドレインはノード39に接続されている。トランジスタ38
のゲート及びトランジスタ37のドレインはノード40に接
続されている。トランジスタ41により構成されるMOSコ
ンデンサのゲートはノード40に接続され、ソース及びド
レインはクロック入力P2Bに接続されている。又、ノー
ド33はトランジスタ42のゲート及びソースに接続されて
いる。トランジスタ42のドレインはノード39に接続され
ている。ノード39は又、トランジスタ43及び44により構
成される直列MOSコンデンサに接続されている。トラン
ジスタ43のゲートはノード39に接続され、ソース及びド
レインはノード45に接続されている。トランジスタ44の
ゲートはノード45に接続され、ソース及びドレインはク
ロック入力P3Bに接続されている。
又、ノード39はトランジスタ46のゲート及びソース、
及びトランジスタ47及び48のソースに接続されている。
トランジスタ47のゲート及びトランジスタ47のドレイン
はノード50に接続されている。又、トランジスタ46のド
レインはノード49に接続されている。ノード50はトラン
ジスタ51及び52により構成される直列MOSコンデンサに
接続されている。トランジスタ51のゲートはノード50に
接続されている。トランジスタ52のゲートはノード53に
接続されている。トランジスタ52のソース及びドレイン
はクロック入力P4Bに接続されている。ノード49はトラ
ンジスタ54及び55により構成される直列MOSコンデンサ
に接続されている。トランジスタ54のゲートはノード49
に接続され、そのソース及びドレインはノード56に接続
されている。トランジスタ55のゲートはノード56に接続
され、ソース及びドレインはノード56に接続されてい
る。トランジスタ55のゲートはノード56に接続され、ソ
ース及びドレインはクロック入力P1Bに接続されてい
る。
及びトランジスタ47及び48のソースに接続されている。
トランジスタ47のゲート及びトランジスタ47のドレイン
はノード50に接続されている。又、トランジスタ46のド
レインはノード49に接続されている。ノード50はトラン
ジスタ51及び52により構成される直列MOSコンデンサに
接続されている。トランジスタ51のゲートはノード50に
接続されている。トランジスタ52のゲートはノード53に
接続されている。トランジスタ52のソース及びドレイン
はクロック入力P4Bに接続されている。ノード49はトラ
ンジスタ54及び55により構成される直列MOSコンデンサ
に接続されている。トランジスタ54のゲートはノード49
に接続され、そのソース及びドレインはノード56に接続
されている。トランジスタ55のゲートはノード56に接続
され、ソース及びドレインはノード56に接続されてい
る。トランジスタ55のゲートはノード56に接続され、ソ
ース及びドレインはクロック入力P1Bに接続されてい
る。
ノード49は又、トランジスタ57のゲート及びソースに
接続されている。トランジスタ57のドレインは昇圧回路
Ｂの出力としてライン17を駆動する。
接続されている。トランジスタ57のドレインは昇圧回路
Ｂの出力としてライン17を駆動する。
この実施例で、トランジスタ35、41、51及び52は本来
のｎチャンネル装置で、その幅は50ミクロン、長さは15
ミクロンである。トランジスタ31、37及び47は本来のｎ
チャンネル装置で、その幅は20ミクロン、長さは1.2ミ
クロンである。トランジスタ32、38、48、42、及び46は
本来のｎチャンネル装置で、その幅は100ミクロン、長
さは1.2ミクロンである。トランジスタ36、43、54、4
4、及び55は本来のｎチャンネル装置で、その幅は300ミ
クロン、長さは100ミクロンである。出力トランジスタ5
7は本来のｎチャンネルトランジスタで、その幅は200ミ
クロン、長さは1.2ミクロンである。“本来の"nチャン
ネル装置はチャンネル領域内に、“通常の"nチャンネル
装置内の基板のレベルに対してｐタイプドーピングを増
加するために用いられるエンハンスメントドーピング
（enhancement doping）を持っていない。
のｎチャンネル装置で、その幅は50ミクロン、長さは15
ミクロンである。トランジスタ31、37及び47は本来のｎ
チャンネル装置で、その幅は20ミクロン、長さは1.2ミ
クロンである。トランジスタ32、38、48、42、及び46は
本来のｎチャンネル装置で、その幅は100ミクロン、長
さは1.2ミクロンである。トランジスタ36、43、54、4
4、及び55は本来のｎチャンネル装置で、その幅は300ミ
クロン、長さは100ミクロンである。出力トランジスタ5
7は本来のｎチャンネルトランジスタで、その幅は200ミ
クロン、長さは1.2ミクロンである。“本来の"nチャン
ネル装置はチャンネル領域内に、“通常の"nチャンネル
装置内の基板のレベルに対してｐタイプドーピングを増
加するために用いられるエンハンスメントドーピング
（enhancement doping）を持っていない。
前述したように、昇圧回路Ｂ内にはプルアップ回路が
あり、昇圧回路Ａ内には同様なプルアップ回路があり、
これらはノード34、33、39、40、49、及び50に接続され
ている。プルアップが接続されたノードは図６では、N
1、N11、N2、N12、N3、及びN13とラベル付けされてい
る。各プルアップはクランプトランジスタにより構成さ
れ、このクランプトランジスタのゲート及びドレインは
電源電圧ＶDDに接続され、ソースはプルアップされたノ
ードに接続されている。この例ではこれらトランジスタ
の大きさは、幅４ミクロン、長さ1.2ミクロンである。
あり、昇圧回路Ａ内には同様なプルアップ回路があり、
これらはノード34、33、39、40、49、及び50に接続され
ている。プルアップが接続されたノードは図６では、N
1、N11、N2、N12、N3、及びN13とラベル付けされてい
る。各プルアップはクランプトランジスタにより構成さ
れ、このクランプトランジスタのゲート及びドレインは
電源電圧ＶDDに接続され、ソースはプルアップされたノ
ードに接続されている。この例ではこれらトランジスタ
の大きさは、幅４ミクロン、長さ1.2ミクロンである。
又、予備充電回は直列MOSコンデンサのノード53、45
及び56（INT1、INT2、INT3）に接続されている。予備充
電回路は図７又は図９の構造をとることができる。
及び56（INT1、INT2、INT3）に接続されている。予備充
電回路は図７又は図９の構造をとることができる。
図７のように、直列の２つのMOSコンデンサ60及び61
を含む。これらのコンデンサは例えば図６のトランジス
タ54及び55で構成されるコンデンサに対応する。予備充
電回路は図のようにノード62に接続される。予備充電回
路は第１トランジスタ63及びそれと直列の第２トランジ
スタ64を含む。第１トランジスタのドレインはダイオー
ド接続のトランジスタ65及び66を介して電源電圧に接続
されている。トランジスタ63のソースはノード62及びト
ランジスタ64のドレインに接続されている。ノード62は
図６のノード56（INT3）に対応する。トランジスタ64の
ソースは接地されている。トランジスタ63のゲートはCL
KBとラベル付けされた信号に結合され、この信号はクロ
ック信号である。トランジスタ64のゲートはDISCとラベ
ル付けされた放電信号に結合されている。
を含む。これらのコンデンサは例えば図６のトランジス
タ54及び55で構成されるコンデンサに対応する。予備充
電回路は図のようにノード62に接続される。予備充電回
路は第１トランジスタ63及びそれと直列の第２トランジ
スタ64を含む。第１トランジスタのドレインはダイオー
ド接続のトランジスタ65及び66を介して電源電圧に接続
されている。トランジスタ63のソースはノード62及びト
ランジスタ64のドレインに接続されている。ノード62は
図６のノード56（INT3）に対応する。トランジスタ64の
ソースは接地されている。トランジスタ63のゲートはCL
KBとラベル付けされた信号に結合され、この信号はクロ
ック信号である。トランジスタ64のゲートはDISCとラベ
ル付けされた放電信号に結合されている。
プルアップトランジスタ67はMOSコンデンサ61のゲー
トに接続されている。従ってMOSコンデンサ61のゲート
はノード68に接続され、ノード68はそれに接続されたト
ランジスタ67に基ずくプルアップ回路を有する。ノード
68は図６のノード49（N3）に対応するといえる。
トに接続されている。従ってMOSコンデンサ61のゲート
はノード68に接続され、ノード68はそれに接続されたト
ランジスタ67に基ずくプルアップ回路を有する。ノード
68は図６のノード49（N3）に対応するといえる。
図８を参照して予備充電回路の動作を説明する。特
に、信号DISCは初期状態では80で示すようにハイレベル
である。DISCがハイレベルのとき、トランジスタ64はノ
ード62を81に示すように通常は０ボルトに近い接地状態
に保つ。プルアップ回路67は82に示すように約４ボルト
のバイアスポイント以下にならないようにする。回路が
イネーブル（enable）となったとき、DISC信号は点83の
ローレベルに落ちる。図７のMOSコンデンサ60に接続さ
れたクロック信号CLKAは図示されるように直列コンデン
サにクロック供給を始める。ノード62がローレベルのと
き、MOSコンデンサ60がオフである。従って84でのCLKA
の最初の立ち下がりエッジはノード62又はノード68に実
質的な影響を与えない。CLKAが点84で下がり、85で示す
短い間隔の後、CLKBは86で上昇する。同様に、CLKAが88
で上昇する少し前にCLKBは87で下がる。CLKBが上昇し、
CLKAがローレベルのとき、ノード62は89に示すようにト
ランジスタ63を介して充電し始める。又、ノード68はノ
ード62に従う。なぜなら、コンデンサ61は常にオンだか
らである。第２サイクル中に、CLKBが下がり、CLKAがハ
イレベルのとき、ノード62はコンデンサ60をオンにする
程のハイレベルではない。従って昇圧動作はここではな
い。CLKBの次のサイクルの期間中、ノード62は90に示す
ように更に上昇し、ノード68がそれに従う。91で、MOS
コンデンサ60をオンさせるに十分なハイレベルに到達す
る。この点で、CLKAが上昇したとき、昇圧動作が発生
し、92に示すようにCLKAの上昇にともないノード62を上
方に駆動する。CLKAが93で降下したとき、94に示すよう
にノード62は落ちる。CLKBが95に示すように上昇したと
き、ノード62は96に示すように充電され、MOSコンデン
サ60が昇圧動作を行い続けるに十分なレベルを維持す
る。
に、信号DISCは初期状態では80で示すようにハイレベル
である。DISCがハイレベルのとき、トランジスタ64はノ
ード62を81に示すように通常は０ボルトに近い接地状態
に保つ。プルアップ回路67は82に示すように約４ボルト
のバイアスポイント以下にならないようにする。回路が
イネーブル（enable）となったとき、DISC信号は点83の
ローレベルに落ちる。図７のMOSコンデンサ60に接続さ
れたクロック信号CLKAは図示されるように直列コンデン
サにクロック供給を始める。ノード62がローレベルのと
き、MOSコンデンサ60がオフである。従って84でのCLKA
の最初の立ち下がりエッジはノード62又はノード68に実
質的な影響を与えない。CLKAが点84で下がり、85で示す
短い間隔の後、CLKBは86で上昇する。同様に、CLKAが88
で上昇する少し前にCLKBは87で下がる。CLKBが上昇し、
CLKAがローレベルのとき、ノード62は89に示すようにト
ランジスタ63を介して充電し始める。又、ノード68はノ
ード62に従う。なぜなら、コンデンサ61は常にオンだか
らである。第２サイクル中に、CLKBが下がり、CLKAがハ
イレベルのとき、ノード62はコンデンサ60をオンにする
程のハイレベルではない。従って昇圧動作はここではな
い。CLKBの次のサイクルの期間中、ノード62は90に示す
ように更に上昇し、ノード68がそれに従う。91で、MOS
コンデンサ60をオンさせるに十分なハイレベルに到達す
る。この点で、CLKAが上昇したとき、昇圧動作が発生
し、92に示すようにCLKAの上昇にともないノード62を上
方に駆動する。CLKAが93で降下したとき、94に示すよう
にノード62は落ちる。CLKBが95に示すように上昇したと
き、ノード62は96に示すように充電され、MOSコンデン
サ60が昇圧動作を行い続けるに十分なレベルを維持す
る。
この動作は又、ノード62及びノード68の間の差を十分
高く維持し、昇圧クロックCLKAの過渡期の期間中にMOS
コンデンサ61は活性化し続ける。
高く維持し、昇圧クロックCLKAの過渡期の期間中にMOS
コンデンサ61は活性化し続ける。
図９は図６の昇圧回路用の他の予備充電回路を示す。
図９は図７と同様な要素を有し、同一要素には同様な参
照符号が用いられている。予備充電回路がトランジスタ
70及びインバータ71から構成されている点が異なる。こ
の実施例では、トランジスタ70のドレインはノード62に
接続され、そのゲートは信号CLKBに結合され、そのソー
スはインバータ71の出力に接続されている。この回路は
図７と実質的に同様に動作するが、信号CLKBはこの回路
がノード62をプルダウンするよう作用していないときハ
イレベルでなければならないことが相違点である。
図９は図７と同様な要素を有し、同一要素には同様な参
照符号が用いられている。予備充電回路がトランジスタ
70及びインバータ71から構成されている点が異なる。こ
の実施例では、トランジスタ70のドレインはノード62に
接続され、そのゲートは信号CLKBに結合され、そのソー
スはインバータ71の出力に接続されている。この回路は
図７と実質的に同様に動作するが、信号CLKBはこの回路
がノード62をプルダウンするよう作用していないときハ
イレベルでなければならないことが相違点である。
前述したように、クロック信号CLKA及びCLKBは図７及
び図９の実施例においては重ならない。もし重なると、
信号CLKAがハイレベルになったときに上位トランジスタ
60はオンすることがあり、その結果、CLKAの次の降下エ
ッジでマイナス方向の昇圧が生じることになる。この場
合、この回路でコンデンサとして使用されているｎチャ
ンネル装置にダメージを与えることがある。又、重なる
クロックが使用されると、CLKAは共通ノード62がハイレ
ベルのとき、プラスの昇圧についてＶSSからスタートす
るように制御されなければならない。これはマイナス方
向の昇圧についても同様にいえる。
び図９の実施例においては重ならない。もし重なると、
信号CLKAがハイレベルになったときに上位トランジスタ
60はオンすることがあり、その結果、CLKAの次の降下エ
ッジでマイナス方向の昇圧が生じることになる。この場
合、この回路でコンデンサとして使用されているｎチャ
ンネル装置にダメージを与えることがある。又、重なる
クロックが使用されると、CLKAは共通ノード62がハイレ
ベルのとき、プラスの昇圧についてＶSSからスタートす
るように制御されなければならない。これはマイナス方
向の昇圧についても同様にいえる。
最後に、図10は図６の昇圧回路に用いられるクロック
信号のタイミング図を示す。
信号のタイミング図を示す。
図10のタイミング図は信号P1B〜P4Bを含み、これらの
信号は図６の昇圧回路13内の昇圧クロックノードに接続
されている。又、対応する直列コンデンサ昇圧部ついて
の充電クロックが示されている。特に、図６のノードIN
T1 53についての充電クロックは図10ではC4Bとラベル
付けされている。図10ではノードINT2 45についての充
電クロックCB3が示されている。ノードINT3 56につい
ての充電クロックC1Bが図10に示されている。図10の信
号Ａは図１の信号Ａに対応し、これは本質的に図７及び
図９のDISCの逆位相信号である。
信号は図６の昇圧回路13内の昇圧クロックノードに接続
されている。又、対応する直列コンデンサ昇圧部ついて
の充電クロックが示されている。特に、図６のノードIN
T1 53についての充電クロックは図10ではC4Bとラベル
付けされている。図10ではノードINT2 45についての充
電クロックCB3が示されている。ノードINT3 56につい
ての充電クロックC1Bが図10に示されている。図10の信
号Ａは図１の信号Ａに対応し、これは本質的に図７及び
図９のDISCの逆位相信号である。
充電クロックC1B、C3B、及びC4Bは図６の４フェーズ
昇圧回路で容易に発生するのが判る。なぜなら、充電ク
ロックC4Bは初期状態を除き基本的に昇圧クロックP1Bと
同一であるからである。同様に、充電クロックC3Bは初
期状態を除き昇圧クロックC2Bを同一で、充電クロックC
1Bは初期状態を除き昇圧クロックC4Bと同一である。
昇圧回路で容易に発生するのが判る。なぜなら、充電ク
ロックC4Bは初期状態を除き基本的に昇圧クロックP1Bと
同一であるからである。同様に、充電クロックC3Bは初
期状態を除き昇圧クロックC2Bを同一で、充電クロックC
1Bは初期状態を除き昇圧クロックC4Bと同一である。
以上のように、本発明はｎチャンネル又はＰチャンネ
ルMOS装置のトランジスタによる直列アクティブコンデ
ンサを用いて集積昇圧回路を構成する技術を提供し、こ
の昇圧回路は装置に用いられたコンデンサを破壊するこ
となく、高昇圧電圧を提供する。又、MOS装置のみを用
いて昇圧回路を構成することにより、回路の生産性は大
幅に向上し、昇圧回路を用いる集積回路のコストを下げ
る。
ルMOS装置のトランジスタによる直列アクティブコンデ
ンサを用いて集積昇圧回路を構成する技術を提供し、こ
の昇圧回路は装置に用いられたコンデンサを破壊するこ
となく、高昇圧電圧を提供する。又、MOS装置のみを用
いて昇圧回路を構成することにより、回路の生産性は大
幅に向上し、昇圧回路を用いる集積回路のコストを下げ
る。
本発明の好適実施例の説明は、発明を説明することを
目的とする。発明をここで説明したような回路に限定す
る意図はない。当業者は本発明対して修正、変更ができ
るものである。本発明は特許請求の範囲に示された範囲
に定義される。
目的とする。発明をここで説明したような回路に限定す
る意図はない。当業者は本発明対して修正、変更ができ
るものである。本発明は特許請求の範囲に示された範囲
に定義される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リ、 イ−ロン 台湾、イーラン・シィアン、トゥーチュ ン キム−メイン・ロード ナンバー 437 (72)発明者 副島 康太 神奈川県川崎市中原区上小田中 300 ビー−206 (72)発明者 ワン、レイ−リン アメリカ合衆国、カリフォルニア州 95035、ミルピタス、オロビル・ロード 520 (56)参考文献 特開 昭64−64554（ＪＰ，Ａ) 実開 平４−111285（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/07
Claims (22)
- 【請求項１】第１端子及び第２端子を有し、閾値電圧に
より活性化される第１アクティブコンデンサと、 前記第１アクティブコンデンサと直列に接続され、前記
第１アクティブコンデンサの前記第２端子と共に共通ノ
ードに接続される第１端子、及び特定ノードに接続され
る第２端子を有する第２コンデンサと、 前記第１アクティブコンデンサの前記第１端子に接続さ
れる昇圧クロック入力と、 前記特定ノードに接続され、バイアス点を提供する電圧
クランプ、及び 前記共通ノードに接続され、前記共通ノード及び前記特
定ノードを、前記昇圧クロックの過渡期の間の期間中に
充電し、前記第１アクティブコンデンサを前記昇圧クロ
ックの過渡期に活性化し続けるダイナミックバイアス回
路、 を具備することを特徴とする昇圧装置。 - 【請求項２】前記第２コンデンサは第２アクティブコン
デンサからなり、この第２アクティブコンデンサは活性
化するための閾値だけ前記共通ノードよリ高い電圧をそ
の第２端子に必要とし、前記バイアス点は、前記昇圧ク
ロックの過渡期に前記共通ノードで到達されたピーク電
圧と前記閾値との加算値よリ高いことを特徴とする請求
項１記載の昇圧装置。 - 【請求項３】前記第１及び第２アクティブコンデンサは
ｎチャンネルMOS装置からなることを特徴とする請求項
２記載の昇圧装置。 - 【請求項４】前記第２コンデンサは第２アクティブコン
デンサからなり、この第２アクティブコンデンサは活性
化するための閾値だけ前記共通ノードより低い電圧をそ
の第２端子に必要とし、前記バイアス点は、前記昇圧ク
ロックの過渡期の期間に前記共通ノードで到達された最
も低い電圧よリ更に前記閾値だけ低い電圧より低いこと
を特徴とする請求項１記載の昇圧装置。 - 【請求項５】前記第１及び第２アクティブコンデンサは
ｐチャンネルMOS装置からなることを特徴とする請求項
４記載の昇圧装置。 - 【請求項６】前記第１アクティブコンデンサはｎチャン
ネルMOS装置からなり、前記ダイナミックバイアス回路
は、 前記昇圧クロックがローレベルの期間中に、充電クロッ
クに応じて前記共通ノードをプルアップする予備充電回
路を含むことを特徴とする請求項１記載の昇圧装置。 - 【請求項７】前記充電クロックは前記昇圧クロックの過
渡期と重ならない過渡期を有することを特徴とする請求
項６記載の昇圧装置。 - 【請求項８】前記第１アクティブコンデンサはｐチャン
ネルMOS装置からなり、前記ダイナミックバイアス回路
は、 前記昇圧クロックがハイレベルの期間中に、充電クロッ
クに応じて前記共通ノードをプルダウンする予備充電回
路を含むことを特徴とする請求項１記載の昇圧装置。 - 【請求項９】前記充電クロックは前記昇圧クロックの過
渡期と重ならない過渡期を有することを特徴とする請求
項８記載の昇圧装置。 - 【請求項１０】複数の昇圧部を有する昇圧装置であっ
て、少なくとも１つの昇圧部は、 第１及び第２端子を有し、閾値電圧により活性化される
第１アクティブコンデンサと、 前記第１アクティブコンデンサと直列に接続され、前記
第１アクティブコンデンサの前記第２端子と共に共通ノ
ードに接続される第１端子、及び特定ノードに接続され
る第２端子を有し、閾値電圧により活性化される第２ア
クティブコンデンサと、 前記第１アクティブコンデンサの前記第１端子に接続さ
れる昇圧クロック入力と、 前記特定ノードに接続され、バイアス点を提供する電圧
クランプ、及び 前記共通ノードに接続されて、前記昇圧クロックの過渡
期の間の期間中に前記共通ノード及び前記特定ノードを
充電し、前記第１及び第２アクティブコンデンサを前記
昇圧クロックの過渡期に活性化し続けるダイナミックバ
イアス回路、 を具備することを特徴とする昇圧装置。 - 【請求項１１】前記第２アクティブコンデンサは活性化
するための閾値だけ前記共通ノードよリ高い電圧をその
第２端子に必要とし、前記バイアス点は、前記昇圧クロ
ックの過渡期に前記共通ノードで到達されたピーク電圧
と前記閾値との加算値よリ高いことを特徴とする請求項
10記載の昇圧装置。 - 【請求項１２】前記第１及び第２アクティブコンデンサ
はｎチャンネルMOS装置からなることを特徴とする請求
項11記載の昇圧装置。 - 【請求項１３】前記第２アクティブコンデンサは活性化
するための閾値だけ前記共通ノードより低い電圧をその
第２端子に必要とし、前記バイアス点は、前記昇圧クロ
ックの過渡期の期間に前記共通ノードで到達された最も
低い電圧より更に前記閾値だけ低い電圧より低いことを
特徴とする請求項10記載の昇圧装置。 - 【請求項１４】前記第１及び第２アクティブコンデンサ
はｐチャンネルMOS装置からなることを特徴とする請求
項13記載の昇圧装置。 - 【請求項１５】前記第１アクティブコンデンサはｎチャ
ンネルMOS装置からなり、前記ダイナミックバイアス回
路は、 前記昇圧クロックがローレベルの期間中に、充電クロッ
クに応じて前記共通ノードをプルアップする予備充電回
路を含むことを特徴とする請求項10記載の昇圧装置。 - 【請求項１６】前記充電クロックは前記昇圧クロックの
過渡期と重ならない過渡期を有することを特徴とする請
求項15記載の昇圧装置。 - 【請求項１７】前記第１及び第２アクティブコンデンサ
はｐチャンネルMOS装置からなり、前記ダイナミックバ
イアス回路は、 前記昇圧クロックがハイレベルの期間中に、充電クロッ
クに応じて前記共通ノードをプルダウンする予備充電回
路を含むことを特徴とする請求項10記載の昇圧装置。 - 【請求項１８】前記充電クロックは前記昇圧クロックの
過渡期と重ならない過渡期を有することを特徴とする請
求項17記載の昇圧装置。 - 【請求項１９】昇圧クロックを受信する昇圧クロック入
力と、 前記昇圧クロックの過渡期と重ならない過渡期を有する
充電クロックを入力する充電クロック入力回路と、 前記昇圧クロック入力に接続されるソース及びドレイン
端子、及び共通ノードに接続されるゲートを有する第1n
チャンネルMOS装置と、 前記共通ノードに接続されるソース及びドレイン端子、
及びゲートを有する第2nチャンネルMOS装置と、 前記第2nチャンネルMOS装置のゲートに接続され、前記
第2nチャンネルMOS装置がバイアス点以下に下がるのを
防ぐ電圧クランプと、 前記共通ノード及び前記充電クロック入力に接続され、
前記充電クロックに応じて、前記昇圧クロックの過渡期
の間の期間及び前記昇圧クロックがローレベルの時、前
記共通ノードをプルアップする予備充電回路、 を具備することを特徴とする昇圧装置。 - 【請求項２０】前記予備充電回路は前記共通ノードをロ
ーレベル電圧に初期化し、前記第2nチャンネルMOS装置
を前記昇圧クロックがローからハイレベルへ変化する前
に予め活性化させることを特徴とする請求項19記載の昇
圧装置。 - 【請求項２１】昇圧クロックを受信する昇圧クロック入
力と、 前記昇圧クロックの過渡期と重ならない過渡期を有する
充電クロックを入力する充電クロック入力回路と、 前記昇圧クロック入力に接続されるソース及びドレイン
端子、及び共通ノードに接続されるゲートを有する第1P
チャンネルMOS装置と、 前記共通ノードに接続されるソース及びドレイン端子、
及びゲートを有する第2pチャンネルMOS装置と、 前記第2pチャンネルMOS装置のゲートに接続され、前記
第2pチャンネルMOS装置がバイアス点以上に上がるのを
防ぐ電圧クランプと、 前記共通ノード及び前記充電クロック入力に接続され、
前記充電クロックに応じて、前記昇圧クロックの過渡期
の間の期間及び前記昇圧クロックがハイレベルのとき、
前記共通ノードをプルダウンする予備充電回路、 を具備することを特徴とする昇圧装置。 - 【請求項２２】前記予備充電回路は前記共通ノードをハ
イレベル電圧に初期化し、前記第2pチャンネルMOS装置
を前記昇圧クロックがハイからローレベルへ変化する前
に予め活性化させることを特徴とする請求項19記載の昇
圧装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US1995/003069 WO1996028850A1 (en) | 1995-03-09 | 1995-03-09 | Series capacitor charge pump |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10506259A JPH10506259A (ja) | 1998-06-16 |
| JP3144491B2 true JP3144491B2 (ja) | 2001-03-12 |
Family
ID=22248795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52753396A Expired - Lifetime JP3144491B2 (ja) | 1995-03-09 | 1995-03-09 | 直列コンデンサ昇圧回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0813751B1 (ja) |
| JP (1) | JP3144491B2 (ja) |
| DE (1) | DE69530942T2 (ja) |
| WO (1) | WO1996028850A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102171273B1 (ko) * | 2018-11-20 | 2020-10-28 | 현대트랜시스 주식회사 | 차량용 시트백 각도 조절 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069319A (en) * | 1997-07-22 | 2000-05-30 | Lear Automotive Dearborn, Inc. | Foamed-in harnesses |
| DE19755130C1 (de) * | 1997-12-11 | 1999-06-02 | Siemens Ag | Pufferschaltung |
| US6297974B1 (en) * | 1999-09-27 | 2001-10-02 | Intel Corporation | Method and apparatus for reducing stress across capacitors used in integrated circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4161791A (en) * | 1978-08-28 | 1979-07-17 | Electronic Memories & Magnetics Corporation | Automatic refresh memory cell |
| JPS5694654A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Generating circuit for substrate bias voltage |
| US4455493A (en) * | 1982-06-30 | 1984-06-19 | Motorola, Inc. | Substrate bias pump |
| US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
| KR960012249B1 (ko) * | 1987-01-12 | 1996-09-18 | 지멘스 악티엔게젤샤프트 | 래치업 방지회로를 가진 cmos 집적회로장치 |
-
1995
- 1995-03-09 DE DE69530942T patent/DE69530942T2/de not_active Expired - Lifetime
- 1995-03-09 JP JP52753396A patent/JP3144491B2/ja not_active Expired - Lifetime
- 1995-03-09 WO PCT/US1995/003069 patent/WO1996028850A1/en active IP Right Grant
- 1995-03-09 EP EP95914009A patent/EP0813751B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102171273B1 (ko) * | 2018-11-20 | 2020-10-28 | 현대트랜시스 주식회사 | 차량용 시트백 각도 조절 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1996028850A1 (en) | 1996-09-19 |
| EP0813751B1 (en) | 2003-05-28 |
| DE69530942T2 (de) | 2004-03-11 |
| JPH10506259A (ja) | 1998-06-16 |
| EP0813751A4 (en) | 1999-03-24 |
| DE69530942D1 (de) | 2003-07-03 |
| EP0813751A1 (en) | 1997-12-29 |
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