JP3142747B2 - オーバーサンプリングda変換器 - Google Patents
オーバーサンプリングda変換器Info
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Description
【0001】
【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換するオーバーサンプリング型のDA変換
器に関し、特に、DA変換精度、低消費電力化及び歩留
まりの改良に関する。
ログ信号に変換するオーバーサンプリング型のDA変換
器に関し、特に、DA変換精度、低消費電力化及び歩留
まりの改良に関する。
【0002】
【従来の技術】近年、半導体プロセス技術の微細化に伴
い、ディジタル信号からアナログ信号の変換手段とし
て、オーバーサンプリング型DA変換器が、注目されて
きている。オーバーサンプリングDA変換器は、入力信
号のサンプリングレートを入力信号周波数帯域の数10
〜数100倍のサンプリングレートに変換することによ
り、量子化雑音を高周波側に追いやることができ、その
ため、入力ディジタル信号よりも低ビットの出力信号で
ありながら、高解像度のアナログ出力信号を得ることが
できるDA方式である。
い、ディジタル信号からアナログ信号の変換手段とし
て、オーバーサンプリング型DA変換器が、注目されて
きている。オーバーサンプリングDA変換器は、入力信
号のサンプリングレートを入力信号周波数帯域の数10
〜数100倍のサンプリングレートに変換することによ
り、量子化雑音を高周波側に追いやることができ、その
ため、入力ディジタル信号よりも低ビットの出力信号で
ありながら、高解像度のアナログ出力信号を得ることが
できるDA方式である。
【0003】オーバーサンプリングDA変換器に用いら
れる変調手法として、 1.デルターシグマ変調 2.デルタ変調 3.補間型変調 等が知られている。デルターシグマ変調器は、量子化雑
音に対して変調を行い、量子化雑音を高周波側に追いや
る方法である。デルタ変調は、入力信号に対する予測値
を求め、入力信号と予測値との差信号を量子化する方法
であり、量子化雑音に対する変調は行わない。補間型変
調は、前記デルターシグマ変調とデルタ変調を組み合わ
せたものであり、入力信号と予測値との差分信号に対
し、デルターシグマ変調を行う。
れる変調手法として、 1.デルターシグマ変調 2.デルタ変調 3.補間型変調 等が知られている。デルターシグマ変調器は、量子化雑
音に対して変調を行い、量子化雑音を高周波側に追いや
る方法である。デルタ変調は、入力信号に対する予測値
を求め、入力信号と予測値との差信号を量子化する方法
であり、量子化雑音に対する変調は行わない。補間型変
調は、前記デルターシグマ変調とデルタ変調を組み合わ
せたものであり、入力信号と予測値との差分信号に対
し、デルターシグマ変調を行う。
【0004】一般的に、デルターシグマ変調では、総量
子化雑音電力は大きいが、量子化雑音を高周波側に追い
やるので、帯域内の量子化雑音電力は比較的小さい。こ
れに対して、デルタ変調は、傾斜過負荷が起こらない範
囲で、総量子化雑音電力そのものを小さくすることがで
きる。両手法を比較したとき、入力信号帯域に対し、数
10倍以上のオーバーサンプリングでは、入力信号帯域
内量子化ノイズは、一般的にデルターシグマ変調方式の
方が少ない。しかし、デルターシグマ変調方式では、入
力帯域外ノイズがデルタ変調方式に比較して大きいた
め、DA変換器として利用するには、アナログ出力信号
の帯域外ノイズを取り除くための急峻なポストフィルタ
を必要とする。
子化雑音電力は大きいが、量子化雑音を高周波側に追い
やるので、帯域内の量子化雑音電力は比較的小さい。こ
れに対して、デルタ変調は、傾斜過負荷が起こらない範
囲で、総量子化雑音電力そのものを小さくすることがで
きる。両手法を比較したとき、入力信号帯域に対し、数
10倍以上のオーバーサンプリングでは、入力信号帯域
内量子化ノイズは、一般的にデルターシグマ変調方式の
方が少ない。しかし、デルターシグマ変調方式では、入
力帯域外ノイズがデルタ変調方式に比較して大きいた
め、DA変換器として利用するには、アナログ出力信号
の帯域外ノイズを取り除くための急峻なポストフィルタ
を必要とする。
【0005】これに対して、デルタ変調方式では、デル
ターシグマ変調方式で必要とされる急峻なポストフィル
タを必要としない。両手法を組み合わせた補間型変調方
式では、前記両手法の長所を合わせ持つ。つまり、量子
化雑音を高周波側に追いやるため、帯域内の量子化雑音
電力は小さく、かつ、総量子化雑音電力そのものが小さ
い。従って、デルタ変調と同様に、デルターシグマ変調
方式で必要とされる急峻なポストフィルタを必要としな
い。従って、補間型変調方式は、オーバーサンプリング
DA変換器における変調方式として適した変調方式であ
る。
ターシグマ変調方式で必要とされる急峻なポストフィル
タを必要としない。両手法を組み合わせた補間型変調方
式では、前記両手法の長所を合わせ持つ。つまり、量子
化雑音を高周波側に追いやるため、帯域内の量子化雑音
電力は小さく、かつ、総量子化雑音電力そのものが小さ
い。従って、デルタ変調と同様に、デルターシグマ変調
方式で必要とされる急峻なポストフィルタを必要としな
い。従って、補間型変調方式は、オーバーサンプリング
DA変換器における変調方式として適した変調方式であ
る。
【0006】また、変調器から出力されたディジタル出
力信号データをDA変換する手法として、 1.SCFタイプ(キャパシタ・アレイ型による電荷分
配型のタイプ) 2.PWMタイプ(パルス幅変調によるパルス幅出力タ
イプ) 3.電圧ポテンショメータタイプ(抵抗ラダー型電圧出
力タイプ) 等がある。前記1のSCFタイプ及び前記2のPWMタ
イプはオーバーサンプリングデータのDA変換手法とし
て、特に多く用いられている手法である。しかし、前記
1のSCFタイプでは、コンデンサ間の相対精度やリー
ク電流、スイッチ動作する際のフィードスルー等が問題
となる。これ等の影響を少なくするために、コンデンサ
の容量を大きくすると、常にコンデンサの充放電を行う
関係上、ノイズ発生源となったり、消費電力の増大を招
く。
力信号データをDA変換する手法として、 1.SCFタイプ(キャパシタ・アレイ型による電荷分
配型のタイプ) 2.PWMタイプ(パルス幅変調によるパルス幅出力タ
イプ) 3.電圧ポテンショメータタイプ(抵抗ラダー型電圧出
力タイプ) 等がある。前記1のSCFタイプ及び前記2のPWMタ
イプはオーバーサンプリングデータのDA変換手法とし
て、特に多く用いられている手法である。しかし、前記
1のSCFタイプでは、コンデンサ間の相対精度やリー
ク電流、スイッチ動作する際のフィードスルー等が問題
となる。これ等の影響を少なくするために、コンデンサ
の容量を大きくすると、常にコンデンサの充放電を行う
関係上、ノイズ発生源となったり、消費電力の増大を招
く。
【0007】前記2のPWMタイプでは、プッシュプル
トランジスタの駆動能力を等しくする必要があり、この
能力に差が生じると、負荷が大きい場合に出力信号に歪
が生じ、またパルス幅を定めるクロックに対して高精度
を必要とする。
トランジスタの駆動能力を等しくする必要があり、この
能力に差が生じると、負荷が大きい場合に出力信号に歪
が生じ、またパルス幅を定めるクロックに対して高精度
を必要とする。
【0008】前記DA変換手法としては、前記以外にも
様々な手法があるが、ここでは、前記3の電圧ポテンシ
ョメータタイプについて詳しく述べる。
様々な手法があるが、ここでは、前記3の電圧ポテンシ
ョメータタイプについて詳しく述べる。
【0009】図16は、オーバーサンプリングされたデ
ィジタル入力信号に対し、補間型変調を行い、低ビット
化したディジタル出力信号に対し、電圧ポテンショメー
タタイプのDA変換を行う場合のシステム構成例を示
す。
ィジタル入力信号に対し、補間型変調を行い、低ビット
化したディジタル出力信号に対し、電圧ポテンショメー
タタイプのDA変換を行う場合のシステム構成例を示
す。
【0010】同図において、1は補間型変調部、5はデ
コーダ回路、3は抵抗ラダー型DA変換器である。補間
型変調部1は、オーバーサンプリングされたmビットの
ディジタル入力信号に対し、補間型変調を行い、低ビッ
ト化したnビット(n<m)のディジタル出力信号に変
換する。変換されたnビットディジタル出力信号は、デ
コーダ回路5においてデコードされた後、抵抗ラダー型
DA変換器3のスイッチ制御信号として与えられる。
コーダ回路、3は抵抗ラダー型DA変換器である。補間
型変調部1は、オーバーサンプリングされたmビットの
ディジタル入力信号に対し、補間型変調を行い、低ビッ
ト化したnビット(n<m)のディジタル出力信号に変
換する。変換されたnビットディジタル出力信号は、デ
コーダ回路5においてデコードされた後、抵抗ラダー型
DA変換器3のスイッチ制御信号として与えられる。
【0011】次に、前記図16の構成を詳細に説明す
る。
る。
【0012】図17は、前記補間型変調部1の信号線図
を示す。同図において、10.1〜10.3は遅延器、11.1、1
1.2は加算器、12は1ビット量子化器である。図17
に示すブロック構成による補間型変調部1のディジタル
出力信号Yのシステム関数を次式に示す。
を示す。同図において、10.1〜10.3は遅延器、11.1、1
1.2は加算器、12は1ビット量子化器である。図17
に示すブロック構成による補間型変調部1のディジタル
出力信号Yのシステム関数を次式に示す。
【0013】 Y(z)=X(z)+(1−z-1)*Q(z) ここで、Xは入力信号を表し、Yは出力信号を表す。Q
は1ビット量子化器12の入力信号と出力信号との誤差、
つまり量子化雑音を表す。本説明では、変調方式とし
て、1次の補間型変調方式を例としており、図17では
1次のデルタ−シグマ型変調方式と1次のデルタ変調方
式とが混合されている。同図における加算器11.2の出力
がデルタ変調特有の予測値を表しており、入力信号Xと
この予測値の差信号に対し、1次のデルターシグマ変調
が行われている。各遅延器10.1〜10.3は、遅延器用クロ
ックにより、入力信号を一定時間ディレイさせて出力す
る。量子化器12は、加算器11.1の出力信号を、その値
が正か負かに応じて+1か-1かの何れかに2値化する。加
算器11.2は、量子化器12の出力を積分することで入力
信号に対する予測信号を生成し、ディジタル入力信号と
予測値との差信号が小さくなるように、加算器11.1にフ
ィードバックする。加算器11.2では、前ステップでの加
算器11.2の出力結果と、量子化器12より出力した+1
又は−1の何れかとが加えられる。従って、補間型変調
方式での出力信号Yは、前ステップの出力信号Yに対
し、±1しか変化しないことが判る。
は1ビット量子化器12の入力信号と出力信号との誤差、
つまり量子化雑音を表す。本説明では、変調方式とし
て、1次の補間型変調方式を例としており、図17では
1次のデルタ−シグマ型変調方式と1次のデルタ変調方
式とが混合されている。同図における加算器11.2の出力
がデルタ変調特有の予測値を表しており、入力信号Xと
この予測値の差信号に対し、1次のデルターシグマ変調
が行われている。各遅延器10.1〜10.3は、遅延器用クロ
ックにより、入力信号を一定時間ディレイさせて出力す
る。量子化器12は、加算器11.1の出力信号を、その値
が正か負かに応じて+1か-1かの何れかに2値化する。加
算器11.2は、量子化器12の出力を積分することで入力
信号に対する予測信号を生成し、ディジタル入力信号と
予測値との差信号が小さくなるように、加算器11.1にフ
ィードバックする。加算器11.2では、前ステップでの加
算器11.2の出力結果と、量子化器12より出力した+1
又は−1の何れかとが加えられる。従って、補間型変調
方式での出力信号Yは、前ステップの出力信号Yに対
し、±1しか変化しないことが判る。
【0014】図18は、デコーダ回路5及び抵抗ラダー
型DA変換器3の具体的な回路図を示す。
型DA変換器3の具体的な回路図を示す。
【0015】同図におけるデコーダ回路5は、2n 個の
n入力の論理積ゲート50.0、50.1p 〜50.2p 、50.1m 〜
50.3m で構成されている。各n入力の論理積ゲートは、
nビットのディジタル入力データに対し、2n 個中の1
つの論理積ゲートがハイを出力するように、デコードさ
れる。例えばnビット入力信号が0の時は論理積ゲート
50.0のみが、1の時は論理積ゲート50.1p のみが各々ハ
イとなるようにデコードされる。
n入力の論理積ゲート50.0、50.1p 〜50.2p 、50.1m 〜
50.3m で構成されている。各n入力の論理積ゲートは、
nビットのディジタル入力データに対し、2n 個中の1
つの論理積ゲートがハイを出力するように、デコードさ
れる。例えばnビット入力信号が0の時は論理積ゲート
50.0のみが、1の時は論理積ゲート50.1p のみが各々ハ
イとなるようにデコードされる。
【0016】抵抗ラダー型DA変換器3は、抵抗30、及
びスイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m によ
り構成される。各スイッチの一端は、基準電位を抵抗分
割した各電位に各々接続され、スイッチがオンした電位
のみがアナログ出力信号として出力するように構成され
る。各スイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m
のオン、オフの制御信号は、n入力の論理積ゲート50.
0、50.1p 〜50.2p 、50.1m 〜50.3m の出力より与えら
れる(ここでは、デコーダの出力がハイの時にスイッチ
がオンするものと仮定している。) このように、補間型変調部1において、オーバーサンプ
リングされたmビットのディジタル入力信号に対し、低
ビットなnビットのディジタル出力信号に変換し、この
変換されたnビットのディジタル出力信号は、デコーダ
回路5においてデコードされた後、抵抗ラダー型DA変
換器3のスイッチ制御信号として与えられ、抵抗ラダー
型DA変換器3は、スイッチ制御信号に対応する電位を
出力する。これにより、低ビットなnビットのディジタ
ル出力値に応じたアナログ値が抵抗ラダー型DA変換器
3より出力される。
びスイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m によ
り構成される。各スイッチの一端は、基準電位を抵抗分
割した各電位に各々接続され、スイッチがオンした電位
のみがアナログ出力信号として出力するように構成され
る。各スイッチ31.0、31.1p 〜31.2p 、31.1m 〜31.3m
のオン、オフの制御信号は、n入力の論理積ゲート50.
0、50.1p 〜50.2p 、50.1m 〜50.3m の出力より与えら
れる(ここでは、デコーダの出力がハイの時にスイッチ
がオンするものと仮定している。) このように、補間型変調部1において、オーバーサンプ
リングされたmビットのディジタル入力信号に対し、低
ビットなnビットのディジタル出力信号に変換し、この
変換されたnビットのディジタル出力信号は、デコーダ
回路5においてデコードされた後、抵抗ラダー型DA変
換器3のスイッチ制御信号として与えられ、抵抗ラダー
型DA変換器3は、スイッチ制御信号に対応する電位を
出力する。これにより、低ビットなnビットのディジタ
ル出力値に応じたアナログ値が抵抗ラダー型DA変換器
3より出力される。
【0017】
【発明が解決しようとする課題】以上のように、補間型
変調方式は、オーバーサンプリングDA変換器における
変調方式として適した方式であり、また電圧ポテンショ
タイプのDA変換器は、構成が簡単でかつ歩留まりが良
く、低電力化に適した方式である。
変調方式は、オーバーサンプリングDA変換器における
変調方式として適した方式であり、また電圧ポテンショ
タイプのDA変換器は、構成が簡単でかつ歩留まりが良
く、低電力化に適した方式である。
【0018】しかしながら、前述のDA変換器では、n
ビットのディジタル出力信号が各論理積ゲート50-0〜
50-3mに入力される時、その配線の寄生容量等に起因
して、そのnビットの出力信号が各論理積ゲートに同時
には入力されず、何れかのビットの信号のみが所定の遅
延値をもって入力されるため、次の欠点を生じる。
ビットのディジタル出力信号が各論理積ゲート50-0〜
50-3mに入力される時、その配線の寄生容量等に起因
して、そのnビットの出力信号が各論理積ゲートに同時
には入力されず、何れかのビットの信号のみが所定の遅
延値をもって入力されるため、次の欠点を生じる。
【0019】この欠点を図19を用いて説明する。図1
9(a)及び(b)は、図16における補間型変調器1
のnビットディジタル出力信号のビット数nを「4」と
し、この場合のデコーダ回路5の出力に基づく抵抗ラダ
ー型DA変換器3で選択されるスイッチの番号(選択ス
イッチ番号)の遷移図を示している。図19(a)は出
力信号を形成する全てのビットの遅延値が等しい場合を
示しており、同図(b)は最上位ビット(MSB)のビ
ットに遅延が生じた場合を示している。同図(a)に示
すように、全てのビットの遅延値が等しい場合、補間型
変調器1の4ビットディジタル信号データが「0」から
「−1」に変化した時、選択スイッチ番号も「0」から
「−1」に変化する。しかし、同図(b)に示すよう
に、MSBビットに遅延が生じた場合には、補間型変調
器1の4ビットディジタル信号データが「0」から「−
1」に変化した時、選択スイッチ番号は「0」から
「7」に一瞬変化し、その後に「−1」となる。これは
過渡的に発生するノイズであって、グリッチ(glitch)
と呼ばれており、抵抗ラダー型DA変換器における問題
点である。
9(a)及び(b)は、図16における補間型変調器1
のnビットディジタル出力信号のビット数nを「4」と
し、この場合のデコーダ回路5の出力に基づく抵抗ラダ
ー型DA変換器3で選択されるスイッチの番号(選択ス
イッチ番号)の遷移図を示している。図19(a)は出
力信号を形成する全てのビットの遅延値が等しい場合を
示しており、同図(b)は最上位ビット(MSB)のビ
ットに遅延が生じた場合を示している。同図(a)に示
すように、全てのビットの遅延値が等しい場合、補間型
変調器1の4ビットディジタル信号データが「0」から
「−1」に変化した時、選択スイッチ番号も「0」から
「−1」に変化する。しかし、同図(b)に示すよう
に、MSBビットに遅延が生じた場合には、補間型変調
器1の4ビットディジタル信号データが「0」から「−
1」に変化した時、選択スイッチ番号は「0」から
「7」に一瞬変化し、その後に「−1」となる。これは
過渡的に発生するノイズであって、グリッチ(glitch)
と呼ばれており、抵抗ラダー型DA変換器における問題
点である。
【0020】前記の説明では、最上位ビットに遅延が生
じた場合の最悪例を示したが、遅延量を適切に調整した
としても、前記図18に示したデコード回路を持つDA
変換器では、基本的に前記グリッチの問題が生じる。
じた場合の最悪例を示したが、遅延量を適切に調整した
としても、前記図18に示したデコード回路を持つDA
変換器では、基本的に前記グリッチの問題が生じる。
【0021】本発明は、抵抗ラダー型DA変換器を備え
たオーバサンプリングDA変換器において、前記のよう
なグリッチが生じずに、DA変換精度、低消費電力化及
び歩留まりを良くすることを目的とする。
たオーバサンプリングDA変換器において、前記のよう
なグリッチが生じずに、DA変換精度、低消費電力化及
び歩留まりを良くすることを目的とする。
【0022】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、補間型変調器等の出力の変化量が±1
である点に着目し、この補間型変調器等の出力に基いて
抵抗ラダー型のDA変換器を制御する構成として、過渡
的なノイズを防止し、グリッチを解消する。
め、本発明では、補間型変調器等の出力の変化量が±1
である点に着目し、この補間型変調器等の出力に基いて
抵抗ラダー型のDA変換器を制御する構成として、過渡
的なノイズを防止し、グリッチを解消する。
【0023】すなわち、請求項1記載の発明のオーバサ
ンプリングDA変換器は、ディジタル信号を入力し、こ
の入力信号の変化に応じて値が1クロックで設定ステッ
プ電圧だけ正電圧方向又は負電圧方向に変化を指示する
ディジタル信号を出力する信号出力部と、前記信号出力
部からの出力信号を受け、前記信号出力部からの出力信
号をデータシフト方向制御信号とすると共に、並んで配
置された複数のレジスタを有すると共に、これら複数の
レジスタの何れか1個のレジスタのデータ出力値が選択
状態を指示し、前記1個のレジスタの選択状態を指示す
るデータ出力値とは極性の異なる残りのレジスタのデー
タ出力値が非選択状態を指示し、更に、所定時間毎にデ
ータシフトクロックを受け、このデータシフトクロック
を受ける毎に前記選択状態を指示するデータが前記デー
タシフト方向制御信号の値に応じて前段のレジスタ又は
後段のレジスタに移動する双方向シフトレジスタと、第
1の基準電位と第2の基準電位との間を抵抗分割して得
られる複数の電位のうちの一つの電位を、前記双方向シ
フトレジスタの各レジスタのデータ出力値に応じて選択
する出力電位選択部とを備えたことを特徴とする。
ンプリングDA変換器は、ディジタル信号を入力し、こ
の入力信号の変化に応じて値が1クロックで設定ステッ
プ電圧だけ正電圧方向又は負電圧方向に変化を指示する
ディジタル信号を出力する信号出力部と、前記信号出力
部からの出力信号を受け、前記信号出力部からの出力信
号をデータシフト方向制御信号とすると共に、並んで配
置された複数のレジスタを有すると共に、これら複数の
レジスタの何れか1個のレジスタのデータ出力値が選択
状態を指示し、前記1個のレジスタの選択状態を指示す
るデータ出力値とは極性の異なる残りのレジスタのデー
タ出力値が非選択状態を指示し、更に、所定時間毎にデ
ータシフトクロックを受け、このデータシフトクロック
を受ける毎に前記選択状態を指示するデータが前記デー
タシフト方向制御信号の値に応じて前段のレジスタ又は
後段のレジスタに移動する双方向シフトレジスタと、第
1の基準電位と第2の基準電位との間を抵抗分割して得
られる複数の電位のうちの一つの電位を、前記双方向シ
フトレジスタの各レジスタのデータ出力値に応じて選択
する出力電位選択部とを備えたことを特徴とする。
【0024】請求項2記載の発明は、前記請求項1記載
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て+1又は−1の2値に量子化する量子化器と、前記量
子化器による量子化により生じる量子化雑音に対して変
調するデルタ−シグマ変調器と、ディジタル入力信号に
対応する予測値を求め、この予測値と前記ディジタル入
力信号の値との差分を示す差信号を量子化するデルタ変
調器とを組合せて成ることを特徴とする。
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て+1又は−1の2値に量子化する量子化器と、前記量
子化器による量子化により生じる量子化雑音に対して変
調するデルタ−シグマ変調器と、ディジタル入力信号に
対応する予測値を求め、この予測値と前記ディジタル入
力信号の値との差分を示す差信号を量子化するデルタ変
調器とを組合せて成ることを特徴とする。
【0025】請求項3記載の発明は、前記請求項1記載
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て+1、0又は−1の3値に量子化する量子化器と、前
記量子化器による量子化により生じる量子化雑音に対し
て変調するデルタ−シグマ変調器と、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を量子化するデル
タ変調器とを組合せて成ることを特徴とする。
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング補間型変調器より成り、前記
補間型変調器は、入力される信号をその信号の値に応じ
て+1、0又は−1の3値に量子化する量子化器と、前
記量子化器による量子化により生じる量子化雑音に対し
て変調するデルタ−シグマ変調器と、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を量子化するデル
タ変調器とを組合せて成ることを特徴とする。
【0026】請求項4記載の発明は、前記請求項2記載
のオーバーサンプリングDA変換器において、オーバー
サンプリング補間型変調器は、第1及び第2の加算器
と、第1、第2及び第3の遅延器と、量子化器とから成
り、前記量子化器は、前記第1の加算器の出力をその値
に応じて+1又は−1の2値に量子化し、前記第1の遅
延器は、前記量子化器の出力を設定遅延時間遅延させ、
前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、前記第2の加算器は、前記第1及び第
2の遅延器の各出力を加算してディジタル入力信号に対
する予測値を算出し、前記第3の遅延器は、前記第1の
加算器の出力を設定遅延時間遅延させ、前記第1の加算
器は、ディジタル入力信号並びに、前記第1の遅延器の
出力と同値で且つその値の正負を反転した信号、第3の
遅延器の出力、及び前記第2の加算器の出力と同値で且
つその値の正負を反転した信号を加算することを特徴と
する。
のオーバーサンプリングDA変換器において、オーバー
サンプリング補間型変調器は、第1及び第2の加算器
と、第1、第2及び第3の遅延器と、量子化器とから成
り、前記量子化器は、前記第1の加算器の出力をその値
に応じて+1又は−1の2値に量子化し、前記第1の遅
延器は、前記量子化器の出力を設定遅延時間遅延させ、
前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、前記第2の加算器は、前記第1及び第
2の遅延器の各出力を加算してディジタル入力信号に対
する予測値を算出し、前記第3の遅延器は、前記第1の
加算器の出力を設定遅延時間遅延させ、前記第1の加算
器は、ディジタル入力信号並びに、前記第1の遅延器の
出力と同値で且つその値の正負を反転した信号、第3の
遅延器の出力、及び前記第2の加算器の出力と同値で且
つその値の正負を反転した信号を加算することを特徴と
する。
【0027】請求項5記載の発明は、前記請求項3記載
のオーバーサンプリングDA変換器において、オーバー
サンプリング補間型変調器は、第1及び第2の加算器
と、第1、第2及び第3の遅延器と、量子化器とから成
り、前記量子化器は、前記第1の加算器の出力をその値
に応じて+1、0又は−1の3値に量子化し、前記第1
の遅延器は、前記量子化器の出力を設定遅延時間遅延さ
せ、前記第2の遅延器は、前記第2の加算器の出力を設
定遅延時間遅延させ、前記第2の加算器は、前記第1及
び第2の遅延器の各出力を加算してディジタル入力信号
に対する予測値を算出し、前記第3の遅延器は、前記第
1の加算器の出力を設定遅延時間遅延させ、前記第1の
加算器は、ディジタル入力信号並びに、前記第1の遅延
器の出力と同値で且つその値の正負を反転した信号、第
3の遅延器の出力、及び前記第2の加算器の出力と同値
で且つその値の正負を反転した信号を加算することを特
徴とする。
のオーバーサンプリングDA変換器において、オーバー
サンプリング補間型変調器は、第1及び第2の加算器
と、第1、第2及び第3の遅延器と、量子化器とから成
り、前記量子化器は、前記第1の加算器の出力をその値
に応じて+1、0又は−1の3値に量子化し、前記第1
の遅延器は、前記量子化器の出力を設定遅延時間遅延さ
せ、前記第2の遅延器は、前記第2の加算器の出力を設
定遅延時間遅延させ、前記第2の加算器は、前記第1及
び第2の遅延器の各出力を加算してディジタル入力信号
に対する予測値を算出し、前記第3の遅延器は、前記第
1の加算器の出力を設定遅延時間遅延させ、前記第1の
加算器は、ディジタル入力信号並びに、前記第1の遅延
器の出力と同値で且つその値の正負を反転した信号、第
3の遅延器の出力、及び前記第2の加算器の出力と同値
で且つその値の正負を反転した信号を加算することを特
徴とする。
【0028】請求項6記載の発明は、前記請求項1記載
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて+1又は−1
の2値に量子化する量子化器を有し、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を前記量子化器に
より量子化することを特徴とする。
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて+1又は−1
の2値に量子化する量子化器を有し、ディジタル入力信
号に対応する予測値を求め、この予測値と前記ディジタ
ル入力信号の値との差分を示す差信号を前記量子化器に
より量子化することを特徴とする。
【0029】請求項7記載の発明は、前記請求項1記載
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて+1、0又は
−1の3値に量子化する量子化器を有し、ディジタル入
力信号に対応する予測値を求め、この予測値と前記ディ
ジタル入力信号の値との差分を示す差信号を前記量子化
器により量子化することを特徴とする。
のオーバーサンプリングDA変換器において、信号出力
部はオーバーサンプリング・デルタ変調器より成り、前
記デルタ変調器は、信号をその値に応じて+1、0又は
−1の3値に量子化する量子化器を有し、ディジタル入
力信号に対応する予測値を求め、この予測値と前記ディ
ジタル入力信号の値との差分を示す差信号を前記量子化
器により量子化することを特徴とする。
【0030】請求項8記載の発明は、前記請求項6記載
のオーバーサンプリングDA変換器において、オーバー
サンプリング・デルタ変調器は、第1及び第2の加算器
と、第1及び第2の遅延器と、量子化器とから成り、前
記量子化器は、前記第1の加算器の出力をその値に応じ
て+1又は−1の2値に量子化し、前記第1の遅延器
は、前記量子化器の出力を設定遅延時間遅延させ、前記
第2の遅延器は、前記第2の加算器の出力を設定遅延時
間遅延させ、前記第2の加算器は、前記第1及び第2の
遅延器の各出力を加算してディジタル入力信号に対する
予測値を算出し、前記第1の加算器は、ディジタル入力
信号、及び前記第2の加算器の出力と同値で且つその値
の正負を反転した信号を加算することを特徴とする。
のオーバーサンプリングDA変換器において、オーバー
サンプリング・デルタ変調器は、第1及び第2の加算器
と、第1及び第2の遅延器と、量子化器とから成り、前
記量子化器は、前記第1の加算器の出力をその値に応じ
て+1又は−1の2値に量子化し、前記第1の遅延器
は、前記量子化器の出力を設定遅延時間遅延させ、前記
第2の遅延器は、前記第2の加算器の出力を設定遅延時
間遅延させ、前記第2の加算器は、前記第1及び第2の
遅延器の各出力を加算してディジタル入力信号に対する
予測値を算出し、前記第1の加算器は、ディジタル入力
信号、及び前記第2の加算器の出力と同値で且つその値
の正負を反転した信号を加算することを特徴とする。
【0031】請求項9記載の発明は、前記請求項8記載
のオーバーサンプリングDA変換器において、オーバー
サンプリング・デルタ変調器は、第1及び第2の加算器
と、第1及び第2の遅延器と、量子化器とから成り、前
記量子化器は、前記第1の加算器の出力をその値に応じ
て+1、0又は−1の3値に量子化し、前記第1の遅延
器は、前記量子化器の出力を設定遅延時間遅延させ、前
記第2の遅延器は、前記第2の加算器の出力を設定遅延
時間遅延させ、前記第2の加算器は、前記第1及び第2
の遅延器の各出力を加算してディジタル入力信号に対す
る予測値を算出し、前記第1の加算器は、ディジタル入
力信号、及び前記第2の加算器の出力と同値で且つその
値の正負を反転した信号を加算することを特徴とする。
のオーバーサンプリングDA変換器において、オーバー
サンプリング・デルタ変調器は、第1及び第2の加算器
と、第1及び第2の遅延器と、量子化器とから成り、前
記量子化器は、前記第1の加算器の出力をその値に応じ
て+1、0又は−1の3値に量子化し、前記第1の遅延
器は、前記量子化器の出力を設定遅延時間遅延させ、前
記第2の遅延器は、前記第2の加算器の出力を設定遅延
時間遅延させ、前記第2の加算器は、前記第1及び第2
の遅延器の各出力を加算してディジタル入力信号に対す
る予測値を算出し、前記第1の加算器は、ディジタル入
力信号、及び前記第2の加算器の出力と同値で且つその
値の正負を反転した信号を加算することを特徴とする。
【0032】請求項10記載の発明は、前記請求項4又
は請求項8記載のオーバーサンプリングDA変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、前記遅延器用クロッ
クは、シフトクロックとして双方向シフタレジスタに入
力されることを特徴とする。
は請求項8記載のオーバーサンプリングDA変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、前記遅延器用クロッ
クは、シフトクロックとして双方向シフタレジスタに入
力されることを特徴とする。
【0033】請求項11記載の発明は、前記請求項5又
は請求項9記載のオーバーサンプリングDA変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、また、別途、前記遅
延用クロックを受け、第1の遅延器が0の値を出力する
時にはこの時の遅延用クロックをマスクし、第1の遅延
器が+1又は−1の値を出力する時にはこの時の遅延用
クロックをマスクしないマスク部を備え、前記マスク部
からの遅延用クロックがシフトクロックとして双方向シ
フタレジスタに入力されることを特徴とする。
は請求項9記載のオーバーサンプリングDA変換器にお
いて、各遅延器は、遅延器用クロックを受け、この遅延
器用クロックを受ける毎に動作し、また、別途、前記遅
延用クロックを受け、第1の遅延器が0の値を出力する
時にはこの時の遅延用クロックをマスクし、第1の遅延
器が+1又は−1の値を出力する時にはこの時の遅延用
クロックをマスクしないマスク部を備え、前記マスク部
からの遅延用クロックがシフトクロックとして双方向シ
フタレジスタに入力されることを特徴とする。
【0034】請求項12記載の発明は、前記請求項11
記載のオーバーサンプリングDA変換器において、マス
ク部は、第1の遅延器からの複数ビットより成る信号の
うち、最下位ビットとその最下位ビット以外のビットと
の合計2ビットを入力するNOR回路と、前記NOR回
路の出力、及び遅延用クロックを受けるOR回路とから
成り、前記OR回路の出力がシフトクロックとして双方
向シフトレジスタに出力されることを特徴とする。
記載のオーバーサンプリングDA変換器において、マス
ク部は、第1の遅延器からの複数ビットより成る信号の
うち、最下位ビットとその最下位ビット以外のビットと
の合計2ビットを入力するNOR回路と、前記NOR回
路の出力、及び遅延用クロックを受けるOR回路とから
成り、前記OR回路の出力がシフトクロックとして双方
向シフトレジスタに出力されることを特徴とする。
【0035】請求項13記載の発明は、前記請求項4、
請求項5、請求項8、請求項9又は請求項11記載のオ
ーバーサンプリングDA変換器において、シフト方向制
御信号は、第1の遅延器の出力であることを特徴とす
る。
請求項5、請求項8、請求項9又は請求項11記載のオ
ーバーサンプリングDA変換器において、シフト方向制
御信号は、第1の遅延器の出力であることを特徴とす
る。
【0036】請求項14記載の発明は、前記請求項2、
請求項3、請求項4、請求項5、請求項6、請求項7、
請求項8又は請求項9記載のオーバーサンプリングDA
変換器において、双方向シフトレジスタは、並んで配置
された複数のレジスタと、前記複数個のレジスタと同数
で且つ対応するレジスタの前段に配置される複数個のセ
レクタとを備え、前記各レジスタは、データの入力端子
と、データの出力端子と、クロック入力端子とを有し、
前記クロック入力端子にシフトクロックが入力され、前
記各セレクタは、対応するレジスタの前段及び後段に各
々位置するレジスタの出力端子から出力されるデータを
受け、シフト方向制御信号の値が+1のとき前段に位置
するレジスタからのデータを選択する一方、シフト方向
制御信号の値が−1のとき後段に位置するレジスタから
のデータを選択し、選択したデータを対応するレジスタ
の入力端子に出力することを特徴とする。
請求項3、請求項4、請求項5、請求項6、請求項7、
請求項8又は請求項9記載のオーバーサンプリングDA
変換器において、双方向シフトレジスタは、並んで配置
された複数のレジスタと、前記複数個のレジスタと同数
で且つ対応するレジスタの前段に配置される複数個のセ
レクタとを備え、前記各レジスタは、データの入力端子
と、データの出力端子と、クロック入力端子とを有し、
前記クロック入力端子にシフトクロックが入力され、前
記各セレクタは、対応するレジスタの前段及び後段に各
々位置するレジスタの出力端子から出力されるデータを
受け、シフト方向制御信号の値が+1のとき前段に位置
するレジスタからのデータを選択する一方、シフト方向
制御信号の値が−1のとき後段に位置するレジスタから
のデータを選択し、選択したデータを対応するレジスタ
の入力端子に出力することを特徴とする。
【0037】請求項15記載の発明は、前記請求項1、
請求項2、請求項3、請求項4、請求項5、請求項6、
請求項7、請求項8又は請求項9記載のオーバーサンプ
リングDA変換器において、双方向シフトレジスタは、
最前段に位置するレジスタがデータを保持している状態
で更に前段へのデータシフトが要求された時、又は最後
段に位置するレジスタがデータを保持している状態で更
に後段へのデータシフトが要求された時、この最前段又
は最後段のレジスタによるデータの保持を維持するデー
タ維持回路を有することを特徴とする、。
請求項2、請求項3、請求項4、請求項5、請求項6、
請求項7、請求項8又は請求項9記載のオーバーサンプ
リングDA変換器において、双方向シフトレジスタは、
最前段に位置するレジスタがデータを保持している状態
で更に前段へのデータシフトが要求された時、又は最後
段に位置するレジスタがデータを保持している状態で更
に後段へのデータシフトが要求された時、この最前段又
は最後段のレジスタによるデータの保持を維持するデー
タ維持回路を有することを特徴とする、。
【0038】請求項16記載の発明は、前記請求項14
記載のオーバーサンプリングDA変換器において、双方
向シフトレジスタは、並んで配置された複数のレジスタ
と、前記複数個のレジスタと同数で且つ対応するレジス
タの前段に配置される複数個のセレクタと、第1及び第
2の論理回路とを備え、前記各レジスタは、データの入
力端子と、データの出力端子と、クロック入力端子とを
有し、前記クロック入力端子にシフトクロックが入力さ
れ、前記第1の論理回路は、最後段及びその前段に各々
位置するレジスタの出力端子からのデータを受け、この
両データの論理和を演算し、前記第2の論理回路は、最
前段及びその後段に各々位置するレジスタの出力端子か
らのデータを受け、この両データの論理和を演算し、最
後段に位置するレジスタに対応するセレクタは、前記第
1の論理回路からの出力、及び0値を示す零信号を受
け、シフト方向制御信号の値が+1のとき前記第1の論
理回路の出力を選択する一方、シフト方向制御信号の値
が−1のとき前記零信号を選択し、選択したデータを最
後段に位置するレジスタの入力端子に出力し、最前段に
位置するレジスタに対応するセレクタは、前記第2の論
理回路からの出力、及び0値を示す零信号を受け、シフ
ト方向制御信号の値が+1のとき前記零信号を選択する
一方、シフト方向制御信号の値が−1のとき前記第2の
論理回路の出力を選択し、選択したデータを最前段に位
置するレジスタの入力端子に出力し、前記最後段及び最
前段に各々位置するレジスタに対応するセレクタ以外の
各セレクタは、対応するレジスタの前段及び後段に各々
位置するレジスタの出力端子から出力されるデータを受
け、シフト方向制御信号の値が+1のとき前段に位置す
るレジスタからのデータを選択する一方、シフト方向制
御信号の値が−1のとき後段に位置するレジスタからの
データを選択し、選択したデータを対応するレジスタの
入力端子に出力し、前記第1及び第2の論理回路並びに
前記最後段及び最前段に各々位置するレジスタに対応す
るマルチプレクサにより、データ維持回路が構成される
ことを特徴とする。
記載のオーバーサンプリングDA変換器において、双方
向シフトレジスタは、並んで配置された複数のレジスタ
と、前記複数個のレジスタと同数で且つ対応するレジス
タの前段に配置される複数個のセレクタと、第1及び第
2の論理回路とを備え、前記各レジスタは、データの入
力端子と、データの出力端子と、クロック入力端子とを
有し、前記クロック入力端子にシフトクロックが入力さ
れ、前記第1の論理回路は、最後段及びその前段に各々
位置するレジスタの出力端子からのデータを受け、この
両データの論理和を演算し、前記第2の論理回路は、最
前段及びその後段に各々位置するレジスタの出力端子か
らのデータを受け、この両データの論理和を演算し、最
後段に位置するレジスタに対応するセレクタは、前記第
1の論理回路からの出力、及び0値を示す零信号を受
け、シフト方向制御信号の値が+1のとき前記第1の論
理回路の出力を選択する一方、シフト方向制御信号の値
が−1のとき前記零信号を選択し、選択したデータを最
後段に位置するレジスタの入力端子に出力し、最前段に
位置するレジスタに対応するセレクタは、前記第2の論
理回路からの出力、及び0値を示す零信号を受け、シフ
ト方向制御信号の値が+1のとき前記零信号を選択する
一方、シフト方向制御信号の値が−1のとき前記第2の
論理回路の出力を選択し、選択したデータを最前段に位
置するレジスタの入力端子に出力し、前記最後段及び最
前段に各々位置するレジスタに対応するセレクタ以外の
各セレクタは、対応するレジスタの前段及び後段に各々
位置するレジスタの出力端子から出力されるデータを受
け、シフト方向制御信号の値が+1のとき前段に位置す
るレジスタからのデータを選択する一方、シフト方向制
御信号の値が−1のとき後段に位置するレジスタからの
データを選択し、選択したデータを対応するレジスタの
入力端子に出力し、前記第1及び第2の論理回路並びに
前記最後段及び最前段に各々位置するレジスタに対応す
るマルチプレクサにより、データ維持回路が構成される
ことを特徴とする。
【0039】請求項17記載の発明は、前記請求項1記
載のオーバーサンプリングDA変換器において、出力電
位選択部は、第1の基準電位と第2の基準電位との間に
配置された抵抗と、前記抵抗を複数に分割した点に各々
配置される複数個のスイッチとを有し、前記各スイッチ
は、双方向シフトレジスタの各レジスタの出力端子から
の出力により制御されることを特徴とする。
載のオーバーサンプリングDA変換器において、出力電
位選択部は、第1の基準電位と第2の基準電位との間に
配置された抵抗と、前記抵抗を複数に分割した点に各々
配置される複数個のスイッチとを有し、前記各スイッチ
は、双方向シフトレジスタの各レジスタの出力端子から
の出力により制御されることを特徴とする。
【0040】請求項18記載の発明は、前記請求項1記
載のオーバーサンプリングDA変換器において、双方向
シフトレジスタの複数個のレジスタは、各々、セット端
子と、リセット端子とを有し、また別途、設定データ検
出器を有し、前記設定データ検出器は、信号出力部の出
力信号と、予め設定された値との一致を検出し、前記設
定データ検出器の一致検出信号は、双方向シフトレジス
タを構成する全レジスタのうち所定の1つのレジスタの
セット端子に入力されると共に、他のレジスタをリセッ
ト端子に入力されることを特徴とする。
載のオーバーサンプリングDA変換器において、双方向
シフトレジスタの複数個のレジスタは、各々、セット端
子と、リセット端子とを有し、また別途、設定データ検
出器を有し、前記設定データ検出器は、信号出力部の出
力信号と、予め設定された値との一致を検出し、前記設
定データ検出器の一致検出信号は、双方向シフトレジス
タを構成する全レジスタのうち所定の1つのレジスタの
セット端子に入力されると共に、他のレジスタをリセッ
ト端子に入力されることを特徴とする。
【0041】請求項19記載の発明は、前記請求項18
記載のオーバーサンプリングDA変換器において、設定
データ検出器は論理積回路から成ることを特徴とする。
記載のオーバーサンプリングDA変換器において、設定
データ検出器は論理積回路から成ることを特徴とする。
【0042】請求項20記載の発明は、前記請求項19
記載のオーバーサンプリングDA変換器において、論理
積回路は、第2の遅延器からの低階調化されたディジタ
ル出力信号を受け、このディジタル出力信号が零値に一
致するとき、一致検出信号を出力することを特徴とす
る。
記載のオーバーサンプリングDA変換器において、論理
積回路は、第2の遅延器からの低階調化されたディジタ
ル出力信号を受け、このディジタル出力信号が零値に一
致するとき、一致検出信号を出力することを特徴とす
る。
【0043】
【作用】以上の構成により、請求項1ないし請求項20
記載のオーバーサンプリングDA変換器では、双方向シ
フトレジスタでは、信号出力部から出力される1クロッ
クで設定ステップ電圧だけ変化を指示する信号がデータ
シフト方向制御信号とされ、この双方向シフトレジスタ
を用いて抵抗ラダー型DA変換部がスイッチ制御される
ので、抵抗ラダー型DA変換部が出力するアナログ電位
の遷移期間において、そのアナログ出力電位の衝突が起
こったとしても、隣合う出力電位でしかなく、過渡的に
ノイズは発生せず、従って、従来のようなグリッチが解
消され、精度が良く且つ歩留まりの良いオーバサンプリ
ングDA変換器を提供することが可能となる。
記載のオーバーサンプリングDA変換器では、双方向シ
フトレジスタでは、信号出力部から出力される1クロッ
クで設定ステップ電圧だけ変化を指示する信号がデータ
シフト方向制御信号とされ、この双方向シフトレジスタ
を用いて抵抗ラダー型DA変換部がスイッチ制御される
ので、抵抗ラダー型DA変換部が出力するアナログ電位
の遷移期間において、そのアナログ出力電位の衝突が起
こったとしても、隣合う出力電位でしかなく、過渡的に
ノイズは発生せず、従って、従来のようなグリッチが解
消され、精度が良く且つ歩留まりの良いオーバサンプリ
ングDA変換器を提供することが可能となる。
【0044】特に、請求項15及び請求項16記載のオ
ーバーサンプリングDA変換器では、双方向レジスタの
最後段に位置するレジスタがデータを保持している状態
で、更に後段へのデータシフトが要求された時には、こ
の最後段のレジスタの自らの出力が自己の入力端子に入
力されるので、出力電位選択部(抵抗ラダー型DA変換
器)がアナログ電位を出力しないオフの状態は起こり得
ない。特に、サンプリングレート変換時の過渡応答にお
いて、ディジタル入力信号の大振幅化が生じた際であっ
ても、出力電位が安定する。また、大振幅な入力信号に
対するSN比がさほど要求されない用途では、アナログ
出力電圧範囲を制限して、双方向シフトレジスタを構成
するレジスタの段数を減らすことができる。従って、回
路の小型化が実現でき、しかも小振幅な入力信号に対す
るSN比の劣化を起こさない点で優れる。
ーバーサンプリングDA変換器では、双方向レジスタの
最後段に位置するレジスタがデータを保持している状態
で、更に後段へのデータシフトが要求された時には、こ
の最後段のレジスタの自らの出力が自己の入力端子に入
力されるので、出力電位選択部(抵抗ラダー型DA変換
器)がアナログ電位を出力しないオフの状態は起こり得
ない。特に、サンプリングレート変換時の過渡応答にお
いて、ディジタル入力信号の大振幅化が生じた際であっ
ても、出力電位が安定する。また、大振幅な入力信号に
対するSN比がさほど要求されない用途では、アナログ
出力電圧範囲を制限して、双方向シフトレジスタを構成
するレジスタの段数を減らすことができる。従って、回
路の小型化が実現でき、しかも小振幅な入力信号に対す
るSN比の劣化を起こさない点で優れる。
【0045】また、請求項18及び請求項19記載のオ
ーバーサンプリングDA変換器では、設定データ検出器
からの一致検出信号により、アナログ出力信号電位の初
期化が行われるので、アナログ出力信号の基準電位(D
C電位)を設定することが可能である。
ーバーサンプリングDA変換器では、設定データ検出器
からの一致検出信号により、アナログ出力信号電位の初
期化が行われるので、アナログ出力信号の基準電位(D
C電位)を設定することが可能である。
【0046】更に、請求項20記載のオーバーサンプリ
ングDA変換器では、設定データ検出器でディジタル出
力信号と比較される値が零値であるので、回路規模の小
型化が図られると共に、基準電圧がアナログ出力電圧範
囲の中心電圧に設定されて、大振幅な入力信号に対する
SN比の劣化が少ない。
ングDA変換器では、設定データ検出器でディジタル出
力信号と比較される値が零値であるので、回路規模の小
型化が図られると共に、基準電圧がアナログ出力電圧範
囲の中心電圧に設定されて、大振幅な入力信号に対する
SN比の劣化が少ない。
【0047】
【実施例】 (第1の実施例)図1は本発明のオーバサンプリングD
A変換器の実施例を示す。
A変換器の実施例を示す。
【0048】同図は、オーバーサンプリングされたディ
ジタル入力信号に対し、補間型変調を行って低ビット化
したディジタル出力信号に対して、電圧ポテンショメー
タタイプのDA変換を行う場合の構成例である。
ジタル入力信号に対し、補間型変調を行って低ビット化
したディジタル出力信号に対して、電圧ポテンショメー
タタイプのDA変換を行う場合の構成例である。
【0049】図1において、1は補間型変調部(信号出
力部)、2は双方向シフトレジスタ、3は抵抗ラダー型
DA変換器(出力電位選択部)、4は設定データ検出器
である。前記補間型変調部1は、前記従来例で述べた構
成と同様に、オーバーサンプリングされたmビットのデ
ィジタル入力信号に対して補間型変調を行い、低ビット
化したnビットのディジタル信号を出力する。変換され
たnビットディジタル出力信号は、設定データ検出器4
に送られ、設定データ検出器4の出力(一致検出信号)
は、初期値セット信号として、双方向シフトレジスタ2
の初期化を行う。双方向シフトレジスタ2は、補間型変
調部1から出力されるシフト方向制御信号(後述)及び
シフトクロック、並びに設定データ検出器4から出力さ
れる初期化信号により制御されて動作し、その出力は、
抵抗ラダー型DA変換器3のスイッチ制御信号となる。
力部)、2は双方向シフトレジスタ、3は抵抗ラダー型
DA変換器(出力電位選択部)、4は設定データ検出器
である。前記補間型変調部1は、前記従来例で述べた構
成と同様に、オーバーサンプリングされたmビットのデ
ィジタル入力信号に対して補間型変調を行い、低ビット
化したnビットのディジタル信号を出力する。変換され
たnビットディジタル出力信号は、設定データ検出器4
に送られ、設定データ検出器4の出力(一致検出信号)
は、初期値セット信号として、双方向シフトレジスタ2
の初期化を行う。双方向シフトレジスタ2は、補間型変
調部1から出力されるシフト方向制御信号(後述)及び
シフトクロック、並びに設定データ検出器4から出力さ
れる初期化信号により制御されて動作し、その出力は、
抵抗ラダー型DA変換器3のスイッチ制御信号となる。
【0050】以下、前記各構成の詳細を説明する。
【0051】図2(a)は補間型変調部1の信号線図を
示す。同図は前記従来例の図17と同一の構成であっ
て、変調方式として、1次の補間型変調方式を例として
おり、同図(a)の補間型変調部1は、同図(b)に示
す1次のデルタ変調方式と、同図(c)に示す1次のデ
ルタ−シグマ型変調方式とが混合されたものである。同
図(a)の補間型変調部1において、ディジタル出力信
号Yのシステム関数は、Xを入力信号、Yを出力信号と
して表すと、次式で示される。
示す。同図は前記従来例の図17と同一の構成であっ
て、変調方式として、1次の補間型変調方式を例として
おり、同図(a)の補間型変調部1は、同図(b)に示
す1次のデルタ変調方式と、同図(c)に示す1次のデ
ルタ−シグマ型変調方式とが混合されたものである。同
図(a)の補間型変調部1において、ディジタル出力信
号Yのシステム関数は、Xを入力信号、Yを出力信号と
して表すと、次式で示される。
【0052】 Y(z)=X(z)+(1−z-1)*Q(z) …(1) ここで、Qは1ビット量子化器12の入力信号と出力信
号との誤差、つまり量子化雑音を表す。
号との誤差、つまり量子化雑音を表す。
【0053】前記システム関数を示す図2(a)の信号
線図を説明する。同図(a)の信号線図は同図(b)及
び(c)の組合せであるので、同図(b)及び(c)の
各々について説明する。
線図を説明する。同図(a)の信号線図は同図(b)及
び(c)の組合せであるので、同図(b)及び(c)の
各々について説明する。
【0054】同図(b)のデルタ型変調部において、1
0,3は第1の遅延器、10,2は第2の遅延器、11,1は
第1の加算器、11,2は第2の加算器、12は1ビット
の量子化器である。
0,3は第1の遅延器、10,2は第2の遅延器、11,1は
第1の加算器、11,2は第2の加算器、12は1ビット
の量子化器である。
【0055】加算器11,2は後述するようにデルタ変調
特有の予測値を出力する。加算器11,1は入力信号Xか
ら前記加算器11,2の予測値を減算し、その差信号を出
力する。量子化器12は、加算器11,1の出力信号(差
信号)を受け、その信号値が正値のとき「+1」を出力
し、負値のとき「−1」を出力して、加算器11,1の出
力信号を2値に量子化する。遅延器10,3は、遅延器用
クロックにより前記量子化器12の出力を一定時間ディ
レイして出力する。遅延器10,3の出力(量子化器12
からの「+1」又は「−1」の値の信号)は、図2には
図示しないが、mビットの入力信号よりも低階調のnビ
ット(n<m)の信号に変換される。例えば、図6に示
すように、遅延器10,3の出力が「−1」の場合には、
全てが「1」のnビットの信号に変換され、遅延器1
0,3の出力が「+1」の場合には、最小位ビットのみが
「1」で他は全て「0」のnビットの信号に変換され
る。遅延器10,2は、加算器11,2の出力(予測値)を
一定時間ディレイして出力する。加算器11,2は、遅延
器10,3の出力を低階調化(nビット化)した信号と、
遅延器10,2の出力(前ステップでの加算器11,2の出
力結果)とを加算する。即ち、加算器11,2は、量子化
器12の出力を積分することで入力信号に対する予測値
を生成する。
特有の予測値を出力する。加算器11,1は入力信号Xか
ら前記加算器11,2の予測値を減算し、その差信号を出
力する。量子化器12は、加算器11,1の出力信号(差
信号)を受け、その信号値が正値のとき「+1」を出力
し、負値のとき「−1」を出力して、加算器11,1の出
力信号を2値に量子化する。遅延器10,3は、遅延器用
クロックにより前記量子化器12の出力を一定時間ディ
レイして出力する。遅延器10,3の出力(量子化器12
からの「+1」又は「−1」の値の信号)は、図2には
図示しないが、mビットの入力信号よりも低階調のnビ
ット(n<m)の信号に変換される。例えば、図6に示
すように、遅延器10,3の出力が「−1」の場合には、
全てが「1」のnビットの信号に変換され、遅延器1
0,3の出力が「+1」の場合には、最小位ビットのみが
「1」で他は全て「0」のnビットの信号に変換され
る。遅延器10,2は、加算器11,2の出力(予測値)を
一定時間ディレイして出力する。加算器11,2は、遅延
器10,3の出力を低階調化(nビット化)した信号と、
遅延器10,2の出力(前ステップでの加算器11,2の出
力結果)とを加算する。即ち、加算器11,2は、量子化
器12の出力を積分することで入力信号に対する予測値
を生成する。
【0056】同図(c)のデルタ−シグマ型変調部は量
子化雑音に対して変調するものである。このデルタ−シ
グマ型変調部において、10,3は第1の遅延器、10,1
は第3の遅延器、11,1は加算器、12は1ビット量子
化器である。量子化器12は、加算器11,1の出力信号
を受け、その信号値が正値のとき「+1」を出力し、負
値のとき「−1」を出力して、加算器11,1の出力信号
を2値化する。遅延器10,3は、遅延器用クロックによ
り前記量子化器12の出力を一定時間ディレイして出力
する。遅延器10,1は、遅延器用クロックにより前記加
算器11,1の出力(後述する差信号)を一定時間ディレ
イして出力する。加算器11,1は、ディジタル入力信号
から遅延器10,3の出力(前ステップでの量子化器12
の出力結果)を減算すると共に、その差信号と遅延器1
0,1の出力(前ステップでの差信号)とを加算し、その
差信号を出力する。
子化雑音に対して変調するものである。このデルタ−シ
グマ型変調部において、10,3は第1の遅延器、10,1
は第3の遅延器、11,1は加算器、12は1ビット量子
化器である。量子化器12は、加算器11,1の出力信号
を受け、その信号値が正値のとき「+1」を出力し、負
値のとき「−1」を出力して、加算器11,1の出力信号
を2値化する。遅延器10,3は、遅延器用クロックによ
り前記量子化器12の出力を一定時間ディレイして出力
する。遅延器10,1は、遅延器用クロックにより前記加
算器11,1の出力(後述する差信号)を一定時間ディレ
イして出力する。加算器11,1は、ディジタル入力信号
から遅延器10,3の出力(前ステップでの量子化器12
の出力結果)を減算すると共に、その差信号と遅延器1
0,1の出力(前ステップでの差信号)とを加算し、その
差信号を出力する。
【0057】前記図2(a)の補間型変調部1は、同図
(b)及び(c)の構成の混合により、ディジタル入力
信号Xと加算器11,2の予測値との差信号が小さくなる
ようにこの予測信号が加算器11,1にフィードバックさ
れ、この差信号に対し1次のデルターシグマ変調が行わ
れて、遅延器10,2の出力に低階調(nビット)のディ
ジタル出力信号が得られる。
(b)及び(c)の構成の混合により、ディジタル入力
信号Xと加算器11,2の予測値との差信号が小さくなる
ようにこの予測信号が加算器11,1にフィードバックさ
れ、この差信号に対し1次のデルターシグマ変調が行わ
れて、遅延器10,2の出力に低階調(nビット)のディ
ジタル出力信号が得られる。
【0058】加算器11,2は、前ステップでの加算器1
1,2の出力結果(遅延器10,2の出力)と、量子化器1
2から出力された「+1」又は「−1」の何れかとを加
算するので、補間型変調方式での出力信号Yは、前ステ
ップの出力信号Yに対し、±1しか変化しないことが判
る。
1,2の出力結果(遅延器10,2の出力)と、量子化器1
2から出力された「+1」又は「−1」の何れかとを加
算するので、補間型変調方式での出力信号Yは、前ステ
ップの出力信号Yに対し、±1しか変化しないことが判
る。
【0059】図2の補間型変調部1と、従来例で示した
図17の補間方変調部1との相違点は、第1の遅延器1
0,3の出力信号(量子化器12からの「+1」又は「−
1」の値の信号であって、1クロックで設定ステップ電
圧だけ正電圧方向又は負電圧方向に変化を指示する信
号)を低階調化(nビット化)した図6に示す信号のう
ち、最下位のビット以外のビットが、双方向シフトレジ
スタ2のシフト方向制御信号となる点である。また、所
定時間毎に発生する遅延器用シフトクロックは、双方向
シフトレジスタ2のシフトクロックとして使用される。
図17の補間方変調部1との相違点は、第1の遅延器1
0,3の出力信号(量子化器12からの「+1」又は「−
1」の値の信号であって、1クロックで設定ステップ電
圧だけ正電圧方向又は負電圧方向に変化を指示する信
号)を低階調化(nビット化)した図6に示す信号のう
ち、最下位のビット以外のビットが、双方向シフトレジ
スタ2のシフト方向制御信号となる点である。また、所
定時間毎に発生する遅延器用シフトクロックは、双方向
シフトレジスタ2のシフトクロックとして使用される。
【0060】図3は、双方向シフトレジスタ2及び抵抗
ラダー型DA変換器3の詳細な回路図を示す。
ラダー型DA変換器3の詳細な回路図を示す。
【0061】同図の双方向シフトレジスタ2は、2n 個
のレジスタ20,0、20,1p〜20,3p、20,1m〜2
0,3mと、2n 個のセレクタ21,0、21,1p〜21,3
p、21,1m〜21,3mとにより構成される。レジスタ
20,3mは最前段のレジスタ、レジスタ20,3pは最後
段のレジスタである。
のレジスタ20,0、20,1p〜20,3p、20,1m〜2
0,3mと、2n 個のセレクタ21,0、21,1p〜21,3
p、21,1m〜21,3mとにより構成される。レジスタ
20,3mは最前段のレジスタ、レジスタ20,3pは最後
段のレジスタである。
【0062】前記レジスタ20,0〜20,3mは、各々、
クロック入力端子CKと、データの入力端子Dと、デー
タの出力端子Qとを有する。また、中央に位置するレジ
スタ20,0はセット端子Sを、他のレジスタ20,1p〜
20,3mはリセット端子Rを有する。各レジスタのクロ
ック入力端子CKには前記補間型変調部1からのシフト
クロックが入力され、中央に位置するレジスタ20,0の
セット端子S及び他のレジスタのリセット端子Rには各
々前記設定データ検出器4からの初期値セット信号(一
致検出信号)が入力される。
クロック入力端子CKと、データの入力端子Dと、デー
タの出力端子Qとを有する。また、中央に位置するレジ
スタ20,0はセット端子Sを、他のレジスタ20,1p〜
20,3mはリセット端子Rを有する。各レジスタのクロ
ック入力端子CKには前記補間型変調部1からのシフト
クロックが入力され、中央に位置するレジスタ20,0の
セット端子S及び他のレジスタのリセット端子Rには各
々前記設定データ検出器4からの初期値セット信号(一
致検出信号)が入力される。
【0063】また、前記双方向シフトレジスタ2のセレ
クタ21,0〜21,3mは、各々、前記レジスタ20,0〜
20,3mの間に配置され、図中下段に位置するレジスタ
の信号出力端子Qからの信号と、上段に位置するレジス
タの信号出力端子Qとの両信号を受ける。また、前記各
セレクタは、前記補間型変調部1からのシフト方向制御
信号を受け、このシフト方向制御信号が「+1」の値で
ある場合には、下段に位置するレジスタの信号出力端子
Qからの信号を選択する一方、シフト方向制御信号が
「−1」の値である場合には、上段に位置するレジスタ
の信号出力端子Qからの信号を選択する。前記各セレク
タ21,0〜21,3mの出力信号は、上段に位置するレジ
スタの信号入力端子Dに入力される。
クタ21,0〜21,3mは、各々、前記レジスタ20,0〜
20,3mの間に配置され、図中下段に位置するレジスタ
の信号出力端子Qからの信号と、上段に位置するレジス
タの信号出力端子Qとの両信号を受ける。また、前記各
セレクタは、前記補間型変調部1からのシフト方向制御
信号を受け、このシフト方向制御信号が「+1」の値で
ある場合には、下段に位置するレジスタの信号出力端子
Qからの信号を選択する一方、シフト方向制御信号が
「−1」の値である場合には、上段に位置するレジスタ
の信号出力端子Qからの信号を選択する。前記各セレク
タ21,0〜21,3mの出力信号は、上段に位置するレジ
スタの信号入力端子Dに入力される。
【0064】前記双方向シフトレジスタ2の初期値は、
図5に示す初期値設定手段により設定される。図3の双
方向シフトレジスタ2では、設定データ検出器4からの
初期値セット信号(後述)が出力された時、この初期値
セット信号により、レジスタ20,0のみがセットされる
と共に他のレジスタはリセットされる。これにより、こ
の初期セット時には中央に位置するレジスタ20,0のみ
がハイを出力し、その後、補間型変調部1からのシフト
方向制御信号の値に従い、シフトクロックの入力時に同
期して、ハイを出力するレジスタが上段側に又は下段側
に1個づつ移行して、双方向シフトレジスタ2を構成す
る全レジスタのうちの1個のみがハイを出力する。
図5に示す初期値設定手段により設定される。図3の双
方向シフトレジスタ2では、設定データ検出器4からの
初期値セット信号(後述)が出力された時、この初期値
セット信号により、レジスタ20,0のみがセットされる
と共に他のレジスタはリセットされる。これにより、こ
の初期セット時には中央に位置するレジスタ20,0のみ
がハイを出力し、その後、補間型変調部1からのシフト
方向制御信号の値に従い、シフトクロックの入力時に同
期して、ハイを出力するレジスタが上段側に又は下段側
に1個づつ移行して、双方向シフトレジスタ2を構成す
る全レジスタのうちの1個のみがハイを出力する。
【0065】抵抗ラダー型DA変換器3は、電圧ポテン
ショメータ型であって、従来例の図18の説明で述べた
構成と同様である。即ち、抵抗30、及びスイッチ3
1,0、31,1p〜31,2p、31,1m〜31,3mにより
構成されている。各スイッチの一端は、基準電位を抵抗
分割した各電位に各々接続され、スイッチがオンした電
位のみがアナログ出力信号として出力するように構成さ
れている。各スイッチ31,0、31,1p〜31,2p、3
1,1m〜31,3mのオン,オフの制御信号は、対応する
双方向シフトレジスタ2の各レジスタ20,0、20,1p
〜20,3p、20,1m〜20,3mの出力である。
ショメータ型であって、従来例の図18の説明で述べた
構成と同様である。即ち、抵抗30、及びスイッチ3
1,0、31,1p〜31,2p、31,1m〜31,3mにより
構成されている。各スイッチの一端は、基準電位を抵抗
分割した各電位に各々接続され、スイッチがオンした電
位のみがアナログ出力信号として出力するように構成さ
れている。各スイッチ31,0、31,1p〜31,2p、3
1,1m〜31,3mのオン,オフの制御信号は、対応する
双方向シフトレジスタ2の各レジスタ20,0、20,1p
〜20,3p、20,1m〜20,3mの出力である。
【0066】図4に設定データ検出器4の回路例を示
す。同図において、40はnビット入力型の論理積回路
であって、その各入力が全て零値の時のみハイを出力す
る。従って、補間型変調器1からの低階調化されたnビ
ットディジタル出力信号が零値と一致する時を検出して
ハイ(一致検出信号)を出力する回路となっている。
す。同図において、40はnビット入力型の論理積回路
であって、その各入力が全て零値の時のみハイを出力す
る。従って、補間型変調器1からの低階調化されたnビ
ットディジタル出力信号が零値と一致する時を検出して
ハイ(一致検出信号)を出力する回路となっている。
【0067】以下、本実施例の動作原理を図1から図5
を用いて説明する。
を用いて説明する。
【0068】補間型変調部1より出力されたnビットデ
ィジタル出力信号Yの変化量は、1クロックで遅延器1
0,3の出力分しか変化しない。つまり、nビットディジ
タル出力信号Yの変化量は、1クロックで±1しか変化
しないこととなる。ところで、+1又は−1の信号は1
ビットで表現することができ、遅延器10,3の出力信号
を、双方向シフトレジスタ2のシフト方向制御信号とし
て与えることができる。ここでは、遅延器10,3の出力
がハイの時は、図3における双方向シフトレジスタの上
方向へのデータシフトとし、遅延器10,3の出力がロウ
の時は、図3における双方向シフトレジスタの下方向へ
のデータシフトとする。このデータシフトクロックは、
図2の遅延器用データクロックと同一なので、レジスタ
間のデータシフトは、遅延器用データクロックと同期し
て行われる。また設定データ検出器4では、補間型変調
器1のディジタル出力Yのデータと設定データ零との一
致検出を行い、零を検出した時に、双方向シフトレジス
タ2の各レジスタを初期化する。以上の動作により、補
間型変調器1のディジタル出力Yの値に応じた電位を抵
抗ラダー型DA変換器3から出力することが可能とな
る。
ィジタル出力信号Yの変化量は、1クロックで遅延器1
0,3の出力分しか変化しない。つまり、nビットディジ
タル出力信号Yの変化量は、1クロックで±1しか変化
しないこととなる。ところで、+1又は−1の信号は1
ビットで表現することができ、遅延器10,3の出力信号
を、双方向シフトレジスタ2のシフト方向制御信号とし
て与えることができる。ここでは、遅延器10,3の出力
がハイの時は、図3における双方向シフトレジスタの上
方向へのデータシフトとし、遅延器10,3の出力がロウ
の時は、図3における双方向シフトレジスタの下方向へ
のデータシフトとする。このデータシフトクロックは、
図2の遅延器用データクロックと同一なので、レジスタ
間のデータシフトは、遅延器用データクロックと同期し
て行われる。また設定データ検出器4では、補間型変調
器1のディジタル出力Yのデータと設定データ零との一
致検出を行い、零を検出した時に、双方向シフトレジス
タ2の各レジスタを初期化する。以上の動作により、補
間型変調器1のディジタル出力Yの値に応じた電位を抵
抗ラダー型DA変換器3から出力することが可能とな
る。
【0069】ここで、補間型変調器1のディジタル出力
信号Yが変化した時、即ち、シフト方向制御信号が「+
1」又は「−1」に変化した時には、双方向シフトレジ
スタ2内でハイを出力するレジスタは、その上段又は下
段に位置するレジスタに移行するのみであるので、シフ
ト方向制御信号を各レジスタに入力する配線の寄生容量
等に起因して前記隣合う2個のレジスタのハイからロウ
又はロウからハイへの変化相互に時間遅れが存在して
も、抵抗ラダー型DA変換器3の出力電位の変化は連続
することになる。その詳細を次に説明する。
信号Yが変化した時、即ち、シフト方向制御信号が「+
1」又は「−1」に変化した時には、双方向シフトレジ
スタ2内でハイを出力するレジスタは、その上段又は下
段に位置するレジスタに移行するのみであるので、シフ
ト方向制御信号を各レジスタに入力する配線の寄生容量
等に起因して前記隣合う2個のレジスタのハイからロウ
又はロウからハイへの変化相互に時間遅れが存在して
も、抵抗ラダー型DA変換器3の出力電位の変化は連続
することになる。その詳細を次に説明する。
【0070】図7(a)、(b)及び(c)は、補間型
変調器1のディジタル出力信号Yが変化した時、この時
の双方向シフトレジスタ2の出力に基いて抵抗ラダー型
DA変換器3内で選択されたスイッチの番号(選択スイ
ッチ番号)(便宜上、中央に位置するスイッチ31,0の
選択スイッチ番号を「0」、その上段に位置するスイッ
チ31,1pでは「+1」、下段に位置するスイッチ3
1,1mでは「−1」とする)の遷移図を示す。
変調器1のディジタル出力信号Yが変化した時、この時
の双方向シフトレジスタ2の出力に基いて抵抗ラダー型
DA変換器3内で選択されたスイッチの番号(選択スイ
ッチ番号)(便宜上、中央に位置するスイッチ31,0の
選択スイッチ番号を「0」、その上段に位置するスイッ
チ31,1pでは「+1」、下段に位置するスイッチ3
1,1mでは「−1」とする)の遷移図を示す。
【0071】図7(a)、(b)及び(c)では、図2
の補間型変調器1のnビットディジタル信号Yのビット
数nを「4」としている。また、同図(a)では、双方
向シフトレジスタ2内でハイを出力すべきレジスタの出
力が「0」から「1」に立上る時間と、ロウを出力すべ
きレジスタの出力が「1」から「0」に立下る時間とが
等しい理想的な場合を示す。更に、同図(b)では、ハ
イを出力すべきレジスタの出力が「0」から「1」に立
上る時間よりも、ロウを出力すべきレジスタの出力が
「1」から「0」に立下る時間の方が遅い場合を示し、
同図(c)では、ハイを出力すべきレジスタの出力が
「0」から「1」に立下る時間よりも、ロウを出力すべ
きレジスタの出力が「1」から「0」に立上る時間の方
が遅い場合を示している。
の補間型変調器1のnビットディジタル信号Yのビット
数nを「4」としている。また、同図(a)では、双方
向シフトレジスタ2内でハイを出力すべきレジスタの出
力が「0」から「1」に立上る時間と、ロウを出力すべ
きレジスタの出力が「1」から「0」に立下る時間とが
等しい理想的な場合を示す。更に、同図(b)では、ハ
イを出力すべきレジスタの出力が「0」から「1」に立
上る時間よりも、ロウを出力すべきレジスタの出力が
「1」から「0」に立下る時間の方が遅い場合を示し、
同図(c)では、ハイを出力すべきレジスタの出力が
「0」から「1」に立下る時間よりも、ロウを出力すべ
きレジスタの出力が「1」から「0」に立上る時間の方
が遅い場合を示している。
【0072】同図(a)に示す理想的な場合には、補間
型変調器1の4ビットディジタル信号データが「0」か
ら「−1」に変化した時、選択スイッチ番号も「0」か
ら「−1」に変化する。
型変調器1の4ビットディジタル信号データが「0」か
ら「−1」に変化した時、選択スイッチ番号も「0」か
ら「−1」に変化する。
【0073】しかし、同図(b)では、補間型変調器1
の4ビットディジタル信号データが「0」から「−1」
に変化した時、選択スイッチ番号は「0」及び「−1」
の双方となり、その後に選択スイッチ番号「−1」のみ
となる。また、同図(c)では、選択スイッチ番号はな
く(何れのレジスタもハイを出力しない状態)を経た
後、選択スイッチ番号「−1」のみとなる。
の4ビットディジタル信号データが「0」から「−1」
に変化した時、選択スイッチ番号は「0」及び「−1」
の双方となり、その後に選択スイッチ番号「−1」のみ
となる。また、同図(c)では、選択スイッチ番号はな
く(何れのレジスタもハイを出力しない状態)を経た
後、選択スイッチ番号「−1」のみとなる。
【0074】ここで、従来例では、各ビット間に遅延差
が生じた場合にグリッチが生じたが、本実施例の構成で
は、隣合うスイッチの2重選択となるのみであり、この
時の抵抗ラダー型DA変換器3のアナログ出力電位は、
前記図7(b)の場合には同図(d)に示すように現在
の電位と遷移する電位との中間電位となり、前記図7
(c)の場合にはハイインピーダンス状態となって、同
図(e)に示すように現在の電位を保持するので、同図
(b)及び(c)の双方で連続して出力電位が変化する
ことになる。
が生じた場合にグリッチが生じたが、本実施例の構成で
は、隣合うスイッチの2重選択となるのみであり、この
時の抵抗ラダー型DA変換器3のアナログ出力電位は、
前記図7(b)の場合には同図(d)に示すように現在
の電位と遷移する電位との中間電位となり、前記図7
(c)の場合にはハイインピーダンス状態となって、同
図(e)に示すように現在の電位を保持するので、同図
(b)及び(c)の双方で連続して出力電位が変化する
ことになる。
【0075】よって、本実施例では、精度及び歩留まり
の良いオーバーサンプリングDA変換器を提供すること
が可能となる。
の良いオーバーサンプリングDA変換器を提供すること
が可能となる。
【0076】また、設定データ検出器4を用いて、双方
向シフトレジスタ2の初期セットするレジスタの番号を
変更することにより、オフセット量を任意に設定するこ
とも可能である。
向シフトレジスタ2の初期セットするレジスタの番号を
変更することにより、オフセット量を任意に設定するこ
とも可能である。
【0077】(第2の実施例)図8は本発明の第2の実
施例を示す。本実施例の全体構成は前記第1の実施例と
同一であり、相違点は補間型変調部の内部構成にある。
前記第1の実施例の補間型変調部1では、1ビット量子
化器12が加算器11,1の出力を「+1」又は「−1」
に2値化するのに対し、本実施例の補間型変調部1´で
は、図9に示すように、2ビット量子化器12´が加算
器11,1の出力を「+1」、「0」又は「−1」に3値
化する点で異なる。
施例を示す。本実施例の全体構成は前記第1の実施例と
同一であり、相違点は補間型変調部の内部構成にある。
前記第1の実施例の補間型変調部1では、1ビット量子
化器12が加算器11,1の出力を「+1」又は「−1」
に2値化するのに対し、本実施例の補間型変調部1´で
は、図9に示すように、2ビット量子化器12´が加算
器11,1の出力を「+1」、「0」又は「−1」に3値
化する点で異なる。
【0078】図9に示した補間型変調部1´では、シス
テム関数Y(z)は次の式で示される。
テム関数Y(z)は次の式で示される。
【0079】 Y(z)=X(z)+(1−z-1)*(1/2)*Q(z) …(2) 即ち、図9の補間型変調部1´では、前記図1の補間型
変調部1の前記(1)式で示されるシステム関数Y
(z)と比較して、量子化雑音Qは半減される。
変調部1の前記(1)式で示されるシステム関数Y
(z)と比較して、量子化雑音Qは半減される。
【0080】従って、本実施例では、入力信号の振幅が
小さい場合、又は入力信号の周波数が低い場合には、量
子化雑音の総量を約半分にできる。
小さい場合、又は入力信号の周波数が低い場合には、量
子化雑音の総量を約半分にできる。
【0081】前記量子化器12´の出力が「0」値の場
合、即ち、シフト方向制御信号が「0」値の場合には、
双方向シフトレジスタ2内でハイを出力するレジスタは
そのままハイの出力を維持する必要がある関係上、シフ
ト方向制御信号が「0」値の場合にシフトクロックをマ
スクする必要がある。補間型変調部1´には、この機能
を行うマスク部55が別途設けられる。
合、即ち、シフト方向制御信号が「0」値の場合には、
双方向シフトレジスタ2内でハイを出力するレジスタは
そのままハイの出力を維持する必要がある関係上、シフ
ト方向制御信号が「0」値の場合にシフトクロックをマ
スクする必要がある。補間型変調部1´には、この機能
を行うマスク部55が別途設けられる。
【0082】前記マスク部55は、同図に示すように、
NOR回路56と、OR回路57とから成る。前記NO
R回路56は、遅延器10,3の出力信号(量子化器12
からの「0」の値の信号)を低階調化(nビット化)し
た図10に示す信号のうち最下位ビットとそれ以外のビ
ットとの合計2ビットの[00]を受けてハイとなる。
前記OR回路57は、前記NOR回路56の出力及びシ
フトクロックを受ける。従って、マスク部55は、図1
1に示すように、遅延器10,3の出力信号が「0」値の
際には、NOR回路56の出力及びOR回路57の出力
がハイとなって、この際のシフトクロックをマスクす
る。
NOR回路56と、OR回路57とから成る。前記NO
R回路56は、遅延器10,3の出力信号(量子化器12
からの「0」の値の信号)を低階調化(nビット化)し
た図10に示す信号のうち最下位ビットとそれ以外のビ
ットとの合計2ビットの[00]を受けてハイとなる。
前記OR回路57は、前記NOR回路56の出力及びシ
フトクロックを受ける。従って、マスク部55は、図1
1に示すように、遅延器10,3の出力信号が「0」値の
際には、NOR回路56の出力及びOR回路57の出力
がハイとなって、この際のシフトクロックをマスクす
る。
【0083】(双方向シフトレジスタの変形例)図12
は、双方向シフトレジスタ2の変形例を示す。同図で
は、双方向シフトレジスタ2の上限及び下限をリミット
できる構成、つまりアナログ出力電位の出力電圧範囲を
制限する構成となっている。
は、双方向シフトレジスタ2の変形例を示す。同図で
は、双方向シフトレジスタ2の上限及び下限をリミット
できる構成、つまりアナログ出力電位の出力電圧範囲を
制限する構成となっている。
【0084】図12の双方向シフトレジスタ2´は、図
3に示した中央に位置するレジスタ20,0(図12では
図示せず)を中心にその上方向に7段、その下方向に7
段の合計15段のシフトレジスタ20,1p〜20,7p、
20,1m〜20,7mと、セレクタ21,0、21,1p〜2
1,7p、21,1m〜21,7mと、第1の論理和回路(第
1の論理回路)22、及び第2の論理和回路(第2の論
理回路)23から成る。
3に示した中央に位置するレジスタ20,0(図12では
図示せず)を中心にその上方向に7段、その下方向に7
段の合計15段のシフトレジスタ20,1p〜20,7p、
20,1m〜20,7mと、セレクタ21,0、21,1p〜2
1,7p、21,1m〜21,7mと、第1の論理和回路(第
1の論理回路)22、及び第2の論理和回路(第2の論
理回路)23から成る。
【0085】前記第1の論理輪回路22は、最後段のレ
ジスタ20,7pの出力端子Qからのデータ、及びその前
段に位置するレジスタ20,6pの出力端子Qからのデー
タを受け、この両データの論理和を演算する。また、前
記第2の論理和回路23は、最前段のレジスタ20,7m
の出力端子Qからのデータ、及びその後段に位置するレ
ジスタ20,6mの出力端子Qからのデータを受け、この
両データの論理和を演算する。
ジスタ20,7pの出力端子Qからのデータ、及びその前
段に位置するレジスタ20,6pの出力端子Qからのデー
タを受け、この両データの論理和を演算する。また、前
記第2の論理和回路23は、最前段のレジスタ20,7m
の出力端子Qからのデータ、及びその後段に位置するレ
ジスタ20,6mの出力端子Qからのデータを受け、この
両データの論理和を演算する。
【0086】最後段に位置するレジスタ20,7pに対応
するセレクタ21,7pは、前記第1の論理和回路22か
らの出力、及び「0」信号を受け、シフト方向制御信号
の値が「+1」のときには第1の論理和回路22の出力
を選択し、シフト方向制御信号の値が「−1」のときに
は「0」信号を選択して、その選択したデータを最後段
に位置するレジスタ20,7pの入力端子Dに出力する。
するセレクタ21,7pは、前記第1の論理和回路22か
らの出力、及び「0」信号を受け、シフト方向制御信号
の値が「+1」のときには第1の論理和回路22の出力
を選択し、シフト方向制御信号の値が「−1」のときに
は「0」信号を選択して、その選択したデータを最後段
に位置するレジスタ20,7pの入力端子Dに出力する。
【0087】また、最前段に位置するレジスタ20,7m
に対応するセレクタ21,7mは、前記第2の論理和回路
23からの出力、及び「0」信号を受け、シフト方向制
御信号の値が「+1」のときには前記「0」信号を選択
し、シフト方向制御信号の値が「−1」のときには第2
の論理和回路23の出力を選択して、その選択したデー
タを最前段に位置するレジスタ20,7mの入力端子Dに
出力する。
に対応するセレクタ21,7mは、前記第2の論理和回路
23からの出力、及び「0」信号を受け、シフト方向制
御信号の値が「+1」のときには前記「0」信号を選択
し、シフト方向制御信号の値が「−1」のときには第2
の論理和回路23の出力を選択して、その選択したデー
タを最前段に位置するレジスタ20,7mの入力端子Dに
出力する。
【0088】前記第1及び第2の論理和回路22、23
並びに最前段及び最後段のセレクタ21,7m、21,7p
により、データ維持回路65を構成する。
並びに最前段及び最後段のセレクタ21,7m、21,7p
により、データ維持回路65を構成する。
【0089】以上の構成では、最後段のレジスタ20,7
pへのデータ入力がその前段に位置するレジスタ20,6
pからの入力の場合には、最後段のレジスタ20,7pの
入力端子Dには、自己の出力とその前段のレジスタ2
0,6pの出力との論理和が入力される。一方、最後段の
レジスタ20,7pからその前段のレジスタ20,6pへの
データ入力時には、「0」が入力される。最前段のレジ
スタ20,7mに関しても同様であり、最前段のレジスタ
20,7mへのデータ入力がその後段のレジスタ20,6m
からの入力の時には、最前段のレジスタ20,7mの入力
端子Dには、自己の出力とその後段のレジスタ20,6m
の出力との論理和が入力され、その逆に、最前段のレジ
スタ20,7mからその後段のレジスタ20,6mへのデー
タ入力時には、「0」が入力される。従って、シフトデ
ータのハイ出力が双方向シフトレジスタ2の両端に位置
した時、例えば最後段のレジスタ20,7pの出力がハイ
の時には、その前段のレジスタ20,6pからのデータ入
力時(レジスタ20,6pの出力がロウである時)であっ
ても、論理和回路22の出力はハイとなり、最後段のレ
ジスタ20,7pの出力値(ハイ)はロウとはならない。
最前段のレジスタ20,7mに関しても同様である。
pへのデータ入力がその前段に位置するレジスタ20,6
pからの入力の場合には、最後段のレジスタ20,7pの
入力端子Dには、自己の出力とその前段のレジスタ2
0,6pの出力との論理和が入力される。一方、最後段の
レジスタ20,7pからその前段のレジスタ20,6pへの
データ入力時には、「0」が入力される。最前段のレジ
スタ20,7mに関しても同様であり、最前段のレジスタ
20,7mへのデータ入力がその後段のレジスタ20,6m
からの入力の時には、最前段のレジスタ20,7mの入力
端子Dには、自己の出力とその後段のレジスタ20,6m
の出力との論理和が入力され、その逆に、最前段のレジ
スタ20,7mからその後段のレジスタ20,6mへのデー
タ入力時には、「0」が入力される。従って、シフトデ
ータのハイ出力が双方向シフトレジスタ2の両端に位置
した時、例えば最後段のレジスタ20,7pの出力がハイ
の時には、その前段のレジスタ20,6pからのデータ入
力時(レジスタ20,6pの出力がロウである時)であっ
ても、論理和回路22の出力はハイとなり、最後段のレ
ジスタ20,7pの出力値(ハイ)はロウとはならない。
最前段のレジスタ20,7mに関しても同様である。
【0090】従って、図12に示した双方向シフトレジ
スタ2´を用いた抵抗ラダー型オーバーサンプリングD
A変換器では、双方向シフトレジスタ2´の最後段又は
最前段に各々位置するレジスタ20,7p、20,7mがデ
ータを保持している状態で更に後段又は前段へのデータ
シフトが要求された時であっても、その最後段又は最前
段に各々位置するレジスタ20,7p、20,7mのデータ
保持が維持されるので、抵抗ラダー型DA変換器3の全
てのスイッチがオフである状態は起こり得ない。 特
に、抵抗ラダー型D/A変換器3では、一般に、補間型
変調部やオーバーサンプリングディジタル入力信号を作
るためのディジタルフィルタの図13(a)に示す過渡
応答により、本来の入力信号振幅よりも大振幅化が生じ
ることがあるが、この過渡応答時に、双方向シフトレジ
スタの段数が入力信号最大振幅分しかない場合に、前記
図3の双方向シフトレジスタ2では、最大振幅を超える
と、シフトレジスタ群の中でハイを出力するレジスタが
存在しなくなり、その結果、D/A変換器の出力は、同
図(b)に示すように出力が不定な非常にノイズに弱い
ハイインピーダンスノードとなってしまうが、本変形例
の図12の双方向シフトレジスタ2´によれば、入力信
号最大振幅を超えても、シフトレジスタ群の中でハイを
出力するレジスタは消えず、従ってD/A変換器の出力
は同図(c)に示すようにハイインピーダンスノードと
はならない。
スタ2´を用いた抵抗ラダー型オーバーサンプリングD
A変換器では、双方向シフトレジスタ2´の最後段又は
最前段に各々位置するレジスタ20,7p、20,7mがデ
ータを保持している状態で更に後段又は前段へのデータ
シフトが要求された時であっても、その最後段又は最前
段に各々位置するレジスタ20,7p、20,7mのデータ
保持が維持されるので、抵抗ラダー型DA変換器3の全
てのスイッチがオフである状態は起こり得ない。 特
に、抵抗ラダー型D/A変換器3では、一般に、補間型
変調部やオーバーサンプリングディジタル入力信号を作
るためのディジタルフィルタの図13(a)に示す過渡
応答により、本来の入力信号振幅よりも大振幅化が生じ
ることがあるが、この過渡応答時に、双方向シフトレジ
スタの段数が入力信号最大振幅分しかない場合に、前記
図3の双方向シフトレジスタ2では、最大振幅を超える
と、シフトレジスタ群の中でハイを出力するレジスタが
存在しなくなり、その結果、D/A変換器の出力は、同
図(b)に示すように出力が不定な非常にノイズに弱い
ハイインピーダンスノードとなってしまうが、本変形例
の図12の双方向シフトレジスタ2´によれば、入力信
号最大振幅を超えても、シフトレジスタ群の中でハイを
出力するレジスタは消えず、従ってD/A変換器の出力
は同図(c)に示すようにハイインピーダンスノードと
はならない。
【0091】尚、図12の双方向シフトレジスタ2´で
は、零クロスポイントに歪が入るが、過渡応答の場合の
みであり、定常状態(安定状態)では問題とならない。
は、零クロスポイントに歪が入るが、過渡応答の場合の
みであり、定常状態(安定状態)では問題とならない。
【0092】また、改良された図12の双方向シフトレ
ジスタ2´は、大振幅においてさほどS/Nを必要とし
ないDA変換器等に対して使用される用途では、回路規
模縮小のためにわざとレジスタの段数を制限しても、僅
かの素子数の増加(即ち、論理和回路を2個付加するこ
と)により、上述の効果が得られる。
ジスタ2´は、大振幅においてさほどS/Nを必要とし
ないDA変換器等に対して使用される用途では、回路規
模縮小のためにわざとレジスタの段数を制限しても、僅
かの素子数の増加(即ち、論理和回路を2個付加するこ
と)により、上述の効果が得られる。
【0093】(変調部の変形例)図14は、図1及び図
2に示した補間型変調部1に代えてデルタ変調部50を
設けた変形例を示す。
2に示した補間型変調部1に代えてデルタ変調部50を
設けた変形例を示す。
【0094】即ち、本発明は、変調部の出力が±1の範
囲内にある変調方式であれば、全て応用可能であるの
で、前記第1の実施例の補間型変調部1に代えて、デル
タ変調部を設けたものである。図14のデルタ変調部5
0は、図2に示した補間型変調部に対して、遅延器1
0,1がなく、また遅延器10,3から加算器11,1への信
号出力がない点でのみ異なる。
囲内にある変調方式であれば、全て応用可能であるの
で、前記第1の実施例の補間型変調部1に代えて、デル
タ変調部を設けたものである。図14のデルタ変調部5
0は、図2に示した補間型変調部に対して、遅延器1
0,1がなく、また遅延器10,3から加算器11,1への信
号出力がない点でのみ異なる。
【0095】(変調部の他の変形例)図15は、前記図
14に示したデルタ変調部60の変形例を示す。
14に示したデルタ変調部60の変形例を示す。
【0096】即ち、本変形例では、図14のデルタ変調
部60の1ビット量子化器12に代えて、前記第2の実
施例の補間型変調部1´の2ビット量子化器12´を設
けたものである。従って、本変形例では、図15の変形
例に比して、量子化雑音の総量をほぼ半減できる。
部60の1ビット量子化器12に代えて、前記第2の実
施例の補間型変調部1´の2ビット量子化器12´を設
けたものである。従って、本変形例では、図15の変形
例に比して、量子化雑音の総量をほぼ半減できる。
【0097】尚、以上の説明では、信号出力部を補間型
変調部1、1´及びデルタ変調部60、61により構成
したが、この補間型変調部及びデルタ変調部に代えて、
他の構成により信号出力部を構成してもよい。例えば、
2つのサンプリング点のデータの間を複数点で線形補間
する補間フィルタがある場合に、その補間フィルタの出
力が、1クロック毎に「+1」又は「−1」だけ変化す
るときには、この補間フィルタにより信号出力部を構成
してもよい。
変調部1、1´及びデルタ変調部60、61により構成
したが、この補間型変調部及びデルタ変調部に代えて、
他の構成により信号出力部を構成してもよい。例えば、
2つのサンプリング点のデータの間を複数点で線形補間
する補間フィルタがある場合に、その補間フィルタの出
力が、1クロック毎に「+1」又は「−1」だけ変化す
るときには、この補間フィルタにより信号出力部を構成
してもよい。
【0098】また、以上の説明では、出力電位選択部を
電圧ポテンショメータ型の抵抗ラダー型DA変換器によ
り構成したが、その他、R−2R型の抵抗ラダー型DA
変換器等により構成してもよいのは勿論である.
電圧ポテンショメータ型の抵抗ラダー型DA変換器によ
り構成したが、その他、R−2R型の抵抗ラダー型DA
変換器等により構成してもよいのは勿論である.
【0099】
【発明の効果】以上説明したように、請求項1ないし請
求項20記載の発明のオーバーサンプリングDA変換器
によれば、各ビット間に信号伝達の時間差(遅延差)が
生じた場合であっても、アナログ出力電位を連続して変
化させることができるので、従来のように過渡的にノイ
ズが発生するグリッチを解消でき、精度及び歩留まりが
良いオーバーサンプリングDA変換器を提供できる。
求項20記載の発明のオーバーサンプリングDA変換器
によれば、各ビット間に信号伝達の時間差(遅延差)が
生じた場合であっても、アナログ出力電位を連続して変
化させることができるので、従来のように過渡的にノイ
ズが発生するグリッチを解消でき、精度及び歩留まりが
良いオーバーサンプリングDA変換器を提供できる。
【0100】特に、請求項15及び請求項16記載のオ
ーバーサンプリングDA変換器によれば、出力電位選択
部(抵抗ラダー型DA変換器)がアナログ電位を出力し
ないオフの状態は起こり得ないので、特にサンプリング
レート変換時の過渡応答においてディジタル入力信号の
大振幅化が生じた際にも、出力電位が安定する。また、
大振幅な入力信号に対するSN比がさほど必要でない用
途に使用すれば、アナログ出力電圧範囲を制限して、双
方向シフトレジスタを構成するレジスタの段数を減らす
ことができるので、回路の小型化が実現でき、しかも小
振幅な入力信号に対するSN比の劣化を起こさない優れ
た効果を持つ。
ーバーサンプリングDA変換器によれば、出力電位選択
部(抵抗ラダー型DA変換器)がアナログ電位を出力し
ないオフの状態は起こり得ないので、特にサンプリング
レート変換時の過渡応答においてディジタル入力信号の
大振幅化が生じた際にも、出力電位が安定する。また、
大振幅な入力信号に対するSN比がさほど必要でない用
途に使用すれば、アナログ出力電圧範囲を制限して、双
方向シフトレジスタを構成するレジスタの段数を減らす
ことができるので、回路の小型化が実現でき、しかも小
振幅な入力信号に対するSN比の劣化を起こさない優れ
た効果を持つ。
【0101】また、請求項18及び請求項19記載のオ
ーバーサンプリングDA変換器によれば、双方向レジス
タ内で初期セットするレジスタの番号を変更することが
できるので、アナログ出力電位の基準電位に対するオフ
セット量を任意に設定することが可能である。
ーバーサンプリングDA変換器によれば、双方向レジス
タ内で初期セットするレジスタの番号を変更することが
できるので、アナログ出力電位の基準電位に対するオフ
セット量を任意に設定することが可能である。
【0102】更に、請求項20記載のオーバーサンプリ
ングDA変換器によれば、設定データ検出器でディジタ
ル出力信号と比較される値を零値としたので、回路規模
の小型化が図れると共に、基準電圧がアナログ出力電圧
範囲の中心電圧に設定されるので、大振幅な入力信号に
対するSN比の劣化が少ない効果が得られる。
ングDA変換器によれば、設定データ検出器でディジタ
ル出力信号と比較される値を零値としたので、回路規模
の小型化が図れると共に、基準電圧がアナログ出力電圧
範囲の中心電圧に設定されるので、大振幅な入力信号に
対するSN比の劣化が少ない効果が得られる。
【図1】第1の実施例のDA変換器の全体構成を示す図
である。
である。
【図2】第1の実施例の補間型変調部の信号線図であ
る。
る。
【図3】第1の実施例の双方向シフトレジスタ及び抵抗
ラダー型DA変換器の回路例を示す図である。
ラダー型DA変換器の回路例を示す図である。
【図4】第1の実施例の設定データ検出器の回路例を示
す図である。
す図である。
【図5】第1の実施例の双方向レジスタの初期化例を示
す図である。
す図である。
【図6】第1の実施例の遅延器のnビット化された出力
信号を示す図である。
信号を示す図である。
【図7】第1の実施例の動作説明図である。
【図8】第2の実施例のDA変換器の全体構成を示す図
である。
である。
【図9】第2の実施例の補間型変調部の信号線図であ
る。
る。
【図10】第2の実施例の遅延器のnビット化された出
力信号を示す図である。
力信号を示す図である。
【図11】第2の実施例のマスク部の動作を示す説明図
である。
である。
【図12】双方向レジスタの変形例を示す回路図であ
る。
る。
【図13】双方向レジスタの変形例における過渡応答で
の動作説明図である。
の動作説明図である。
【図14】変調部の変形例であるデルタ変調部の具体的
構成を示す図である。
構成を示す図である。
【図15】変調部の他の変形例であるデルタ変調部の具
体的構成を示す図である。
体的構成を示す図である。
【図16】従来例のDA変換器の全体構成を示す図であ
る。
る。
【図17】従来例の補間型変調部の信号線図である。
【図18】従来例のデコーダ回路及び抵抗ラダー型DA
変換器の具体的回路を示す図である。
変換器の具体的回路を示す図である。
【図19】従来例の動作説明図である。
1、1´ 補間型変調部(信号出
力部) 2 双方向シフトレジスタ 3 抵抗ラダー型DA変換
器(出力電位選択部) 4 設定データ検出器 5 デコーダ 10,3 第1の遅延器 10,2 第2の遅延器 10,1 第1の遅延器 11,1 第1の加算器 11,2 第2の加算器 12 1ビット量子化器 12´ 2ビット量子化器 20,0、20,1p〜20,7p 20,1m〜20,7m レジスタ 21,0、21,1p〜21,7p 21,1m〜21,7m セレクタ 22 論理和回路(第1の論
理回路) 23 論理和回路(第2の論
理回路) 30 抵抗 31,0、31,1p〜31,2p 31,3m〜31,3m スイッチ 40 論理積回路 55 マスク部 56 NOR回路 57 OR回路 60、61 デルタ変調部(信号出
力部) 65 データ維持回路
力部) 2 双方向シフトレジスタ 3 抵抗ラダー型DA変換
器(出力電位選択部) 4 設定データ検出器 5 デコーダ 10,3 第1の遅延器 10,2 第2の遅延器 10,1 第1の遅延器 11,1 第1の加算器 11,2 第2の加算器 12 1ビット量子化器 12´ 2ビット量子化器 20,0、20,1p〜20,7p 20,1m〜20,7m レジスタ 21,0、21,1p〜21,7p 21,1m〜21,7m セレクタ 22 論理和回路(第1の論
理回路) 23 論理和回路(第2の論
理回路) 30 抵抗 31,0、31,1p〜31,2p 31,3m〜31,3m スイッチ 40 論理積回路 55 マスク部 56 NOR回路 57 OR回路 60、61 デルタ変調部(信号出
力部) 65 データ維持回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 錠二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 稲垣 誠三 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松澤 昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭57−102690(JP,A) 特開 平4−219009(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 11/00
Claims (20)
- 【請求項1】 ディジタル信号を入力し、この入力信号
の変化に応じて値が1クロックで設定ステップ電圧だけ
正電圧方向又は負電圧方向に変化を指示するディジタル
信号を出力する信号出力部と、 前記信号出力部からの出力信号を受け、前記信号出力部
からの出力信号をデータシフト方向制御信号とすると共
に、並んで配置された複数のレジスタを有すると共に、
これら複数のレジスタの何れか1個のレジスタのデータ
出力値が選択状態を指示し、前記1個のレジスタの選択
状態を指示するデータ出力値とは極性の異なる残りのレ
ジスタのデータ出力値が非選択状態を指示し、更に、所
定時間毎にデータシフトクロックを受け、このデータシ
フトクロックを受ける毎に前記選択状態を指示するデー
タが前記データシフト方向制御信号の値に応じて前段の
レジスタ又は後段のレジスタに移動する双方向シフトレ
ジスタと、 第1の基準電位と第2の基準電位との間を抵抗分割して
得られる複数の電位のうちの一つの電位を、前記双方向
シフトレジスタの各レジスタのデータ出力値に応じて選
択する出力電位選択部とを備えたことを特徴とするオー
バーサンプリングDA変換器。 - 【請求項2】 信号出力部はオーバーサンプリング補間
型変調器より成り、 前記補間型変調器は、 入力される信号をその信号の値に応じて+1又は−1の
2値に量子化する量子化器と、 前記量子化器による量子化により生じる量子化雑音に対
して変調するデルタ−シグマ変調器と、 ディジタル入力信号に対応する予測値を求め、この予測
値と前記ディジタル入力信号の値との差分を示す差信号
を量子化するデルタ変調器とを組合せて成ることを特徴
とする請求項1記載のオーバーサンプリングDA変換
器。 - 【請求項3】 信号出力部はオーバーサンプリング補間
型変調器より成り、 前記補間型変調器は、 入力される信号をその信号の値に応じて+1、0又は−
1の3値に量子化する量子化器と、 前記量子化器による量子化により生じる量子化雑音に対
して変調するデルタ−シグマ変調器と、 ディジタル入力信号に対応する予測値を求め、この予測
値と前記ディジタル入力信号の値との差分を示す差信号
を量子化するデルタ変調器とを組合せて成ることを特徴
とする請求項1記載のオーバーサンプリングDA変換
器。 - 【請求項4】 オーバーサンプリング補間型変調器は、 第1及び第2の加算器と、第1、第2及び第3の遅延器
と、量子化器とから成り、 前記量子化器は、前記第1の加算器の出力をその値に応
じて+1又は−1の2値に量子化し、 前記第1の遅延器は、前記量子化器の出力を設定遅延時
間遅延させ、 前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、 前記第2の加算器は、前記第1及び第2の遅延器の各出
力を加算してディジタル入力信号に対する予測値を算出
し、 前記第3の遅延器は、前記第1の加算器の出力を設定遅
延時間遅延させ、 前記第1の加算器は、ディジタル入力信号並びに、前記
第1の遅延器の出力と同値で且つその値の正負を反転し
た信号、前記第3の遅延器の出力、及び前記第2の加算
器の出力と同値で且つその値の正負を反転した信号を加
算することを特徴とする請求項2記載のオーバーサンプ
リングDA変換器。 - 【請求項5】 オーバーサンプリング補間型変調器は、 第1及び第2の加算器と、第1、第2及び第3の遅延器
と、量子化器とから成り、 前記量子化器は、前記第1の加算器の出力をその値に応
じて+1、0又は−1の3値に量子化し、 前記第1の遅延器は、前記量子化器の出力を設定遅延時
間遅延させ、 前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、 前記第2の加算器は、前記第1及び第2の遅延器の各出
力を加算してディジタル入力信号に対する予測値を算出
し、 前記第3の遅延器は、前記第1の加算器の出力を設定遅
延時間遅延させ、 前記第1の加算器は、ディジタル入力信号並びに、前記
第1の遅延器の出力と同値で且つその値の正負を反転し
た信号、前記第3の遅延器の出力、及び前記第2の加算
器の出力と同値で且つその値の正負を反転した信号を加
算することを特徴とする請求項3記載のオーバーサンプ
リングDA変換器。 - 【請求項6】 信号出力部はオーバーサンプリング・デ
ルタ変調器より成り、 前記デルタ変調器は、 信号をその値に応じて+1又は−1の2値に量子化する
量子化器を有し、 ディジタル入力信号に対応する予測値を求め、この予測
値と前記ディジタル入力信号の値との差分を示す差信号
を前記量子化器により量子化することを特徴とする請求
項1記載のオーバーサンプリングDA変換器。 - 【請求項7】 信号出力部はオーバーサンプリング・デ
ルタ変調器より成り、 前記デルタ変調器は、 信号をその値に応じて+1、0又は−1の3値に量子化
する量子化器を有し、 ディジタル入力信号に対応する予測値を求め、この予測
値と前記ディジタル入力信号の値との差分を示す差信号
を前記量子化器により量子化することを特徴とする請求
項1記載のオーバーサンプリングDA変換器。 - 【請求項8】 オーバーサンプリング・デルタ変調器
は、 第1及び第2の加算器と、第1及び第2の遅延器と、量
子化器とから成り、 前記量子化器は、前記第1の加算器の出力をその値に応
じて+1又は−1の2値に量子化し、 前記第1の遅延器は、前記量子化器の出力を設定遅延時
間遅延させ、 前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、 前記第2の加算器は、前記第1及び第2の遅延器の各出
力を加算してディジタル入力信号に対する予測値を算出
し、 前記第1の加算器は、ディジタル入力信号、及び前記第
2の加算器の出力と同値で且つその値の正負を反転した
信号を加算することを特徴とする請求項6記載のオーバ
ーサンプリングDA変換器。 - 【請求項9】 オーバーサンプリング・デルタ変調器
は、 第1及び第2の加算器と、第1及び第2の遅延器と、量
子化器とから成り、 前記量子化器は、前記第1の加算器の出力をその値に応
じて+1、0又は−1の3値に量子化し、 前記第1の遅延器は、前記量子化器の出力を設定遅延時
間遅延させ、 前記第2の遅延器は、前記第2の加算器の出力を設定遅
延時間遅延させ、 前記第2の加算器は、前記第1及び第2の遅延器の各出
力を加算してディジタル入力信号に対する予測値を算出
し、 前記第1の加算器は、ディジタル入力信号、及び前記第
2の加算器の出力と同値で且つその値の正負を反転した
信号を加算することを特徴とする請求項8記載のオーバ
ーサンプリングDA変換器。 - 【請求項10】 各遅延器は、遅延器用クロックを受
け、この遅延器用クロックを受ける毎に動作し、 前記遅延器用クロックは、シフトクロックとして双方向
シフタレジスタに入力されることを特徴とする請求項4
又は請求項8記載のオーバーサンプリングDA変換器。 - 【請求項11】 各遅延器は、遅延器用クロックを受
け、この遅延器用クロックを受ける毎に動作し、 また、別途、前記遅延用クロックを受け、第1の遅延器
が0の値を出力する時にはこの時の遅延用クロックをマ
スクし、第1の遅延器が+1又は−1の値を出力する時
にはこの時の遅延用クロックをマスクしないマスク部を
備え、 前記マスク部からの遅延用クロックがシフトクロックと
して双方向シフタレジスタに入力されることを特徴とす
る請求項5又は請求項9記載のオーバーサンプリングD
A変換器。 - 【請求項12】 マスク部は、 第1の遅延器からの複数ビットより成る信号のうち、最
下位ビットとその最下位ビット以外のビットとの合計2
ビットを入力するNOR回路と、 前記NOR回路の出力、及び遅延用クロックを受けるO
R回路とから成り、 前記OR回路の出力がシフトクロックとして双方向シフ
トレジスタに出力されることを特徴とする請求項11記
載のオーバーサンプリングDA変換器。 - 【請求項13】 シフト方向制御信号は、第1の遅延器
の出力であることを特徴とする請求項4、請求項5、請
求項8、請求項9又は請求項11記載のオーバーサンプ
リングDA変換器。 - 【請求項14】 双方向シフトレジスタは、 並んで配置された複数のレジスタと、 前記複数個のレジスタと同数で且つ対応するレジスタの
前段に配置される複数個のセレクタとを備え、 前記各レジスタは、データの入力端子と、データの出力
端子と、クロック入力端子とを有し、前記クロック入力
端子にシフトクロックが入力され、 前記各セレクタは、対応するレジスタの前段及び後段に
各々位置するレジスタの出力端子から出力されるデータ
を受け、シフト方向制御信号の値が+1のとき前段に位
置するレジスタからのデータを選択する一方、シフト方
向制御信号の値が−1のとき後段に位置するレジスタか
らのデータを選択し、選択したデータを対応するレジス
タの入力端子に出力することを特徴とする請求項2、請
求項3、請求項4、請求項5、請求項6、請求項7、請
求項8又は請求項9記載のオーバーサンプリングDA変
換器。 - 【請求項15】 双方向シフトレジスタは、 最前段に位置するレジスタがデータを保持している状態
で更に前段へのデータシフトが要求された時、又は最後
段に位置するレジスタがデータを保持している状態で更
に後段へのデータシフトが要求された時、この最前段又
は最後段のレジスタによるデータの保持を維持するデー
タ維持回路を有することを特徴とする、請求項1、請求
項2、請求項3、請求項4、請求項5、請求項6、請求
項7、請求項8又は請求項9記載のオーバーサンプリン
グDA変換器。 - 【請求項16】 双方向シフトレジスタは、 並んで配置された複数のレジスタと、 前記複数個のレジスタと同数で且つ対応するレジスタの
前段に配置される複数個のセレクタと、 第1及び第2の論理回路とを備え、 前記各レジスタは、データの入力端子と、データの出力
端子と、クロック入力端子とを有し、前記クロック入力
端子にシフトクロックが入力され、 前記第1の論理回路は、最後段及びその前段に各々位置
するレジスタの出力端子からのデータを受け、この両デ
ータの論理和を演算し、 前記第2の論理回路は、最前段及びその後段に各々位置
するレジスタの出力端子からのデータを受け、この両デ
ータの論理和を演算し、 最後段に位置するレジスタに対応するセレクタは、前記
第1の論理回路からの出力、及び0値を示す零信号を受
け、シフト方向制御信号の値が+1のとき前記第1の論
理回路の出力を選択する一方、シフト方向制御信号の値
が−1のとき前記零信号を選択し、選択したデータを最
後段に位置するレジスタの入力端子に出力し、 最前段に位置するレジスタに対応するセレクタは、前記
第2の論理回路からの出力、及び0値を示す零信号を受
け、シフト方向制御信号の値が+1のとき前記零信号を
選択する一方、シフト方向制御信号の値が−1のとき前
記第2の論理回路の出力を選択し、選択したデータを最
前段に位置するレジスタの入力端子に出力し、 前記最後段及び最前段に各々位置するレジスタに対応す
るセレクタ以外の各セレクタは、対応するレジスタの前
段及び後段に各々位置するレジスタの出力端子から出力
されるデータを受け、シフト方向制御信号の値が+1の
とき前段に位置するレジスタからのデータを選択する一
方、シフト方向制御信号の値が−1のとき後段に位置す
るレジスタからのデータを選択し、選択したデータを対
応するレジスタの入力端子に出力し、 前記第1及び第2の論理回路並びに前記最後段及び最前
段に各々位置するレジスタに対応するセレクタにより、
データ維持回路が構成されることを特徴とする請求項1
4記載のオーバーサンプリングDA変換器。 - 【請求項17】 出力電位選択部は、 第1の基準電位と第2の基準電位との間に配置された抵
抗と、 前記抵抗を複数に分割した点に各々配置される複数個の
スイッチとを有し、 前記各スイッチは、双方向シフトレジスタの各レジスタ
の出力端子からの出力により制御されることを特徴とす
る請求項1記載のオーバーサンプリングDA変換器。 - 【請求項18】 双方向シフトレジスタの複数個のレジ
スタは、各々、セット端子と、リセット端子とを有し、 また別途、設定データ検出器を有し、 前記設定データ検出器は、 信号出力部の出力信号と、予め設定された値との一致を
検出し、 前記設定データ検出器の一致検出信号は、双方向シフト
レジスタを構成する全レジスタのうち所定の1つのレジ
スタのセット端子に入力されると共に、他のレジスタを
リセット端子に入力されることを特徴とする請求項1記
載のオーバーサンプリングDA変換器。 - 【請求項19】 設定データ検出器は論理積回路から成
ることを特徴とする請求項18記載のオーバーサンプリ
ングDA変換器。 - 【請求項20】 論理積回路は、第2の遅延器からの低
階調化されたディジタル出力信号を受け、このディジタ
ル出力信号が零値に一致するとき、一致検出信号を出力
することを特徴とする請求項19記載のオーバーサンプ
リングDA変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07165250A JP3142747B2 (ja) | 1994-08-01 | 1995-06-30 | オーバーサンプリングda変換器 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18003594 | 1994-08-01 | ||
JP6-180035 | 1994-08-01 | ||
JP07165250A JP3142747B2 (ja) | 1994-08-01 | 1995-06-30 | オーバーサンプリングda変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08102670A JPH08102670A (ja) | 1996-04-16 |
JP3142747B2 true JP3142747B2 (ja) | 2001-03-07 |
Family
ID=26490056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07165250A Expired - Fee Related JP3142747B2 (ja) | 1994-08-01 | 1995-06-30 | オーバーサンプリングda変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3142747B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11218739A (ja) * | 1997-04-22 | 1999-08-10 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の駆動回路 |
GB2349756B (en) * | 1999-05-06 | 2003-05-14 | Sony Uk Ltd | Signal processors |
US7706495B2 (en) | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
JP4410128B2 (ja) * | 2004-03-12 | 2010-02-03 | パナソニック株式会社 | 周波数変調装置及びポーラ変調送信装置 |
JP6926546B2 (ja) * | 2017-03-14 | 2021-08-25 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
-
1995
- 1995-06-30 JP JP07165250A patent/JP3142747B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08102670A (ja) | 1996-04-16 |
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