JP3035188B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H01L27/0925—
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Description
【０００１】
【産業上の利用分野】本発明は、素子分離技術として、
特に集積度の高い半導体集積回路にとって好適なフィー
ルドシールド素子分離技術を用いた半導体装置に関する
ものである。
特に集積度の高い半導体集積回路にとって好適なフィー
ルドシールド素子分離技術を用いた半導体装置に関する
ものである。
【０００２】
【従来の技術】シリコンを半導体基板として使用した半
導体装置においては、従来から、素子分離法として基板
上に選択的に厚い熱酸化膜を形成する、いわゆるＬＯＣ
ＯＳ（Local Oxidation of Silicon）法がよく用いられ
てきた。ところが、ＬＯＣＯＳ法では厚い熱酸化膜の周
縁からアクティブ領域に向かって横方向に成長する酸化
膜領域、いわゆるバーズビーク（Bird's Beak）が微細
化の障害となるため、近年、他の技術、特にフィールド
シールド素子分離法が注目されてきている。
導体装置においては、従来から、素子分離法として基板
上に選択的に厚い熱酸化膜を形成する、いわゆるＬＯＣ
ＯＳ（Local Oxidation of Silicon）法がよく用いられ
てきた。ところが、ＬＯＣＯＳ法では厚い熱酸化膜の周
縁からアクティブ領域に向かって横方向に成長する酸化
膜領域、いわゆるバーズビーク（Bird's Beak）が微細
化の障害となるため、近年、他の技術、特にフィールド
シールド素子分離法が注目されてきている。
【０００３】その一例として、ＣＭＯＳトランジスタの
素子分離への適用例について図７を用いて説明する。図
７に示すように、Ｐ型基板１（半導体基板）内に形成さ
れたＮ−Ｗｅｌｌ領域２には、ソース・ドレイン拡散層
３、４（Ｐ型拡散層）を備えたＰチャンネルアクティブ
トランジスタ５を分離するためのフィールドシールド電
極６、６、…が形成され、一方、Ｐ型基板１領域には、
ソース・ドレイン拡散層７、８（Ｎ型拡散層）を備えた
Ｎチャンネルアクティブトランジスタ９を分離するため
のフィールドシールド電極１０、１０、…が形成されて
いる。
素子分離への適用例について図７を用いて説明する。図
７に示すように、Ｐ型基板１（半導体基板）内に形成さ
れたＮ−Ｗｅｌｌ領域２には、ソース・ドレイン拡散層
３、４（Ｐ型拡散層）を備えたＰチャンネルアクティブ
トランジスタ５を分離するためのフィールドシールド電
極６、６、…が形成され、一方、Ｐ型基板１領域には、
ソース・ドレイン拡散層７、８（Ｎ型拡散層）を備えた
Ｎチャンネルアクティブトランジスタ９を分離するため
のフィールドシールド電極１０、１０、…が形成されて
いる。
【０００４】そして、Ｐチャンネル素子分離用フィール
ドシールド電極６には電源電圧（例えば５Ｖ、以下、Ｖ
DD と記載する）が、Ｎチャンネル素子分離用フィール
ドシールド電極１０には接地電位（＝０Ｖ、以下、ＧＮ
Ｄと記載する）がそれぞれ印加される構成となってお
り、ｐｎ接合の逆バイアスによる高抵抗を活用してアク
ティブトランジスタ５、９の電気的分離を行なってい
る。
ドシールド電極６には電源電圧（例えば５Ｖ、以下、Ｖ
DD と記載する）が、Ｎチャンネル素子分離用フィール
ドシールド電極１０には接地電位（＝０Ｖ、以下、ＧＮ
Ｄと記載する）がそれぞれ印加される構成となってお
り、ｐｎ接合の逆バイアスによる高抵抗を活用してアク
ティブトランジスタ５、９の電気的分離を行なってい
る。
【０００５】すなわち、Ｐチャンネル素子分離用フィー
ルドシールド電極６の直下には電子が誘起されて、フィ
ールドシールド電極６直下の基板はｎ+ （ｎ型キャリア
濃度が大きいことを意味する）型化され、フィールドシ
ールド電極６を中心としたＭＯＳ構造として見た場合に
ｐ+ −ｎ+ −ｐ+ といったｐｎ接合ができることにより
Ｐチャンネルアクティブトランジスタ５、５間の絶縁分
離がなされる。また同様に、Ｎチャンネル側に関して
は、ｎ+ −ｐ+ −ｎ+ といったｐｎ接合によりｎチャン
ネルアクティブトランジスタ９、９間の絶縁分離がなさ
れる。
ルドシールド電極６の直下には電子が誘起されて、フィ
ールドシールド電極６直下の基板はｎ+ （ｎ型キャリア
濃度が大きいことを意味する）型化され、フィールドシ
ールド電極６を中心としたＭＯＳ構造として見た場合に
ｐ+ −ｎ+ −ｐ+ といったｐｎ接合ができることにより
Ｐチャンネルアクティブトランジスタ５、５間の絶縁分
離がなされる。また同様に、Ｎチャンネル側に関して
は、ｎ+ −ｐ+ −ｎ+ といったｐｎ接合によりｎチャン
ネルアクティブトランジスタ９、９間の絶縁分離がなさ
れる。
【０００６】
【発明が解決しようとする課題】上述したように、フィ
ールドシールド素子分離法においては、フィールドシー
ルド電極とその両側の拡散層により１つのＭＯＳ構造が
形成され、このフィールドシールドＭＯＳがしきい値
（以下、ＶT と記載する）を持つことになる。そして、
各フィールドシールド電極の電位がそれぞれＶDD また
はＧＮＤに固定されているため、分離すべきトランジス
タの拡散層の電位の上限値や下限値が決まり、Ｐチャン
ネル領域では拡散層電位の上限値がＶDD ＋ＶT 、Ｎチ
ャンネル領域では下限値がＧＮＤ−ＶT となる。すなわ
ち、Ｐ型拡散層電位の上限値がＶDD＋ＶT を越えた場
合、または、Ｎ型拡散層電位の下限値がＧＮＤ−ＶT を
越えた場合、フィールドシールドＭＯＳがオンしてしま
い、素子分離の役目を果たさなくなる。
ールドシールド素子分離法においては、フィールドシー
ルド電極とその両側の拡散層により１つのＭＯＳ構造が
形成され、このフィールドシールドＭＯＳがしきい値
（以下、ＶT と記載する）を持つことになる。そして、
各フィールドシールド電極の電位がそれぞれＶDD また
はＧＮＤに固定されているため、分離すべきトランジス
タの拡散層の電位の上限値や下限値が決まり、Ｐチャン
ネル領域では拡散層電位の上限値がＶDD ＋ＶT 、Ｎチ
ャンネル領域では下限値がＧＮＤ−ＶT となる。すなわ
ち、Ｐ型拡散層電位の上限値がＶDD＋ＶT を越えた場
合、または、Ｎ型拡散層電位の下限値がＧＮＤ−ＶT を
越えた場合、フィールドシールドＭＯＳがオンしてしま
い、素子分離の役目を果たさなくなる。
【０００７】一方、例えばＤＲＡＭ等の半導体装置では
拡散層電位を変動させる要因がある。すなわち、トラン
ジスタの駆動周波数、およびトランジスタの容量等の装
置定数により拡散層電位の限界値を越えた上下の振幅が
オーバーシュート、アンダーシュートとして生じるので
ある。したがって、この拡散層電位が上記の上限値や下
限値に近づくかまたは越えるタイミングがあるが、それ
は素子分離上好ましいことではない。
拡散層電位を変動させる要因がある。すなわち、トラン
ジスタの駆動周波数、およびトランジスタの容量等の装
置定数により拡散層電位の限界値を越えた上下の振幅が
オーバーシュート、アンダーシュートとして生じるので
ある。したがって、この拡散層電位が上記の上限値や下
限値に近づくかまたは越えるタイミングがあるが、それ
は素子分離上好ましいことではない。
【０００８】さらに、フィールドシールド電極電位と拡
散層電位の差がＶT 以下であっても素子分離機能に影響
を及ぼさない範囲でフィールドシールド電極下で微小な
電流が流れる。この電流もデバイス全体の消費電流の一
部となるが、デバイスの高集積化が進んでいく中でデバ
イスの諸特性（ＡＣ、ＤＣ）に与える影響も大きくな
り、特にメモリセルの蓄積電荷に与える影響が大きくな
る。
散層電位の差がＶT 以下であっても素子分離機能に影響
を及ぼさない範囲でフィールドシールド電極下で微小な
電流が流れる。この電流もデバイス全体の消費電流の一
部となるが、デバイスの高集積化が進んでいく中でデバ
イスの諸特性（ＡＣ、ＤＣ）に与える影響も大きくな
り、特にメモリセルの蓄積電荷に与える影響が大きくな
る。
【０００９】このように、トランジスタ素子の分離が不
完全になると、例えばＤＲＡＭ等のメモリーではセルキ
ャパシタからの漏れ電流も増加し、リフレッシュ時間が
短くなり、消費電流の増加につながるといった問題が生
じる。したがって、フィールドシールド素子分離技術に
おいてもその分離性能の向上が望まれている。
完全になると、例えばＤＲＡＭ等のメモリーではセルキ
ャパシタからの漏れ電流も増加し、リフレッシュ時間が
短くなり、消費電流の増加につながるといった問題が生
じる。したがって、フィールドシールド素子分離技術に
おいてもその分離性能の向上が望まれている。
【００１０】そこで、拡散層電位の限界値の絶対値を大
きくする手段として、ＶT 自体を大きくすることが特公
平６−９１２２０号公報等で提案されている。これはフ
ィールドシールド電極下のフィールド酸化膜の膜厚をア
クティブトランジスタのゲート酸化膜よりも厚くしてボ
ディ効果を大きくする方法である。しかしながら、この
方法ではフィールドシールドＭＯＳの素子構造全体を高
くすることになり、フィールドシールドＭＯＳ上層のス
テップカバレッジの悪化という問題を引き起こすため、
特に今後の素子微細化に対して大きな障害となる。
きくする手段として、ＶT 自体を大きくすることが特公
平６−９１２２０号公報等で提案されている。これはフ
ィールドシールド電極下のフィールド酸化膜の膜厚をア
クティブトランジスタのゲート酸化膜よりも厚くしてボ
ディ効果を大きくする方法である。しかしながら、この
方法ではフィールドシールドＭＯＳの素子構造全体を高
くすることになり、フィールドシールドＭＯＳ上層のス
テップカバレッジの悪化という問題を引き起こすため、
特に今後の素子微細化に対して大きな障害となる。
【００１１】本発明は、上記の事情に鑑みてなされたも
のであって、安定した素子分離性能を有するとともに、
将来的な素子の微細化に対応し得るフィールドシールド
素子分離構造を適用した半導体装置を提供することを目
的とする。
のであって、安定した素子分離性能を有するとともに、
将来的な素子の微細化に対応し得るフィールドシールド
素子分離構造を適用した半導体装置を提供することを目
的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体装置は、半導体基板に形
成されたＮ型拡散層またはＰ型拡散層を有する複数の素
子を電気的に分離するためのフィールドシールドＭＯＳ
構造を備えた半導体装置において、Ｎチャンネル素子分
離領域のフィールドシールド電極に負電位が印加される
とともに、Ｐチャンネル素子分離領域のフィールドシー
ルド電極にＶDD の昇圧電位が印加される構成とされた
ことを特徴とするものである。
めに、請求項１に記載の半導体装置は、半導体基板に形
成されたＮ型拡散層またはＰ型拡散層を有する複数の素
子を電気的に分離するためのフィールドシールドＭＯＳ
構造を備えた半導体装置において、Ｎチャンネル素子分
離領域のフィールドシールド電極に負電位が印加される
とともに、Ｐチャンネル素子分離領域のフィールドシー
ルド電極にＶDD の昇圧電位が印加される構成とされた
ことを特徴とするものである。
【００１３】また、請求項２に記載の半導体装置は、前
記Ｎチャンネル素子分離領域のフィールドシールド電極
に、前記素子分離領域以外の箇所で使用される負電位を
発生する負電位発生回路が接続され、前記Ｐチャンネル
素子分離領域のフィールドシールド電極に、前記素子分
離領域以外の箇所で使用される電源電圧の昇圧電位を発
生する昇圧電位発生回路が接続されたことを特徴とする
ものである。
記Ｎチャンネル素子分離領域のフィールドシールド電極
に、前記素子分離領域以外の箇所で使用される負電位を
発生する負電位発生回路が接続され、前記Ｐチャンネル
素子分離領域のフィールドシールド電極に、前記素子分
離領域以外の箇所で使用される電源電圧の昇圧電位を発
生する昇圧電位発生回路が接続されたことを特徴とする
ものである。
【００１４】また、請求項３に記載の半導体装置は、前
記負電位発生回路が、前記半導体基板に供給する電位を
発生する基板電位発生回路とされたことを特徴とするも
のである。
記負電位発生回路が、前記半導体基板に供給する電位を
発生する基板電位発生回路とされたことを特徴とするも
のである。
【００１５】また、請求項４に記載の半導体装置は、前
記負電位または前記電源電圧の昇圧電位が前記各フィー
ルドシールド電極に印加される際に、それら電位を安定
させるための蓄積素子を有する電位蓄積回路が設けられ
たことを特徴とするものである。
記負電位または前記電源電圧の昇圧電位が前記各フィー
ルドシールド電極に印加される際に、それら電位を安定
させるための蓄積素子を有する電位蓄積回路が設けられ
たことを特徴とするものである。
【００１６】また、請求項５に記載の半導体装置は、前
記蓄積素子が、前記フィールドシールドＭＯＳ構造と同
一の層からなり前記各素子分離領域外の箇所に形成され
たＭＯＳ構造により構成されたことを特徴とするもので
ある。
記蓄積素子が、前記フィールドシールドＭＯＳ構造と同
一の層からなり前記各素子分離領域外の箇所に形成され
たＭＯＳ構造により構成されたことを特徴とするもので
ある。
【００１７】また、請求項６に記載の半導体装置は、前
記分離すべき素子の上方に積層されたメモリセルキャパ
シタを有し、前記蓄積素子が、前記フィールドシールド
ＭＯＳ構造と同一の層からなり前記各素子分離領域外の
箇所に形成されたＭＯＳ構造と、前記メモリセルキャパ
シタと同一の層からなり前記ＭＯＳ構造の上方に積層さ
れたキャパシタと、により構成されたことを特徴とする
ものである。
記分離すべき素子の上方に積層されたメモリセルキャパ
シタを有し、前記蓄積素子が、前記フィールドシールド
ＭＯＳ構造と同一の層からなり前記各素子分離領域外の
箇所に形成されたＭＯＳ構造と、前記メモリセルキャパ
シタと同一の層からなり前記ＭＯＳ構造の上方に積層さ
れたキャパシタと、により構成されたことを特徴とする
ものである。
【００１８】また、請求項７に記載の半導体装置は、前
記分離すべき素子が複数の回路ブロックに区分され、そ
の各回路ブロックにおける前記Ｎチャンネル素子分離領
域またはＰチャンネル素子分離領域のフィールドシール
ド電極に対して、前記複数の回路ブロックのうち少なく
とも２つの回路ブロック間で異なる電位を印加するため
の分離電極電位発生回路が設けられたことを特徴とする
ものである。また、請求項８に記載の半導体装置は、半
導体基板に形成されたＰ型拡散層を有する複数の素子を
電気的に分離するためのフィールドシールドＭＯＳ構造
を備えた半導体装置において、Ｐチャンネル素子分離領
域のフィールドシールド電極に電源電圧の昇圧電位が印
加される構成とされたことを特徴とするものである。
記分離すべき素子が複数の回路ブロックに区分され、そ
の各回路ブロックにおける前記Ｎチャンネル素子分離領
域またはＰチャンネル素子分離領域のフィールドシール
ド電極に対して、前記複数の回路ブロックのうち少なく
とも２つの回路ブロック間で異なる電位を印加するため
の分離電極電位発生回路が設けられたことを特徴とする
ものである。また、請求項８に記載の半導体装置は、半
導体基板に形成されたＰ型拡散層を有する複数の素子を
電気的に分離するためのフィールドシールドＭＯＳ構造
を備えた半導体装置において、Ｐチャンネル素子分離領
域のフィールドシールド電極に電源電圧の昇圧電位が印
加される構成とされたことを特徴とするものである。
【００１９】
【作用】請求項１に記載の半導体装置においては、Ｎチ
ャンネル素子分離領域のフィールドシールド電極に負電
位が印加され、Ｐチャンネル素子分離領域のフィールド
シールド電極にＶDD の昇圧電位が印加されるため、結
果として分離すべき素子における拡散層電位の限界値の
絶対値を従来に比べて大きくすることができる。例え
ば、負電位をＧＮＤ−β、ＶDD の昇圧電位をＶDD ＋α
と表すと、拡散層電位の限界値は、Ｎチャンネル側でＧ
ＮＤ−ＶT 、Ｐチャンネル側でＶDD ＋ＶTという従来の
値に比べて、Ｎチャンネル側で（ＧＮＤ−β）−ＶT 、
Ｐチャンネル側で（ＶDD ＋α）＋ＶT と双方ともにそ
の絶対値が大きくなる。これにより、拡散層電位の変動
に対する素子分離性能の余裕度が大きくなる。
ャンネル素子分離領域のフィールドシールド電極に負電
位が印加され、Ｐチャンネル素子分離領域のフィールド
シールド電極にＶDD の昇圧電位が印加されるため、結
果として分離すべき素子における拡散層電位の限界値の
絶対値を従来に比べて大きくすることができる。例え
ば、負電位をＧＮＤ−β、ＶDD の昇圧電位をＶDD ＋α
と表すと、拡散層電位の限界値は、Ｎチャンネル側でＧ
ＮＤ−ＶT 、Ｐチャンネル側でＶDD ＋ＶTという従来の
値に比べて、Ｎチャンネル側で（ＧＮＤ−β）−ＶT 、
Ｐチャンネル側で（ＶDD ＋α）＋ＶT と双方ともにそ
の絶対値が大きくなる。これにより、拡散層電位の変動
に対する素子分離性能の余裕度が大きくなる。
【００２０】また、請求項２に記載の半導体装置におい
ては、Ｎチャンネル素子分離領域のフィールドシールド
電極に素子分離領域以外の箇所で使用される負電位を発
生する負電位発生回路が接続され、Ｐチャンネル素子分
離領域のフィールドシールド電極に素子分離領域以外の
箇所で使用されるＶDD の昇圧電位を発生する昇圧電位
発生回路が接続されているため、この半導体装置を設計
する際に素子分離のために新たな電位発生回路を設ける
必要がなく、既存の電位発生回路と各フィールドシール
ド電極を配線で接続するだけで済む。
ては、Ｎチャンネル素子分離領域のフィールドシールド
電極に素子分離領域以外の箇所で使用される負電位を発
生する負電位発生回路が接続され、Ｐチャンネル素子分
離領域のフィールドシールド電極に素子分離領域以外の
箇所で使用されるＶDD の昇圧電位を発生する昇圧電位
発生回路が接続されているため、この半導体装置を設計
する際に素子分離のために新たな電位発生回路を設ける
必要がなく、既存の電位発生回路と各フィールドシール
ド電極を配線で接続するだけで済む。
【００２１】また、請求項３に記載の半導体装置におい
ては、負電位発生回路が基板電位発生回路とされたた
め、Ｎチャンネル素子分離領域のフィールドシールド電
極に負電位である基板電位（以下、ＶBB と記載する）
が印加されることになり、上記請求項１に記載の半導体
装置の作用が生じる。また、Ｎチャンネル素子分離領域
のフィールドシールド電極と既存の基板電位発生回路を
接続するだけで済み、さらにこの場合、フィールドシー
ルド電極と半導体基板間に電位差が発生しないので、フ
ィールドシールド電極と半導体基板間のリーク電流の発
生が防止される。
ては、負電位発生回路が基板電位発生回路とされたた
め、Ｎチャンネル素子分離領域のフィールドシールド電
極に負電位である基板電位（以下、ＶBB と記載する）
が印加されることになり、上記請求項１に記載の半導体
装置の作用が生じる。また、Ｎチャンネル素子分離領域
のフィールドシールド電極と既存の基板電位発生回路を
接続するだけで済み、さらにこの場合、フィールドシー
ルド電極と半導体基板間に電位差が発生しないので、フ
ィールドシールド電極と半導体基板間のリーク電流の発
生が防止される。
【００２２】また、請求項４に記載の半導体装置には、
蓄積素子を有する電位蓄積回路が設けられているので、
負電位またはＶDD の昇圧電位を各フィールドシールド
電極に印加する際に電位蓄積回路がそれら電位を安定さ
せる。例えば、ＤＲＡＭ等の半導体装置の場合、外部か
ら命令を受信した後、一連の論理に従って各種アクティ
ブトランジスタが作動する際に基板に大電流が発生する
ことにより、負電位であるＶBB が変動する。また、ワ
ード線駆動電位は通常、ＶDD ＋２Ｖt （Ｖt はアクテ
ィブトランジスタのしきい値）に昇圧されるため、これ
をフィールドシールド電極に印加するＶDD の昇圧電位
として採用することもできるが、ワード線駆動電位もワ
ード線の駆動時またはデータ出力時に一時的に充放電が
行なわれることにより過渡的に電位が変動する。ところ
が、フィールドシールド電極にこれら基板電位やワード
線駆動電位を印加する場合でも、蓄積素子を有する電位
蓄積回路を備えたことにより電位の安定化が図れる。
蓄積素子を有する電位蓄積回路が設けられているので、
負電位またはＶDD の昇圧電位を各フィールドシールド
電極に印加する際に電位蓄積回路がそれら電位を安定さ
せる。例えば、ＤＲＡＭ等の半導体装置の場合、外部か
ら命令を受信した後、一連の論理に従って各種アクティ
ブトランジスタが作動する際に基板に大電流が発生する
ことにより、負電位であるＶBB が変動する。また、ワ
ード線駆動電位は通常、ＶDD ＋２Ｖt （Ｖt はアクテ
ィブトランジスタのしきい値）に昇圧されるため、これ
をフィールドシールド電極に印加するＶDD の昇圧電位
として採用することもできるが、ワード線駆動電位もワ
ード線の駆動時またはデータ出力時に一時的に充放電が
行なわれることにより過渡的に電位が変動する。ところ
が、フィールドシールド電極にこれら基板電位やワード
線駆動電位を印加する場合でも、蓄積素子を有する電位
蓄積回路を備えたことにより電位の安定化が図れる。
【００２３】また、請求項５に記載の半導体装置におい
ては、蓄積素子がフィールドシールドＭＯＳ構造と同一
の層からなり各素子分離領域外の箇所に形成されたＭＯ
Ｓ構造で構成されている。すなわち、そのＭＯＳ構造を
フィールドシールド分離手段としてではなく、いわゆる
ＭＯＳキャパシタとして利用するものであって、電位蓄
積回路のために新たな配置領域や素子構造を必要とする
ことなく、容易に電位蓄積回路を構成することができ
る。
ては、蓄積素子がフィールドシールドＭＯＳ構造と同一
の層からなり各素子分離領域外の箇所に形成されたＭＯ
Ｓ構造で構成されている。すなわち、そのＭＯＳ構造を
フィールドシールド分離手段としてではなく、いわゆる
ＭＯＳキャパシタとして利用するものであって、電位蓄
積回路のために新たな配置領域や素子構造を必要とする
ことなく、容易に電位蓄積回路を構成することができ
る。
【００２４】また、請求項６に記載の半導体装置は、ゲ
ート電極の上方に積層されたメモリセルキャパシタを有
することを前提として、蓄積素子がフィールドシールド
ＭＯＳ構造と同一の層からなるＭＯＳ構造と、メモリセ
ルキャパシタと同一の層からなりＭＯＳ構造の上方に積
層されたキャパシタにより構成されている。したがっ
て、蓄積素子全体の容量がＭＯＳ構造の容量とキャパシ
タの容量の和で表され、また、蓄積素子形成のために新
たな製造工程を追加する必要もない。
ート電極の上方に積層されたメモリセルキャパシタを有
することを前提として、蓄積素子がフィールドシールド
ＭＯＳ構造と同一の層からなるＭＯＳ構造と、メモリセ
ルキャパシタと同一の層からなりＭＯＳ構造の上方に積
層されたキャパシタにより構成されている。したがっ
て、蓄積素子全体の容量がＭＯＳ構造の容量とキャパシ
タの容量の和で表され、また、蓄積素子形成のために新
たな製造工程を追加する必要もない。
【００２５】また、請求項７に記載の半導体装置におい
ては、分離すべき複数の素子が複数の回路ブロックに区
分され、その各回路ブロックにおける各フィールドシー
ルド電極に対して少なくとも２つの回路ブロック間で異
なる電位を印加するための分離電極電位発生回路が設け
られているため、要求される素子分離性能がそれぞれ異
なる回路ブロックに対して分離電極電位発生回路から最
適な印加電圧が供給される。
ては、分離すべき複数の素子が複数の回路ブロックに区
分され、その各回路ブロックにおける各フィールドシー
ルド電極に対して少なくとも２つの回路ブロック間で異
なる電位を印加するための分離電極電位発生回路が設け
られているため、要求される素子分離性能がそれぞれ異
なる回路ブロックに対して分離電極電位発生回路から最
適な印加電圧が供給される。
【００２６】
【実施例】以下、本発明の一実施例を図１〜図５を参照
して説明する。本実施例はＣＭＯＳトランジスタ構成の
ＤＲＡＭに対して本発明を適用した例であって、特に本
発明に係わる回路要素として、基板電位発生回路、昇圧
電位発生回路、電位蓄積回路、分離電極電位発生回路等
を備えている。また、図１は本実施例の半導体装置１２
における基本的な素子分離構造を示す図であるが、図７
に示した従来の半導体装置と同一の構成要素については
同一の符号を付し、説明を省略する。
して説明する。本実施例はＣＭＯＳトランジスタ構成の
ＤＲＡＭに対して本発明を適用した例であって、特に本
発明に係わる回路要素として、基板電位発生回路、昇圧
電位発生回路、電位蓄積回路、分離電極電位発生回路等
を備えている。また、図１は本実施例の半導体装置１２
における基本的な素子分離構造を示す図であるが、図７
に示した従来の半導体装置と同一の構成要素については
同一の符号を付し、説明を省略する。
【００２７】図１に示すように、Ｎ−Ｗｅｌｌ領域２内
のＰチャンネル素子分離領域１７の各フィールドシール
ド電極６に昇圧電位発生回路１３が接続されている。昇
圧電位発生回路１３はこの半導体装置１２において元
来、ワード線駆動電位や出力バッファ駆動電位を供給す
るために存在し、ＶDD ＋２Ｖtn （Ｖtn はＮチャンネ
ルアクティブトランジスタのしきい値）の電位を発生す
るものである。本実施例の場合、具体的には５Ｖ＋２×
０．７Ｖ＝６．４Ｖの電位が発生し、この電位がＰチャ
ンネル素子分離領域１７の各フィールドシールド電極６
に印加されるように構成されている。
のＰチャンネル素子分離領域１７の各フィールドシール
ド電極６に昇圧電位発生回路１３が接続されている。昇
圧電位発生回路１３はこの半導体装置１２において元
来、ワード線駆動電位や出力バッファ駆動電位を供給す
るために存在し、ＶDD ＋２Ｖtn （Ｖtn はＮチャンネ
ルアクティブトランジスタのしきい値）の電位を発生す
るものである。本実施例の場合、具体的には５Ｖ＋２×
０．７Ｖ＝６．４Ｖの電位が発生し、この電位がＰチャ
ンネル素子分離領域１７の各フィールドシールド電極６
に印加されるように構成されている。
【００２８】一方、Ｐ型基板１領域内のＮチャンネル素
子分離領域１８の各フィールドシールド電極１０に基板
電位発生回路１４が接続されている。基板電位発生回路
１４は元来、Ｐ型基板１の電位を供給するために存在
し、−１／２ＶDD の電位を発生するものである。本実
施例の場合、具体的には（−１／２）×５Ｖ＝−２．５
Ｖの電位が発生し、この電位がＮチャンネル素子分離領
域１８の各フィールドシールド電極１０に印加されるよ
うに構成されている。
子分離領域１８の各フィールドシールド電極１０に基板
電位発生回路１４が接続されている。基板電位発生回路
１４は元来、Ｐ型基板１の電位を供給するために存在
し、−１／２ＶDD の電位を発生するものである。本実
施例の場合、具体的には（−１／２）×５Ｖ＝−２．５
Ｖの電位が発生し、この電位がＮチャンネル素子分離領
域１８の各フィールドシールド電極１０に印加されるよ
うに構成されている。
【００２９】したがって、Ｐチャンネル素子分離領域１
７のフィールドシールドＭＯＳ構造１５をＰチャンネル
トランジスタとみなしたときのしきい値が−２Ｖの場
合、このフィールドシールドＭＯＳトランジスタの拡散
層電位ＶDD がオーバーシュートしてこのトランジスタ
をオンさせる上限値は、従来のフィールドシールド素子
分離においては７Ｖであるのに対し、本実施例の場合に
は昇圧電位分（２Ｖtn）だけ上昇して８．４Ｖと絶対値
が大きくなる。また同様に、Ｎチャンネル素子分離領域
１８のフィールドシールドＭＯＳ構造１６をＮチャンネ
ルトランジスタとみなしたときのしきい値が２Ｖの場
合、拡散層電位ＶDD がアンダーシュートしてこのトラ
ンジスタをオンさせる下限値は、従来の−２Ｖから−
４．５Ｖと絶対値が大きくなる。
７のフィールドシールドＭＯＳ構造１５をＰチャンネル
トランジスタとみなしたときのしきい値が−２Ｖの場
合、このフィールドシールドＭＯＳトランジスタの拡散
層電位ＶDD がオーバーシュートしてこのトランジスタ
をオンさせる上限値は、従来のフィールドシールド素子
分離においては７Ｖであるのに対し、本実施例の場合に
は昇圧電位分（２Ｖtn）だけ上昇して８．４Ｖと絶対値
が大きくなる。また同様に、Ｎチャンネル素子分離領域
１８のフィールドシールドＭＯＳ構造１６をＮチャンネ
ルトランジスタとみなしたときのしきい値が２Ｖの場
合、拡散層電位ＶDD がアンダーシュートしてこのトラ
ンジスタをオンさせる下限値は、従来の−２Ｖから−
４．５Ｖと絶対値が大きくなる。
【００３０】ところで、素子集積度が高く、高速動作を
実現する半導体装置においては、一般に、基板電位発生
回路１４を含めた電位発生回路で生じる電位が高振幅か
つ高周波で変動する。一例として基板電位発生回路１４
について言えば、アクティブトランジスタ動作時にトラ
ンジスタのソース・ドレイン間電流の他に基板側にも電
流が流れ込むことによりＶBB が変動する。そこで、そ
のような電位が供給されるフィールドシールド素子分離
構造においては電位の変動に左右されない素子分離特性
上の対策が必要とされる場合がある。本実施例において
この点に関するデバイス構造の部分をＮチャンネル素子
分離領域１８側、すなわち基板電位発生回路１４側を例
にとって以下に説明する。
実現する半導体装置においては、一般に、基板電位発生
回路１４を含めた電位発生回路で生じる電位が高振幅か
つ高周波で変動する。一例として基板電位発生回路１４
について言えば、アクティブトランジスタ動作時にトラ
ンジスタのソース・ドレイン間電流の他に基板側にも電
流が流れ込むことによりＶBB が変動する。そこで、そ
のような電位が供給されるフィールドシールド素子分離
構造においては電位の変動に左右されない素子分離特性
上の対策が必要とされる場合がある。本実施例において
この点に関するデバイス構造の部分をＮチャンネル素子
分離領域１８側、すなわち基板電位発生回路１４側を例
にとって以下に説明する。
【００３１】図２は、図１におけるＮチャンネル素子分
離領域１８と基板電位発生回路１４に関する部分を詳細
に示した回路流れ図である。基板電位発生回路１４の上
段には基板電位検出回路１９が設けられ、基板電位発生
回路１４とＮチャンネル素子分離領域１８の間には基板
電位蓄積回路２０が設けられている。基板電位検出回路
１９は時間的に変動するＶBB を検出するためのもの、
基板電位蓄積回路２０は後述する蓄積素子の作用により
ＶBB を安定させるためのものである。
離領域１８と基板電位発生回路１４に関する部分を詳細
に示した回路流れ図である。基板電位発生回路１４の上
段には基板電位検出回路１９が設けられ、基板電位発生
回路１４とＮチャンネル素子分離領域１８の間には基板
電位蓄積回路２０が設けられている。基板電位検出回路
１９は時間的に変動するＶBB を検出するためのもの、
基板電位蓄積回路２０は後述する蓄積素子の作用により
ＶBB を安定させるためのものである。
【００３２】そこで、まず、基板電位検出回路１９で検
出された電位に基づいて基板電位発生回路１４に制御信
号が送られる。そして、この制御信号により基板電位発
生回路１４の動作が制御されて適正な電位が発生する
が、この際に前記電位が基板電位蓄積回路２０に蓄積さ
れることによってＮチャンネル素子分離領域１８に供給
される分離電位は安定する。
出された電位に基づいて基板電位発生回路１４に制御信
号が送られる。そして、この制御信号により基板電位発
生回路１４の動作が制御されて適正な電位が発生する
が、この際に前記電位が基板電位蓄積回路２０に蓄積さ
れることによってＮチャンネル素子分離領域１８に供給
される分離電位は安定する。
【００３３】次に、図３は基板電位蓄積回路２０内の蓄
積素子の構造を示すものである。この蓄積素子２１は素
子分離領域外に形成されており、素子分離領域内のフィ
ールドシールド電極より面積が広い点を除いては、素子
分離領域のフィールドシールドＭＯＳ構造１５、１６と
同一の縦構造を有するＭＯＳ構造２２である。そして、
蓄積素子２１の電極２３には基板電位発生回路１４から
のＶBB が印加される構成となっている。また、蓄積素
子２１の側方に形成されているＮ+ 拡散層２４はＮ−Ｗ
ｅｌｌ層２に電位を供給するためのものであって、この
場合、Ｎ−Ｗｅｌｌ層２にはＧＮＤ電位が供給される。
したがって、蓄積素子２１の電極２３とＮ−Ｗｅｌｌ層
２の間のバイアス電圧により電荷が誘起、蓄積されるよ
うになっている。すなわち、この蓄積素子２１は素子分
離領域外のＭＯＳ構造２２をいわばＭＯＳキャパシタと
して利用するものである。
積素子の構造を示すものである。この蓄積素子２１は素
子分離領域外に形成されており、素子分離領域内のフィ
ールドシールド電極より面積が広い点を除いては、素子
分離領域のフィールドシールドＭＯＳ構造１５、１６と
同一の縦構造を有するＭＯＳ構造２２である。そして、
蓄積素子２１の電極２３には基板電位発生回路１４から
のＶBB が印加される構成となっている。また、蓄積素
子２１の側方に形成されているＮ+ 拡散層２４はＮ−Ｗ
ｅｌｌ層２に電位を供給するためのものであって、この
場合、Ｎ−Ｗｅｌｌ層２にはＧＮＤ電位が供給される。
したがって、蓄積素子２１の電極２３とＮ−Ｗｅｌｌ層
２の間のバイアス電圧により電荷が誘起、蓄積されるよ
うになっている。すなわち、この蓄積素子２１は素子分
離領域外のＭＯＳ構造２２をいわばＭＯＳキャパシタと
して利用するものである。
【００３４】以上、Ｎチャンネル素子分離領域１８（基
板電位発生回路１４）側を例にとって説明したが、Ｐチ
ャンネル素子分離領域１７（昇圧電位発生回路１３）側
にも昇圧電位蓄積回路が備えられており、同様の構成と
なっている。
板電位発生回路１４）側を例にとって説明したが、Ｐチ
ャンネル素子分離領域１７（昇圧電位発生回路１３）側
にも昇圧電位蓄積回路が備えられており、同様の構成と
なっている。
【００３５】ところで、フィールドシード素子分離に要
求される分離性能は半導体装置１２内の複数の回路ブロ
ックで必ずしも同一ではないため、フィールドシールド
電極６、１０に供給する分離電位をその回路ブロックで
の要求レベルに応じて数段階に区分して選択的に供給す
るのが合理的な方法である。以下、それに関する構成に
ついて説明する。
求される分離性能は半導体装置１２内の複数の回路ブロ
ックで必ずしも同一ではないため、フィールドシールド
電極６、１０に供給する分離電位をその回路ブロックで
の要求レベルに応じて数段階に区分して選択的に供給す
るのが合理的な方法である。以下、それに関する構成に
ついて説明する。
【００３６】図４は本実施例の半導体装置１２を構成す
る主な回路ブロックを示すものであり、メモリセル配置
ブロックＡ、メモリセル作動回路ブロックＢ、入力信号
受信回路ブロックＣ、データ読みだし／書き込み回路ブ
ロックＤ、データ出力回路ブロックＥ、の５つの回路ブ
ロックに大きく区分されている。そして、各回路ブロッ
クに要求される素子分離性能のレベルに関しては例えば
次のように考える。
る主な回路ブロックを示すものであり、メモリセル配置
ブロックＡ、メモリセル作動回路ブロックＢ、入力信号
受信回路ブロックＣ、データ読みだし／書き込み回路ブ
ロックＤ、データ出力回路ブロックＥ、の５つの回路ブ
ロックに大きく区分されている。そして、各回路ブロッ
クに要求される素子分離性能のレベルに関しては例えば
次のように考える。
【００３７】メモリセル配置ブロックＡには電荷を保持
するメモリセルが多数存在し、回路ブロックＡ全体とし
ての電荷蓄積量も当然多いため、この領域の素子分離性
能を向上させることは消費電流低減の面からは効果が大
きいことになる。また、入力信号受信回路ブロックＣに
は外部入力信号端子が直接接続されることでオーバーシ
ュートおよびアンダーシュートに対して充分に電流をカ
ットオフする必要があるため、昇圧電位ＶDD ＋α、負
電位ＧＮＤ−βにおける昇圧分α、降圧分βを比較的大
きく設定することが望ましい。また、データ読みだし／
書き込み回路ブロックＤにおいては、データ読みだし時
にデータ線等は通常、イコライズされている状態で動作
することが多く、オーバーシュートおよびアンダーシュ
ートがほとんど発生しない場合が多いため、昇圧分α、
降圧分βを比較的小さく設定することで充分である。
するメモリセルが多数存在し、回路ブロックＡ全体とし
ての電荷蓄積量も当然多いため、この領域の素子分離性
能を向上させることは消費電流低減の面からは効果が大
きいことになる。また、入力信号受信回路ブロックＣに
は外部入力信号端子が直接接続されることでオーバーシ
ュートおよびアンダーシュートに対して充分に電流をカ
ットオフする必要があるため、昇圧電位ＶDD ＋α、負
電位ＧＮＤ−βにおける昇圧分α、降圧分βを比較的大
きく設定することが望ましい。また、データ読みだし／
書き込み回路ブロックＤにおいては、データ読みだし時
にデータ線等は通常、イコライズされている状態で動作
することが多く、オーバーシュートおよびアンダーシュ
ートがほとんど発生しない場合が多いため、昇圧分α、
降圧分βを比較的小さく設定することで充分である。
【００３８】このような点を考慮して各回路ブロックＡ
〜Ｅに与える分離電位をそれぞれ設定したうえで図５に
示すような回路構成とする。図５は図２と同様の回路流
れ図を示す図であるが、本実施例の場合、５つの回路ブ
ロックＡ〜Ｅにわたって区分する分離電位の数をＶa 、
Ｖb 、Ｖc の３種類に設定したため、図５に示すよう
に、分離電極電位検出回路２５、分離電極電位発生回路
２６、分離電極電位蓄積回路２７の各々が３種類の分離
電位を個別に処理し得る３つずつのブロックIa〜Ic、II
a 〜IIc 、IIIa 〜IIIc で構成される。
〜Ｅに与える分離電位をそれぞれ設定したうえで図５に
示すような回路構成とする。図５は図２と同様の回路流
れ図を示す図であるが、本実施例の場合、５つの回路ブ
ロックＡ〜Ｅにわたって区分する分離電位の数をＶa 、
Ｖb 、Ｖc の３種類に設定したため、図５に示すよう
に、分離電極電位検出回路２５、分離電極電位発生回路
２６、分離電極電位蓄積回路２７の各々が３種類の分離
電位を個別に処理し得る３つずつのブロックIa〜Ic、II
a 〜IIc 、IIIa 〜IIIc で構成される。
【００３９】例えば、メモリセル配置ブロック(回路ブ
ロック)Ａに供給される分離電位Ｖaは、分離電極電位検
出回路Ia の検出電位Ｖa' に基づく制御信号Ｓa により
分離電極電位発生回路IIa で所望の電位を発生させ、分
離電極電位蓄積回路IIIaに蓄積されて分離電位Ｖa とし
てメモリセル配置ブロックＡのフィールドシールド電極
に供給される。また、他の分離電位Ｖb 、Ｖc に関して
も同様の流れによって回路ブロックＢ〜Ｅのフィールド
シールド電極にそれぞれ供給される。
ロック)Ａに供給される分離電位Ｖaは、分離電極電位検
出回路Ia の検出電位Ｖa' に基づく制御信号Ｓa により
分離電極電位発生回路IIa で所望の電位を発生させ、分
離電極電位蓄積回路IIIaに蓄積されて分離電位Ｖa とし
てメモリセル配置ブロックＡのフィールドシールド電極
に供給される。また、他の分離電位Ｖb 、Ｖc に関して
も同様の流れによって回路ブロックＢ〜Ｅのフィールド
シールド電極にそれぞれ供給される。
【００４０】本実施例の半導体装置１２によれば、上述
したように、各素子分離領域１７、１８のフィールドシ
ールドＭＯＳ構造１５、１６の拡散層電位がオーバーシ
ュートまたはアンダーシュートしてこれらＭＯＳトラン
ジスタをオンさせる限界値は、従来のフィールドシール
ド素子分離構造の場合に比べてその絶対値が大きくな
る。したがって、拡散層電位のオーバーシュート、アン
ダーシュートに対する余裕度が大きくなり、より安定し
た素子分離性能を発揮することができる。さらに、素子
分離性能に影響を及ぼさないレベルでフィールドシール
ド電極６、１０下を流れる微小なリーク電流も低減でき
るという効果もあいまってリフレッシュ時間、消費電力
等のデバイスの諸特性を確実に維持することができる。
そして、上記のような安定性の高い素子分離構造を実現
するに際して、フィールド酸化膜の膜厚を厚くする必要
もなく、特に将来的な素子の微細化にとって好適な素子
分離技術となる。
したように、各素子分離領域１７、１８のフィールドシ
ールドＭＯＳ構造１５、１６の拡散層電位がオーバーシ
ュートまたはアンダーシュートしてこれらＭＯＳトラン
ジスタをオンさせる限界値は、従来のフィールドシール
ド素子分離構造の場合に比べてその絶対値が大きくな
る。したがって、拡散層電位のオーバーシュート、アン
ダーシュートに対する余裕度が大きくなり、より安定し
た素子分離性能を発揮することができる。さらに、素子
分離性能に影響を及ぼさないレベルでフィールドシール
ド電極６、１０下を流れる微小なリーク電流も低減でき
るという効果もあいまってリフレッシュ時間、消費電力
等のデバイスの諸特性を確実に維持することができる。
そして、上記のような安定性の高い素子分離構造を実現
するに際して、フィールド酸化膜の膜厚を厚くする必要
もなく、特に将来的な素子の微細化にとって好適な素子
分離技術となる。
【００４１】また、各フィールドシールド電極６、１０
に既存の電位発生回路１３、１４を接続し、ＶBB 、ワ
ード線駆動電位等、素子分離領域外で用いられる電位を
印加する構成となっているため、素子分離のために新た
な電位発生回路を設ける必要がない。さらに、フィール
ドシールド電極６、１０と既存の電位発生回路１３、１
４を接続する配線について言えば、この配線はただ単に
電位を供給するためのものであり電流を流す必要がない
ため、配線幅、抵抗等についてそれ程考慮する必要がな
く、設計の自由度が高いものとなる。
に既存の電位発生回路１３、１４を接続し、ＶBB 、ワ
ード線駆動電位等、素子分離領域外で用いられる電位を
印加する構成となっているため、素子分離のために新た
な電位発生回路を設ける必要がない。さらに、フィール
ドシールド電極６、１０と既存の電位発生回路１３、１
４を接続する配線について言えば、この配線はただ単に
電位を供給するためのものであり電流を流す必要がない
ため、配線幅、抵抗等についてそれ程考慮する必要がな
く、設計の自由度が高いものとなる。
【００４２】そして、特に本実施例では、Ｎチャンネル
素子分離領域１８側に基板電位発生回路１４を利用した
ことにより、新たな電位発生回路を設ける必要がないと
いう効果の他に、フィールドシールド電極１０とＰ型基
板１間で電位差が発生しないため、ＶBB と異なる任意
の負電位を使用する場合と比べてフィールドシールド電
極１０とＰ型基板１間のフィールド酸化膜を通して流れ
るリーク電流の発生を防止することができる。
素子分離領域１８側に基板電位発生回路１４を利用した
ことにより、新たな電位発生回路を設ける必要がないと
いう効果の他に、フィールドシールド電極１０とＰ型基
板１間で電位差が発生しないため、ＶBB と異なる任意
の負電位を使用する場合と比べてフィールドシールド電
極１０とＰ型基板１間のフィールド酸化膜を通して流れ
るリーク電流の発生を防止することができる。
【００４３】また、本実施例の半導体装置１２は、各電
位発生回路１３、１４と各素子分離領域１７、１８の間
に電位蓄積回路を備えているため、電位発生回路１３、
１４により発生した電位を安定化して各フィールドシー
ルド電極６、１０に供給することができる。したがっ
て、電位発生回路１３、１４から生じる電位の変動に対
しても安定した素子分離性能を維持することができる。
特に、素子集積度が高く、高速動作が要求される半導体
装置では電位発生回路で生じる電位の変動が顕著なた
め、電位蓄積回路を備えたことが極めて有効となる。
位発生回路１３、１４と各素子分離領域１７、１８の間
に電位蓄積回路を備えているため、電位発生回路１３、
１４により発生した電位を安定化して各フィールドシー
ルド電極６、１０に供給することができる。したがっ
て、電位発生回路１３、１４から生じる電位の変動に対
しても安定した素子分離性能を維持することができる。
特に、素子集積度が高く、高速動作が要求される半導体
装置では電位発生回路で生じる電位の変動が顕著なた
め、電位蓄積回路を備えたことが極めて有効となる。
【００４４】そして、電位蓄積回路２０に用いる蓄積素
子２１として、素子分離領域１７、１８のフィールドシ
ールドＭＯＳ構造１５、１６と同一の縦構造を有するＭ
ＯＳキャパシタを使用するため、電位蓄積回路２０を形
成するために新たな素子構造を必要とすることがなく、
このために製造工程を追加する必要がない。また、素子
分離領域１７、１８外の任意の領域を利用できるため、
新たな配置領域が不要であるし、フィールド酸化膜の厚
さがアクティブトランジスタのゲート絶縁膜に比して厚
くてもその面積を充分広くとれるため、蓄積素子２１の
容量を充分大きくすることができる。
子２１として、素子分離領域１７、１８のフィールドシ
ールドＭＯＳ構造１５、１６と同一の縦構造を有するＭ
ＯＳキャパシタを使用するため、電位蓄積回路２０を形
成するために新たな素子構造を必要とすることがなく、
このために製造工程を追加する必要がない。また、素子
分離領域１７、１８外の任意の領域を利用できるため、
新たな配置領域が不要であるし、フィールド酸化膜の厚
さがアクティブトランジスタのゲート絶縁膜に比して厚
くてもその面積を充分広くとれるため、蓄積素子２１の
容量を充分大きくすることができる。
【００４５】また、仮に半導体装置内の多数の素子分離
領域の全てに対して供給電位を同一に統一しようとする
と、当然ながら要求される最大の素子分離性能のレベル
に統一しなければならない。ところが、半導体装置内に
はそこまでのレベルを必要としない素子分離領域も存在
し、その素子分離領域にとっては素子分離性能が過剰と
なり、必要以上の消費電力を費やしてしまう。そこで、
本実施例の半導体装置１２は、フィールドシールド電極
６、１０に供給する電位を各回路ブロックＡ〜Ｅでの要
求レベルに応じて３段階に区分して選択的に供給する構
成としたため、この構成を採用しない場合に比べて消費
電力を格段に低減することができる。さらに、例えば入
力信号受信回路ブロックＣとメモリセル配置ブロックＡ
を区分することで入力信号受信回路ブロックＣに生じる
ノイズの影響がメモリセル配置ブロックＡに及ぶのを防
止することができる。
領域の全てに対して供給電位を同一に統一しようとする
と、当然ながら要求される最大の素子分離性能のレベル
に統一しなければならない。ところが、半導体装置内に
はそこまでのレベルを必要としない素子分離領域も存在
し、その素子分離領域にとっては素子分離性能が過剰と
なり、必要以上の消費電力を費やしてしまう。そこで、
本実施例の半導体装置１２は、フィールドシールド電極
６、１０に供給する電位を各回路ブロックＡ〜Ｅでの要
求レベルに応じて３段階に区分して選択的に供給する構
成としたため、この構成を採用しない場合に比べて消費
電力を格段に低減することができる。さらに、例えば入
力信号受信回路ブロックＣとメモリセル配置ブロックＡ
を区分することで入力信号受信回路ブロックＣに生じる
ノイズの影響がメモリセル配置ブロックＡに及ぶのを防
止することができる。
【００４６】なお、上述した本実施例の具体的な構成に
関しては、本発明の趣旨を逸脱しない範囲で以下のよう
な変更を加えることが可能である。まず、各フィールド
シールド電極に電位を供給する手段として、本実施例で
は既存の昇圧電位発生回路１３および基板電位発生回路
１４を利用したが、フィールドシールド素子分離用に個
別の電位発生回路を設けてもよい。ただし、その場合で
も電位発生回路としては従来一般に常用されている回路
を適用することができる。
関しては、本発明の趣旨を逸脱しない範囲で以下のよう
な変更を加えることが可能である。まず、各フィールド
シールド電極に電位を供給する手段として、本実施例で
は既存の昇圧電位発生回路１３および基板電位発生回路
１４を利用したが、フィールドシールド素子分離用に個
別の電位発生回路を設けてもよい。ただし、その場合で
も電位発生回路としては従来一般に常用されている回路
を適用することができる。
【００４７】また、蓄積素子の構造としては図３に示し
たＭＯＳ構造２２に代えて、図６に示すような素子構造
としてもよい。すなわち、図６に示す蓄積素子２８は、
図３と同様のＭＯＳ構造２９とその上方に積層されたキ
ャパシタ３０から構成されたものである。そして、キャ
パシタ３０を構成する各層３１、３２、３３は、図６の
左側に示したメモリセルキャパシタ３４を構成するスト
レージノード電極３３、誘電体膜３２、セルプレート電
極３１と同一の層である。そして、ＭＯＳ構造２９の電
極３５には負電位が、Ｎ−Ｗｅｌｌ層２にはＧＮＤ電位
が、キャパシタ３０の下部電極３３にはＶDD が 、上部
電極３１にはＧＮＤ電位がそれぞれ印加されるように構
成されている。
たＭＯＳ構造２２に代えて、図６に示すような素子構造
としてもよい。すなわち、図６に示す蓄積素子２８は、
図３と同様のＭＯＳ構造２９とその上方に積層されたキ
ャパシタ３０から構成されたものである。そして、キャ
パシタ３０を構成する各層３１、３２、３３は、図６の
左側に示したメモリセルキャパシタ３４を構成するスト
レージノード電極３３、誘電体膜３２、セルプレート電
極３１と同一の層である。そして、ＭＯＳ構造２９の電
極３５には負電位が、Ｎ−Ｗｅｌｌ層２にはＧＮＤ電位
が、キャパシタ３０の下部電極３３にはＶDD が 、上部
電極３１にはＧＮＤ電位がそれぞれ印加されるように構
成されている。
【００４８】したがって、図６に示す蓄積素子２８にお
いて、ＭＯＳ構造２９部分はフィールドシールドＭＯＳ
構造と同時に、キャパシタ３０部分はメモリセルキャパ
シタ３４と同時に形成することができるので、この蓄積
素子２８を形成するために製造工程を追加する必要がな
い。また、蓄積素子２８全体の容量がＭＯＳ構造２９の
容量とキャパシタ３０の容量の和となるため、蓄積素子
２８の容量を全体として大きくすることができる。
いて、ＭＯＳ構造２９部分はフィールドシールドＭＯＳ
構造と同時に、キャパシタ３０部分はメモリセルキャパ
シタ３４と同時に形成することができるので、この蓄積
素子２８を形成するために製造工程を追加する必要がな
い。また、蓄積素子２８全体の容量がＭＯＳ構造２９の
容量とキャパシタ３０の容量の和となるため、蓄積素子
２８の容量を全体として大きくすることができる。
【００４９】また、フィールドシールド電極への供給電
位を各回路ブロックでの要求レベルに応じて数段階に区
分して供給する回路構成について言えば、上述したよう
に、電位検出回路、電位発生回路、電位蓄積回路等、全
ての回路に対して区分すべき供給電位の数だけのブロッ
クが必要となってしまうので、必ずしも全ての回路ブロ
ックに対して最適な供給電位を設定する必要はなく、消
費電力の低減効果と回路の作成コストとのバランスを考
慮したうえで適当な構成とすればよい。
位を各回路ブロックでの要求レベルに応じて数段階に区
分して供給する回路構成について言えば、上述したよう
に、電位検出回路、電位発生回路、電位蓄積回路等、全
ての回路に対して区分すべき供給電位の数だけのブロッ
クが必要となってしまうので、必ずしも全ての回路ブロ
ックに対して最適な供給電位を設定する必要はなく、消
費電力の低減効果と回路の作成コストとのバランスを考
慮したうえで適当な構成とすればよい。
【００５０】最後に、本実施例においては、ＣＭＯＳト
ランジスタ構成のＤＲＡＭに対して本発明を適用した例
について説明したが、これに限ることなく、他種のメモ
リー、またはロジック、マイコンＬＳＩ等、種々の半導
体装置における素子一般の分離に適用することができ
る。さらに、ＣＭＯＳ構成の半導体装置のみならず、Ｐ
ＭＯＳ構成、ＮＭＯＳ構成の半導体装置における素子分
離に適用できることも勿論である。
ランジスタ構成のＤＲＡＭに対して本発明を適用した例
について説明したが、これに限ることなく、他種のメモ
リー、またはロジック、マイコンＬＳＩ等、種々の半導
体装置における素子一般の分離に適用することができ
る。さらに、ＣＭＯＳ構成の半導体装置のみならず、Ｐ
ＭＯＳ構成、ＮＭＯＳ構成の半導体装置における素子分
離に適用できることも勿論である。
【００５１】
【発明の効果】以上、詳細に説明したように、請求項１
に記載の半導体装置は、Ｎチャンネル素子分離領域のフ
ィールドシールド電極に負電位が印加され、Ｐチャンネ
ル素子分離領域のフィールドシールド電極に電源電圧の
昇圧電位が印加されるため、分離すべき素子における拡
散層電位の限界値の絶対値を従来に比べて大きくするこ
とができる。これにより、拡散層電位の変動に対する素
子分離性能の余裕度が大きくなり、素子をより安定して
確実に分離することができる。さらに、フィールドシー
ルド電極下の微小なリーク電流を低減できるという効果
もあいまってリフレッシュ時間、消費電力等のデバイス
の諸特性を確実に維持することができる。そして、上記
のような安定性の高い素子分離構造を実現するに際し
て、フィールド酸化膜の膜厚を厚くする必要もなく、特
に将来的な素子の微細化にとって好適な素子分離技術と
することができる。
に記載の半導体装置は、Ｎチャンネル素子分離領域のフ
ィールドシールド電極に負電位が印加され、Ｐチャンネ
ル素子分離領域のフィールドシールド電極に電源電圧の
昇圧電位が印加されるため、分離すべき素子における拡
散層電位の限界値の絶対値を従来に比べて大きくするこ
とができる。これにより、拡散層電位の変動に対する素
子分離性能の余裕度が大きくなり、素子をより安定して
確実に分離することができる。さらに、フィールドシー
ルド電極下の微小なリーク電流を低減できるという効果
もあいまってリフレッシュ時間、消費電力等のデバイス
の諸特性を確実に維持することができる。そして、上記
のような安定性の高い素子分離構造を実現するに際し
て、フィールド酸化膜の膜厚を厚くする必要もなく、特
に将来的な素子の微細化にとって好適な素子分離技術と
することができる。
【００５２】また、請求項２に記載の半導体装置では、
Ｎチャンネル素子分離領域のフィールドシールド電極に
各素子分離領域以外の箇所で使用される負電位発生回路
が接続され、Ｐチャンネル素子分離領域のフィールドシ
ールド電極に各素子分離領域以外の箇所で使用される他
の昇圧電位発生回路が接続されているため、この半導体
装置を設計する際に素子分離のために新たな電位発生回
路を設ける必要がなく、既存の電位発生回路と各フィー
ルドシールド電極を配線で接続するだけで本発明の半導
体装置を実現することができる。
Ｎチャンネル素子分離領域のフィールドシールド電極に
各素子分離領域以外の箇所で使用される負電位発生回路
が接続され、Ｐチャンネル素子分離領域のフィールドシ
ールド電極に各素子分離領域以外の箇所で使用される他
の昇圧電位発生回路が接続されているため、この半導体
装置を設計する際に素子分離のために新たな電位発生回
路を設ける必要がなく、既存の電位発生回路と各フィー
ルドシールド電極を配線で接続するだけで本発明の半導
体装置を実現することができる。
【００５３】また、請求項３に記載の半導体装置は、負
電位発生回路が既存の基板電位発生回路とされたため、
請求項２に記載の半導体装置と同様の効果を奏すること
ができる。それに加えて、フィールドシールド電極に基
板電位が印加されることによってフィールドシールド電
極と半導体基板間に電位差が発生しないので、フィール
ドシールド電極と半導体基板間を流れるリーク電流の発
生を防止することができる。
電位発生回路が既存の基板電位発生回路とされたため、
請求項２に記載の半導体装置と同様の効果を奏すること
ができる。それに加えて、フィールドシールド電極に基
板電位が印加されることによってフィールドシールド電
極と半導体基板間に電位差が発生しないので、フィール
ドシールド電極と半導体基板間を流れるリーク電流の発
生を防止することができる。
【００５４】また、請求項４に記載の半導体装置には、
蓄積素子を有する電位蓄積回路が設けられ、負電位また
は電源電圧の昇圧電位を各フィールドシールド電極に印
加する際に電位蓄積回路がそれら電位を安定させるの
で、電位発生回路から生じる電位の変動に対しても安定
した素子分離性能を維持することができる。
蓄積素子を有する電位蓄積回路が設けられ、負電位また
は電源電圧の昇圧電位を各フィールドシールド電極に印
加する際に電位蓄積回路がそれら電位を安定させるの
で、電位発生回路から生じる電位の変動に対しても安定
した素子分離性能を維持することができる。
【００５５】また、請求項５に記載の半導体装置におい
ては、蓄積素子がフィールドシールドＭＯＳ構造と同一
の層からなり各素子分離領域外の箇所に形成されたＭＯ
Ｓ構造で構成されているため、電位蓄積回路を形成する
ために新たな素子構造を必要とすることがなく、このた
めに製造工程を追加する必要がない。また、素子分離領
域外の任意の領域を利用できるため、新たな配置領域が
不要であるし、フィールドシールド酸化膜の厚さがアク
ティブトランジスタのゲート絶縁膜に比して厚くてもそ
の面積を広くとれるため、蓄積素子の容量を充分大きく
することができる。
ては、蓄積素子がフィールドシールドＭＯＳ構造と同一
の層からなり各素子分離領域外の箇所に形成されたＭＯ
Ｓ構造で構成されているため、電位蓄積回路を形成する
ために新たな素子構造を必要とすることがなく、このた
めに製造工程を追加する必要がない。また、素子分離領
域外の任意の領域を利用できるため、新たな配置領域が
不要であるし、フィールドシールド酸化膜の厚さがアク
ティブトランジスタのゲート絶縁膜に比して厚くてもそ
の面積を広くとれるため、蓄積素子の容量を充分大きく
することができる。
【００５６】また、請求項６に記載の半導体装置は、ゲ
ート電極の上方に積層されたメモリセルキャパシタを有
することを前提として、蓄積素子がフィールドシールド
ＭＯＳ構造と同一の層からなるＭＯＳ構造と、メモリセ
ルキャパシタと同一の層からなるキャパシタにより構成
されているため、この蓄積素子を形成するために製造工
程を追加する必要がない。また、蓄積素子全体の容量が
ＭＯＳ構造の容量とキャパシタの容量の和となるため、
蓄積素子の容量を全体として大きくすることができる。
ート電極の上方に積層されたメモリセルキャパシタを有
することを前提として、蓄積素子がフィールドシールド
ＭＯＳ構造と同一の層からなるＭＯＳ構造と、メモリセ
ルキャパシタと同一の層からなるキャパシタにより構成
されているため、この蓄積素子を形成するために製造工
程を追加する必要がない。また、蓄積素子全体の容量が
ＭＯＳ構造の容量とキャパシタの容量の和となるため、
蓄積素子の容量を全体として大きくすることができる。
【００５７】また、請求項７に記載の半導体装置におい
ては、分離すべき複数の素子が複数の回路ブロックに区
分され、その各回路ブロックにおける各フィールドシー
ルド電極に対して少なくとも２つの回路ブロック間で異
なる電位を印加するための分離電極電位発生回路が設け
られているため、要求される素子分離性能がそれぞれ異
なる回路ブロックに対して分離電極電位発生回路から最
適な印加電圧を供給することができる。したがって、こ
の構成を採用しない場合に比べて消費電力を格段に低減
することができる。
ては、分離すべき複数の素子が複数の回路ブロックに区
分され、その各回路ブロックにおける各フィールドシー
ルド電極に対して少なくとも２つの回路ブロック間で異
なる電位を印加するための分離電極電位発生回路が設け
られているため、要求される素子分離性能がそれぞれ異
なる回路ブロックに対して分離電極電位発生回路から最
適な印加電圧を供給することができる。したがって、こ
の構成を採用しない場合に比べて消費電力を格段に低減
することができる。
【図１】本発明の一実施例である半導体装置の基本的な
素子分離構造を示す図である。
素子分離構造を示す図である。
【図２】同、半導体装置において基板電位蓄積回路を含
む基板電位発生回路周辺の構成を示す回路流れ図であ
る。
む基板電位発生回路周辺の構成を示す回路流れ図であ
る。
【図３】同、半導体装置における蓄積素子の構造を示す
図である。
図である。
【図４】同、半導体装置を構成する主な回路ブロックの
配置を示す図である。
配置を示す図である。
【図５】同、各回路ブロックを対象とした分離電極電位
蓄積回路を含む分離電極電位発生回路周辺の構成を示す
回路流れ図である。
蓄積回路を含む分離電極電位発生回路周辺の構成を示す
回路流れ図である。
【図６】同、半導体装置に適用し得る他の蓄積素子の構
造を示す図である。
造を示す図である。
【図７】従来の半導体装置における素子分離構造の一例
を示す図である。
を示す図である。
１ Ｐ型基板（半導体基板） ３，４ ソース・ドレイン拡散層（Ｐ型拡散層） ５ Ｐチャンネルアクティブトランジスタ（分離すべき
素子） ６ フィールドシールド電極（Ｐチャンネル素子分離領
域側） ７，８ ソース・ドレイン拡散層（Ｎ型拡散層） ９ Ｎチャンネルアクティブトランジスタ（分離すべき
素子） １０ フィールドシールド電極（Ｎチャンネル素子分離
領域側） １２ 半導体装置 １３ 昇圧電位発生回路 １４ 基板電位発生回路 １５ フィールドシールドＭＯＳ構造（Ｐチャンネル素
子分離領域側） １６ フィールドシールドＭＯＳ構造（Ｎチャンネル素
子分離領域側） １７ Ｐチャンネル素子分離領域 １８ Ｎチャンネル素子分離領域 ２０ 基板電位蓄積回路（電位蓄積回路） ２１ 蓄積素子 ２２ （蓄積素子の）ＭＯＳ構造 ２６ 分離電極電位発生回路 ２８ 蓄積素子 ２９ （蓄積素子の）ＭＯＳ構造 ３０ （蓄積素子の）キャパシタ ３４ メモリセルキャパシタ Ａ メモリセル配置ブロック（回路ブロック） Ｂ メモリセル作動回路ブロック（回路ブロック） Ｃ 入力信号受信回路ブロック（回路ブロック） Ｄ データ読みだし／書き込み回路ブロック（回路ブロ
ック） Ｅ データ出力回路ブロック（回路ブロック） ＶDD 電源電圧 ＶBB 基板電位 ＧＮＤ 接地電位
素子） ６ フィールドシールド電極（Ｐチャンネル素子分離領
域側） ７，８ ソース・ドレイン拡散層（Ｎ型拡散層） ９ Ｎチャンネルアクティブトランジスタ（分離すべき
素子） １０ フィールドシールド電極（Ｎチャンネル素子分離
領域側） １２ 半導体装置 １３ 昇圧電位発生回路 １４ 基板電位発生回路 １５ フィールドシールドＭＯＳ構造（Ｐチャンネル素
子分離領域側） １６ フィールドシールドＭＯＳ構造（Ｎチャンネル素
子分離領域側） １７ Ｐチャンネル素子分離領域 １８ Ｎチャンネル素子分離領域 ２０ 基板電位蓄積回路（電位蓄積回路） ２１ 蓄積素子 ２２ （蓄積素子の）ＭＯＳ構造 ２６ 分離電極電位発生回路 ２８ 蓄積素子 ２９ （蓄積素子の）ＭＯＳ構造 ３０ （蓄積素子の）キャパシタ ３４ メモリセルキャパシタ Ａ メモリセル配置ブロック（回路ブロック） Ｂ メモリセル作動回路ブロック（回路ブロック） Ｃ 入力信号受信回路ブロック（回路ブロック） Ｄ データ読みだし／書き込み回路ブロック（回路ブロ
ック） Ｅ データ出力回路ブロック（回路ブロック） ＶDD 電源電圧 ＶBB 基板電位 ＧＮＤ 接地電位
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115
Claims (8)
- 【請求項１】 半導体基板に形成されたＮ型拡散層また
はＰ型拡散層を有する複数の素子を電気的に分離するた
めのフィールドシールドＭＯＳ構造を備えた半導体装置
において、 Ｎチャンネル素子分離領域のフィールドシールド電極に
負電位が印加されるとともに、Ｐチャンネル素子分離領
域のフィールドシールド電極に電源電圧の昇圧電位が印
加される構成とされたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記Ｎチャンネル素子分離領域のフィールドシールド電
極に、前記素子分離領域以外の箇所で使用される負電位
を発生する負電位発生回路が接続され、前記Ｐチャンネ
ル素子分離領域のフィールドシールド電極に、前記素子
分離領域以外の箇所で使用される電源電圧の昇圧電位を
発生する昇圧電位発生回路が接続されたことを特徴とす
る半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記負電位発生回路が、前記半導体基板に供給する電位
を発生する基板電位発生回路とされたことを特徴とする
半導体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、 前記負電位または前記電源電圧の昇圧電位が前記各フィ
ールドシールド電極に印加される際にそれら電位を安定
させるための蓄積素子を有する電位蓄積回路が設けられ
たことを特徴とする半導体装置。 - 【請求項５】 請求項４に記載の半導体装置において、 前記蓄積素子が、前記フィールドシールドＭＯＳ構造と
同一の層からなり前記各素子分離領域外の箇所に形成さ
れたＭＯＳ構造により構成されたことを特徴とする半導
体装置。 - 【請求項６】 請求項４に記載の半導体装置において、 前記分離すべき素子の上方に積層されたメモリセルキャ
パシタを有し、 前記蓄積素子が、前記フィールドシールドＭＯＳ構造と
同一の層からなり前記各素子分離領域外の箇所に形成さ
れたＭＯＳ構造と、前記メモリセルキャパシタと同一の
層からなり前記ＭＯＳ構造の上方に積層されたキャパシ
タと、により構成されたことを特徴とする半導体装置。 - 【請求項７】 請求項１ないし６のいずれかに記載の半
導体装置において、前記分離すべき素子が複数の回路ブ
ロックに区分され、その各回路ブロックにおける前記Ｎ
チャンネル素子分離領域またはＰチャンネル素子分離領
域のフィールドシールド電極に対して前記複数の回路ブ
ロックのうち少なくとも２つの回路ブロック間で異なる
電位を印加するための分離電極電位発生回路が設けられ
たことを特徴とする半導体装置。 - 【請求項８】 半導体基板に形成されたＰ型拡散層を有
する複数の素子を電気的に分離するためのフィールドシ
ールドＭＯＳ構造を備えた半導体装置において、 Ｐチャンネル素子分離領域のフィールドシールド電極に
電源電圧の昇圧電位が印加される構成とされたことを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111891A JP3035188B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置 |
| US08/639,750 US6144080A (en) | 1995-05-10 | 1996-04-29 | Semiconductor integrated circuit device having field shield MOS devices |
| KR1019960016076A KR100411462B1 (ko) | 1995-05-10 | 1996-05-10 | 전계차폐금속산화반도체장치를구비한반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7111891A JP3035188B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306880A JPH08306880A (ja) | 1996-11-22 |
| JP3035188B2 true JP3035188B2 (ja) | 2000-04-17 |
Family
ID=14572738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7111891A Expired - Fee Related JP3035188B2 (ja) | 1995-05-10 | 1995-05-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6144080A (ja) |
| JP (1) | JP3035188B2 (ja) |
| KR (1) | KR100411462B1 (ja) |
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-
1995
- 1995-05-10 JP JP7111891A patent/JP3035188B2/ja not_active Expired - Fee Related
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1996
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