JP3021683B2 - 集積回路用配線 - Google Patents
集積回路用配線Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路用、特にＶＬＳ
Ｉ用の多層配線材料及び構造、並びにこれを用いたコン
ピュータシステムに利用可能であり、同時にリソグラフ
ィ工程とエッチング工程とにより形成される多層配線に
関する。
Ｉ用の多層配線材料及び構造、並びにこれを用いたコン
ピュータシステムに利用可能であり、同時にリソグラフ
ィ工程とエッチング工程とにより形成される多層配線に
関する。
【０００２】
【従来の技術】ＬＳＩの配線に要求される性質として
は、酸化されにくいこと、ＣｕのＳｉＯ2 ／Ｓｉ界
面への拡散が起こらないこと、ＳｉＯ2 又は絶縁膜と
の密着性が優れていること、水平及び垂直方向へのヒ
ロック発生を防止できること、耐エレクトロマイグレ
ーション性が優れていること、及び抵抗が低いこと等
が揚げられる。
は、酸化されにくいこと、ＣｕのＳｉＯ2 ／Ｓｉ界
面への拡散が起こらないこと、ＳｉＯ2 又は絶縁膜と
の密着性が優れていること、水平及び垂直方向へのヒ
ロック発生を防止できること、耐エレクトロマイグレ
ーション性が優れていること、及び抵抗が低いこと等
が揚げられる。
【０００３】上記目的を達成するため、１９８９,VLSI
Multilevel Inter−connectionConference、K. Hoshino
etal. TiN-encapsulated Cu Inter−connection forＶ
ＬＳＩ Application P.P.２２６−２３２には、ＴｉＮ
／Ｗ／ＳｉＯ2 上にＣｕ−１０ｗｔ％Ｔｉ合金膜を作製
し、パターニング後、４TorrのＮ2 において６００〜８
００℃に加熱し、表面を窒化してＴｉＮ膜を形成し、耐
エレクトロマイグレーション性に優れた配線を開発でき
たと報告している。
Multilevel Inter−connectionConference、K. Hoshino
etal. TiN-encapsulated Cu Inter−connection forＶ
ＬＳＩ Application P.P.２２６−２３２には、ＴｉＮ
／Ｗ／ＳｉＯ2 上にＣｕ−１０ｗｔ％Ｔｉ合金膜を作製
し、パターニング後、４TorrのＮ2 において６００〜８
００℃に加熱し、表面を窒化してＴｉＮ膜を形成し、耐
エレクトロマイグレーション性に優れた配線を開発でき
たと報告している。
【０００４】またＡｌ配線の下部、上部及びサイドウォ
ールを同一の高融点メタルでカバーした配線に関する報
告(D.S.Gardner : Interconnectionn and Electromigra
tionScaling Theory ;IEEE Trans on Electron Devices
vol. ED34, １９８７, P.P.６３３−６４３）がある。
ールを同一の高融点メタルでカバーした配線に関する報
告(D.S.Gardner : Interconnectionn and Electromigra
tionScaling Theory ;IEEE Trans on Electron Devices
vol. ED34, １９８７, P.P.６３３−６４３）がある。
【０００５】
【発明が解決しようとする課題】しかし、前記第一の従
来技術ではＣｕ−１０Ｔｉ膜は２.５μΩcm で抵抗が純
Ｃｕよりもかなり高く、しかも化学的に配線のサイドウ
ォール膜を形成する場合には、膜は配線のサイドウォー
ルの表面状態に強い影響をうけ、均一な厚さの膜が形成
できない。しかも、サイドウォール膜は０.０５μｍ と
薄い。
来技術ではＣｕ−１０Ｔｉ膜は２.５μΩcm で抵抗が純
Ｃｕよりもかなり高く、しかも化学的に配線のサイドウ
ォール膜を形成する場合には、膜は配線のサイドウォー
ルの表面状態に強い影響をうけ、均一な厚さの膜が形成
できない。しかも、サイドウォール膜は０.０５μｍ と
薄い。
【０００６】したがって、サイドウォール不均一な所か
ら横方向及び縦方向のヒロックが発生し、配線ショ−ト
が発生し易い。また、サイドウォール膜は０.０５μｍ
と薄いため、Ｃｕの横方向の拡散を防止できるか否か不
明である。
ら横方向及び縦方向のヒロックが発生し、配線ショ−ト
が発生し易い。また、サイドウォール膜は０.０５μｍ
と薄いため、Ｃｕの横方向の拡散を防止できるか否か不
明である。
【０００７】又、前記第二の従来技術では、同一材料で
配線全体をカバーすることは、リソグラフィ時のアライ
メントに問題が生じ、量産の点で問題がある。
配線全体をカバーすることは、リソグラフィ時のアライ
メントに問題が生じ、量産の点で問題がある。
【０００８】本発明は超高速ＶＬＳＩ等の実現のために
不可欠なＣｕ又はＡｇ配線がそのままでは腐食したり、
Ｓｉ中へ拡散したりして使用できないことに鑑みなされ
たものである。
不可欠なＣｕ又はＡｇ配線がそのままでは腐食したり、
Ｓｉ中へ拡散したりして使用できないことに鑑みなされ
たものである。
【０００９】本発明はまた、Ｃｕ又はＡｇ配線の下部に
バリアを敷いた場合、耐エレクトロマイグレーション性
が低下するのを防止するためになされたものである。し
かも、被覆配線を作製する場合に、最も難しい、アライ
メントの問題を避けることのできる配線構造を提案す
る。
バリアを敷いた場合、耐エレクトロマイグレーション性
が低下するのを防止するためになされたものである。し
かも、被覆配線を作製する場合に、最も難しい、アライ
メントの問題を避けることのできる配線構造を提案す
る。
【００１０】
【課題を解決するための手段】本発明の集積回路用配線
は、少なくとも前記配線の下部及びサイドウォールに高
融点メタルの単体、この合金又は高融点金属の窒化物の
析出膜を有することを特徴とする。
は、少なくとも前記配線の下部及びサイドウォールに高
融点メタルの単体、この合金又は高融点金属の窒化物の
析出膜を有することを特徴とする。
【００１１】集積回路用配線は、ＳｉＯ2 等からなる基
板上に形成されることが好ましい。さらには、配線と基
板との密着性を向上させるために、Ｃｒ，Ｗ，ＳｉＮ又
はＴｉＮ等からなるバリア層を配線と基板との間に形成
してもよい。
板上に形成されることが好ましい。さらには、配線と基
板との密着性を向上させるために、Ｃｒ，Ｗ，ＳｉＮ又
はＴｉＮ等からなるバリア層を配線と基板との間に形成
してもよい。
【００１２】本発明に用いる金属配線はＣｕ，Ａｇ、ま
たはＡｕからなることが好ましい。本発明に用いる高融
点金属（メタル）等としては、Ｍｏ，Ｔａ，Ｔｉ，Ｗ，
Ｖ，ＳｉＮ，ＴｉＮ等が好ましく、特に、基板への金属
配線の拡散を防止するための金属配線の下部に形成され
る層としては、Ｍｏ，Ｗ，ＳｉＮ，ＴｉＮが好ましい。
また、金属配線がＣｕの場合には、特に、サイドウォー
ルに用いる材料はＭｏ，Ｔａ，Ｖ，ＳｉＮ，ＴｉＮが好
ましい。また、サイドウォールに形成される層は、ＣＶ
Ｄ或はＰＶＤ等で形成される析出膜であることが好まし
く、反応膜ではない。
たはＡｕからなることが好ましい。本発明に用いる高融
点金属（メタル）等としては、Ｍｏ，Ｔａ，Ｔｉ，Ｗ，
Ｖ，ＳｉＮ，ＴｉＮ等が好ましく、特に、基板への金属
配線の拡散を防止するための金属配線の下部に形成され
る層としては、Ｍｏ，Ｗ，ＳｉＮ，ＴｉＮが好ましい。
また、金属配線がＣｕの場合には、特に、サイドウォー
ルに用いる材料はＭｏ，Ｔａ，Ｖ，ＳｉＮ，ＴｉＮが好
ましい。また、サイドウォールに形成される層は、ＣＶ
Ｄ或はＰＶＤ等で形成される析出膜であることが好まし
く、反応膜ではない。
【００１３】前記配線のサイドウォールに用いる材料は
前記配線の下部に用いる材料と異なることが好ましい。
前記配線の下部に用いる材料と異なることが好ましい。
【００１４】また、好ましくは、多層配線を考えた場
合、金属配線材料の上部への拡散を防止するため金属配
線の上部にも、下部と同様な層を形成することが好まし
い。
合、金属配線材料の上部への拡散を防止するため金属配
線の上部にも、下部と同様な層を形成することが好まし
い。
【００１５】サイドウォールの膜厚は５０Å〜１０００
Åであることが好ましい。
Åであることが好ましい。
【００１６】Ｃｕ配線の下部は２層からなり、１層はＣ
ｕのＳｉＯ2 への拡散の防止及びＳｉＯ2 との密着性の
向上のバリア、他の１層はエレクトロマイグレーション
性及び耐食性を向上させる材料からなることを特徴とす
る。
ｕのＳｉＯ2 への拡散の防止及びＳｉＯ2 との密着性の
向上のバリア、他の１層はエレクトロマイグレーション
性及び耐食性を向上させる材料からなることを特徴とす
る。
【００１７】拡散防止バリアは、ＴｉＮ、ＳｉＮであ
り、エレクトロマイグレーション性を向上させる材料
は、Ｍｏであることが好ましい。
り、エレクトロマイグレーション性を向上させる材料
は、Ｍｏであることが好ましい。
【００１８】又、本発明のＶＬＳＩ用配線を形成する方
法は、ＳｉＯ2 上にＭｏ／Ｃｕ／Ｍｏの３層膜を形成
し、エッチング後、ＳｉＮ又はＴｉＮのサイドウォール
バリアを設け、異方性エッチングによって形成されるこ
とを特徴とする。
法は、ＳｉＯ2 上にＭｏ／Ｃｕ／Ｍｏの３層膜を形成
し、エッチング後、ＳｉＮ又はＴｉＮのサイドウォール
バリアを設け、異方性エッチングによって形成されるこ
とを特徴とする。
【００１９】さらに、又、本発明のＶＬＳＩ用配線を形
成する方法は、ＳｉＯ2 上にＴｉＮ／Ｍｏ／Ｃｕ／Ｍｏ
の４層膜を形成し、エッチング後、ＳｉＮ又はＴｉＮの
サイドウォールバリアを設け、異方性エッチングによっ
てＶＬＳＩ用配線を形成することが好ましい。
成する方法は、ＳｉＯ2 上にＴｉＮ／Ｍｏ／Ｃｕ／Ｍｏ
の４層膜を形成し、エッチング後、ＳｉＮ又はＴｉＮの
サイドウォールバリアを設け、異方性エッチングによっ
てＶＬＳＩ用配線を形成することが好ましい。
【００２０】スパッタ又は蒸着によって保護層／Ｃｕ又
はＡｇ／保護層の３層膜を形成後、パターンニングし、
次にサイドウォール膜を形成後、異方性エッチングを行
い所望の配線を形成することを基本としている。
はＡｇ／保護層の３層膜を形成後、パターンニングし、
次にサイドウォール膜を形成後、異方性エッチングを行
い所望の配線を形成することを基本としている。
【００２１】保護層は１層でもまた、ＳｉＯ2 との密着
性、及びＣｕの拡散を防止するために２層にしても良
い。
性、及びＣｕの拡散を防止するために２層にしても良
い。
【００２２】また、上部保護層上にはボンディング性を
確保するための１層を保護層の上部に設けても良い。な
お、サイドウォールと上部及び下部保護層との材質は異
なっており、前者の方が、後者よりもエッチング速度が
大きいことが必要である。
確保するための１層を保護層の上部に設けても良い。な
お、サイドウォールと上部及び下部保護層との材質は異
なっており、前者の方が、後者よりもエッチング速度が
大きいことが必要である。
【００２３】これにより、サイドウォールバリアを有す
る被覆銅配線を用いたデバイスとして、保護膜を有する
材料を使用するマイクロエレクトロニクス分野に使用可
能である。
る被覆銅配線を用いたデバイスとして、保護膜を有する
材料を使用するマイクロエレクトロニクス分野に使用可
能である。
【００２４】一方、本発明の集積回路装置は、基板上に
金属配線が形成されるものであって前記金属配線の下部
及び側壁に析出膜を有する。
金属配線が形成されるものであって前記金属配線の下部
及び側壁に析出膜を有する。
【００２５】
【作用】低抵抗、高信頼性Ｃｕ配線又はＡｇ配線を絶縁
層からきりはなすことにより、また雰囲気からきりはな
すことにより、腐食が防止される。また、Ｃｕ配線の上
部、下部に保護層（バリア）を設けることにより、Ｃｕ
のＳｉＯ2 ／Ｓｉ界面への拡散が防止されるとともに、
横方向、縦方向のヒロック発生を防止できる。
層からきりはなすことにより、また雰囲気からきりはな
すことにより、腐食が防止される。また、Ｃｕ配線の上
部、下部に保護層（バリア）を設けることにより、Ｃｕ
のＳｉＯ2 ／Ｓｉ界面への拡散が防止されるとともに、
横方向、縦方向のヒロック発生を防止できる。
【００２６】また、保護層を最適化することにより、エ
レクトロマイグレーション性を向上させることができ
る。
レクトロマイグレーション性を向上させることができ
る。
【００２７】これにより、Ｃｕ腐食、Ｓｉ基板への拡
散、及び水平方向のヒロック等の問題を生じない。
散、及び水平方向のヒロック等の問題を生じない。
【００２８】
【実施例】以下、実施例について説明する。
【００２９】実施例１ 図１はサイドウォールバリアを有する被覆配線の形成過
程を示している。
程を示している。
【００３０】ＳｉＯ2上にＭｏ／Ｃｕ／Ｍｏ３層膜をス
パッタによりそれぞれ厚さ０.１μｍ，０.４μｍ，０.
１μｍを形成後、ホトレジストをその上部に設け
（ａ）、イオンミリング又はドライエッチングによりパ
ターンを形成後（ｂ）、サイドウォール膜としてのＳｉ
Ｎ膜を設け（Ｃ）、次にイオンミリング又はドライエッ
チングにより異方性エッチングを行い所望のサイドウォ
ールバリアを有する被覆Ｃｕ配線を作製した（ｄ）。
パッタによりそれぞれ厚さ０.１μｍ，０.４μｍ，０.
１μｍを形成後、ホトレジストをその上部に設け
（ａ）、イオンミリング又はドライエッチングによりパ
ターンを形成後（ｂ）、サイドウォール膜としてのＳｉ
Ｎ膜を設け（Ｃ）、次にイオンミリング又はドライエッ
チングにより異方性エッチングを行い所望のサイドウォ
ールバリアを有する被覆Ｃｕ配線を作製した（ｄ）。
【００３１】図中、符号１のＣｕ配線の幅は１〜２μｍ
であり、サイドウォール２の厚さは０.１μｍ とした。
ここで、Ｍｏ膜３のエッチング速度はＳｉＮ膜のそれよ
りもかなり小さいため、Ｍｏはエッチングのストッパと
しての役割を果たしている。なお、Ｍｏの上部及び下部
の膜はＷ，Ｖ，Ｔａ，Ｔｉ等でも、またサイドウォール
バリアはＴｉＮでも良い。
であり、サイドウォール２の厚さは０.１μｍ とした。
ここで、Ｍｏ膜３のエッチング速度はＳｉＮ膜のそれよ
りもかなり小さいため、Ｍｏはエッチングのストッパと
しての役割を果たしている。なお、Ｍｏの上部及び下部
の膜はＷ，Ｖ，Ｔａ，Ｔｉ等でも、またサイドウォール
バリアはＴｉＮでも良い。
【００３２】本発明は例えばＣｕ配線の上部と下部とを
カバーする材料とサイドウォールをカバーする材料とを
異にすることにより、すなわち、ドライエッチング速度
の異なる材料で構成することにより、ホトレジスト工程
を経なくとも異方性エッチングにより、被覆配線を形成
できるため、Ｃｕ表面状況に左右されず均一なものにな
り、Ｃｕの縦方向ヒロック、ＣｕのＳｉＯ2 への拡散等
の防止が可能である。また、Ｃｕの上下の膜は任意に選
択できるため耐食性，耐エレクトロマイグレーション性
が向上する。
カバーする材料とサイドウォールをカバーする材料とを
異にすることにより、すなわち、ドライエッチング速度
の異なる材料で構成することにより、ホトレジスト工程
を経なくとも異方性エッチングにより、被覆配線を形成
できるため、Ｃｕ表面状況に左右されず均一なものにな
り、Ｃｕの縦方向ヒロック、ＣｕのＳｉＯ2 への拡散等
の防止が可能である。また、Ｃｕの上下の膜は任意に選
択できるため耐食性，耐エレクトロマイグレーション性
が向上する。
【００３３】実施例２ 図２は実施例１で述べた方法を基本にして形成した配線
構造を示している。
構造を示している。
【００３４】（ａ）はＣｕの上部及び下部にＭｏバリア
を有し、サイドウォールバリアにＳｉＮ，ＴｉＮ又はＴ
ａを用いた場合の配線構造を示したものである。
を有し、サイドウォールバリアにＳｉＮ，ＴｉＮ又はＴ
ａを用いた場合の配線構造を示したものである。
【００３５】（ｂ）はＣｕ上部にＭｏとその上部にボン
ダビリティを向上させるためのＡｌ膜を設けた被覆Ｃｕ
配線を示している。
ダビリティを向上させるためのＡｌ膜を設けた被覆Ｃｕ
配線を示している。
【００３６】（ｃ）は（ａ）,（ｂ）でＣｕの拡散は防
止可能であるが、さらにＳｉＯ2 との密着性を向上させ
るためのバリア層をＭｏの下部に設けた構造を示してい
る。Ｍｏ層、バリア層は０.１μｍ、サイドウォール層
の厚さは０.１μｍである。
止可能であるが、さらにＳｉＯ2 との密着性を向上させ
るためのバリア層をＭｏの下部に設けた構造を示してい
る。Ｍｏ層、バリア層は０.１μｍ、サイドウォール層
の厚さは０.１μｍである。
【００３７】又、従来のサイドウォールのＭｏ／Ｃｕ／
Ｍｏの３層配線（線幅：２μｍ）を４５０℃において
０.５ｈ アニ−ルした後ではサイドウォールにヒロック
が発生したが、Ｍｏ，Ｓｉ，ＴｉＮ等のサイドウォール
を有する配線では横方向のヒロックは生じなかった。
Ｍｏの３層配線（線幅：２μｍ）を４５０℃において
０.５ｈ アニ−ルした後ではサイドウォールにヒロック
が発生したが、Ｍｏ，Ｓｉ，ＴｉＮ等のサイドウォール
を有する配線では横方向のヒロックは生じなかった。
【００３８】実施例３ 図３は図１において示した被覆構造の配線の耐エレクト
ロマイグレーション性を、純Ｃｕ，Ｃｕ／Ｗ、及びＣｕ
／ＴｉＮ配線のそれと比較して示している。配線幅は２
μｍ、長さは１μｍである。配線抵抗がもとの抵抗の１
２０％になった時間を不良時間とした。本構造の配線は
従来の配線に比べ寿命が長いことがわかる。
ロマイグレーション性を、純Ｃｕ，Ｃｕ／Ｗ、及びＣｕ
／ＴｉＮ配線のそれと比較して示している。配線幅は２
μｍ、長さは１μｍである。配線抵抗がもとの抵抗の１
２０％になった時間を不良時間とした。本構造の配線は
従来の配線に比べ寿命が長いことがわかる。
【００３９】実施例４ 図４はサイドウォールバリアにＳｉＮを用い、Ｃｕ配線
の下部と上部にＭｏ又はＴｉＮを用いた配線システムを
示している。絶縁膜としては低誘電率のSiO2を用いてい
る。
の下部と上部にＭｏ又はＴｉＮを用いた配線システムを
示している。絶縁膜としては低誘電率のSiO2を用いてい
る。
【００４０】本システムの作製法を以下に示す。
【００４１】Ｓｉ基板上へのＳｉＮ／ＳｉＯ2 の２層
の作製（ＣＶＤ）、ホトリソグラフィによるコンタク
トホ−ルの穴あけ、スパッタによるＭｏ又はＴｉＮ膜
作製及びＳｉＯ2 上のＭｏ，ＴｉＮ膜の除去 選択ＣＶＤによるＷプラグ形成 スパッタによるＭｏ又はＴｉＮ／Ｃｕ／Ｍｏ又はＴｉ
Ｎの３層膜の作製及びパターンニング、ＣＶＤによる
ＳｉＮのサイドウォール形成及び異方性エッチングによ
る第１層配線作製、ＳｉＯ2 膜の形成（ＣＶＤ）及び
スル−ホ−ルの穴あけ ホ−ル側壁へのＭｏ又はＴｉＮバリアの形成（スパッ
タ）及び選択ＣｕのＣＶＤ、スパッタによるＭｏ又は
ＴｉＮ／Ｃｕ／Ｍｏ又はＴｉＮの３層膜の形成及びパタ
ーンニング ＳｉＮサイドウォールの形成及びＳｉＯ2 膜形成。
の作製（ＣＶＤ）、ホトリソグラフィによるコンタク
トホ−ルの穴あけ、スパッタによるＭｏ又はＴｉＮ膜
作製及びＳｉＯ2 上のＭｏ，ＴｉＮ膜の除去 選択ＣＶＤによるＷプラグ形成 スパッタによるＭｏ又はＴｉＮ／Ｃｕ／Ｍｏ又はＴｉ
Ｎの３層膜の作製及びパターンニング、ＣＶＤによる
ＳｉＮのサイドウォール形成及び異方性エッチングによ
る第１層配線作製、ＳｉＯ2 膜の形成（ＣＶＤ）及び
スル−ホ−ルの穴あけ ホ−ル側壁へのＭｏ又はＴｉＮバリアの形成（スパッ
タ）及び選択ＣｕのＣＶＤ、スパッタによるＭｏ又は
ＴｉＮ／Ｃｕ／Ｍｏ又はＴｉＮの３層膜の形成及びパタ
ーンニング ＳｉＮサイドウォールの形成及びＳｉＯ2 膜形成。
【００４２】
【発明の効果】本発明によれば、ヒロック，ＣｕのＳｉ
への拡散のない、耐エレクトロマイグレーション性に優
れた、低抵抗のＣｕ又はＡｇ配線が作製可能であるた
め、高信頼性の超高速デバイスが得られる。
への拡散のない、耐エレクトロマイグレーション性に優
れた、低抵抗のＣｕ又はＡｇ配線が作製可能であるた
め、高信頼性の超高速デバイスが得られる。
【図１】本発明の配線構造の作製工程及びこの工程によ
って得られた配線構造を示す図。
って得られた配線構造を示す図。
【図２】本発明の配線構造を示す図。
【図３】サイドウォールのない配線と本発明の配線の耐
エレクトロマイグレーション性を示す図。
エレクトロマイグレーション性を示す図。
【図４】本発明の配線構造を用いたＶＬＳＩ用多層配線
システムを示す図。
システムを示す図。
【符号の説明】 １…Ｃｕ配線．２…サイドウォール．３…Ｍｏバリア
層。
層。
フロントページの続き (56)参考文献 特開 平１−204449（ＪＰ，Ａ) 特開 昭63−156341（ＪＰ，Ａ) 特開 平２−125447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】集積回路用配線において、ＳｉＯ 2 上に形
成されるＣｕ配線の下部及び前記Ｃｕ配線のサイドウォ
ールに高融点メタル又は高融点金属の窒化物の析出膜を
有し、 前記Ｃｕ配線の下部は２層からなり、１層がＭｏであ
り、他の１層が前記Ｍｏの下部のＴｉＮ又はＳｉＮであ
る ことを特徴とする集積回路用配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000430A JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000430A JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242960A JPH04242960A (ja) | 1992-08-31 |
| JP3021683B2 true JP3021683B2 (ja) | 2000-03-15 |
Family
ID=11473600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000430A Expired - Fee Related JP3021683B2 (ja) | 1991-01-08 | 1991-01-08 | 集積回路用配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021683B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0729908A (ja) * | 1993-07-15 | 1995-01-31 | Nec Corp | 銅微細配線の形成方法 |
| JP2865039B2 (ja) * | 1995-12-26 | 1999-03-08 | 日本電気株式会社 | 薄膜トランジスタ基板の製造方法 |
| US6391771B1 (en) * | 1998-07-23 | 2002-05-21 | Applied Materials, Inc. | Integrated circuit interconnect lines having sidewall layers |
| JP5191628B2 (ja) * | 2005-03-31 | 2013-05-08 | ヤマハ株式会社 | 半導体装置構造および半導体装置の製造方法 |
| JP6425532B2 (ja) | 2014-12-17 | 2018-11-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-01-08 JP JP3000430A patent/JP3021683B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242960A (ja) | 1992-08-31 |
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