JP3059520B2 - データ処理装置及びファクシミリ装置 - Google Patents
データ処理装置及びファクシミリ装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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Description
【０００１】
【発明の属する技術分野】本発明はデータ処理装置及び
ファクシミリ装置、詳しくは高速に画像処理を行なうた
めのデータ処理装置及びファクシミリ装置に関するもの
である。
ファクシミリ装置、詳しくは高速に画像処理を行なうた
めのデータ処理装置及びファクシミリ装置に関するもの
である。
【０００２】
【従来の技術】従来よりＧ４フアクシミリの如き、高速
の画像処理を必要とする画像処理装置に於いては、画像
処理を専用に処理する画像バスと装置全体の制御を行う
メインＣＰＵに接続するメインＣＰＵバスとを分離する
方法とがとられてきた。
の画像処理を必要とする画像処理装置に於いては、画像
処理を専用に処理する画像バスと装置全体の制御を行う
メインＣＰＵに接続するメインＣＰＵバスとを分離する
方法とがとられてきた。
【０００３】図３に従来のＧ４フアクシミリの構成例を
示す。
示す。
【０００４】メインＣＰＵ３０１はフアクシミリ装置全
体の動作を制御するものであり、メインＣＰＵバス３ａ
に接続されている。同バス上には、メインＣＰＵ３０１
の動作を指示するプログラムを格納しているＲＯＭ３０
２、作業用データを格納するＲＡＭ３０３の他、通信制
御回路用ＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ）３０４、通信制御回路３０５、画像メモリ３０６
が接続されている。回線制御回路３０５は、回線３ｃを
介した相手端末とのデータの送受信を行うものであり、
通信手順の処理を行った後、通信制御用ＤＭＡＣ３０４
を利用して、受信したデータを画像メモリに書き込んだ
り、また逆に、送信画像データを画像メモリから読出し
て、回線に送出したりする。
体の動作を制御するものであり、メインＣＰＵバス３ａ
に接続されている。同バス上には、メインＣＰＵ３０１
の動作を指示するプログラムを格納しているＲＯＭ３０
２、作業用データを格納するＲＡＭ３０３の他、通信制
御回路用ＤＭＡＣ（ダイレクトメモリアクセスコントロ
ーラ）３０４、通信制御回路３０５、画像メモリ３０６
が接続されている。回線制御回路３０５は、回線３ｃを
介した相手端末とのデータの送受信を行うものであり、
通信手順の処理を行った後、通信制御用ＤＭＡＣ３０４
を利用して、受信したデータを画像メモリに書き込んだ
り、また逆に、送信画像データを画像メモリから読出し
て、回線に送出したりする。
【０００５】ローカルＣＰＵ３０７は、主に画像処理を
制御するものであり、画像メモリ３０６の一部を使用し
てメインＣＰＵ３０１とのＣＰＵ間通信を行い指令の受
渡しを行うことができ、メインＣＰＵ３０１の要求する
命令を実行すべく動作する。ローカルＲＯＭ３０８、ロ
ーカルＲＡＭ３０９は、ローカルＣＰＵの動作に用いら
れるものであり、その機能はメインＣＰＵ３０１に対す
るメインＲＯＭ３０２、メインＲＡＭ３０３と同じであ
る。
制御するものであり、画像メモリ３０６の一部を使用し
てメインＣＰＵ３０１とのＣＰＵ間通信を行い指令の受
渡しを行うことができ、メインＣＰＵ３０１の要求する
命令を実行すべく動作する。ローカルＲＯＭ３０８、ロ
ーカルＲＡＭ３０９は、ローカルＣＰＵの動作に用いら
れるものであり、その機能はメインＣＰＵ３０１に対す
るメインＲＯＭ３０２、メインＲＡＭ３０３と同じであ
る。
【０００６】一方、ＤＭＡＣ３１０は、画像メモリ３０
６と画像処理回路３１１、または画像メモリ３０６とプ
リンタ・インターフエース回路３１２、または画像メモ
リ３０６とスキヤナ・インターフエース回路３１３との
画像データの転送を行う。この転送動作は、ローカルＣ
ＰＵがメインからの指示に基いてＤＭＡＣに指示する。
以上の処理によって、回線から受信された画像データは
画像メモリを介して画像処理されたプリンタ３１４に出
力したり、また、スキヤナ３１５から読取った画像デー
タを画像処理し、画像メモリを介して通信制御回路３０
５から回線に送り出される。
６と画像処理回路３１１、または画像メモリ３０６とプ
リンタ・インターフエース回路３１２、または画像メモ
リ３０６とスキヤナ・インターフエース回路３１３との
画像データの転送を行う。この転送動作は、ローカルＣ
ＰＵがメインからの指示に基いてＤＭＡＣに指示する。
以上の処理によって、回線から受信された画像データは
画像メモリを介して画像処理されたプリンタ３１４に出
力したり、また、スキヤナ３１５から読取った画像デー
タを画像処理し、画像メモリを介して通信制御回路３０
５から回線に送り出される。
【０００７】
【発明が解決しようとしている課題】しかしながら上述
従来例では、メインＣＰＵとローカルＣＰＵの複数のＣ
ＰＵが必要であり、またそれぞれのＣＰＵを動作させる
為のＲＯＭ、ＲＡＭ等の周辺回路も複数系統必要とな
る。その為、回路構成が複雑、かつ、高価になる欠点が
あった。
従来例では、メインＣＰＵとローカルＣＰＵの複数のＣ
ＰＵが必要であり、またそれぞれのＣＰＵを動作させる
為のＲＯＭ、ＲＡＭ等の周辺回路も複数系統必要とな
る。その為、回路構成が複雑、かつ、高価になる欠点が
あった。
【０００８】また、複数のＣＰＵがメモリを介して通信
を行うので、ＣＰＵ間の通信を行うプログラムが各々に
必要であり、これらのプログラムを介して画像処理回路
やＤＭＡＣに指示が与えられるので、指示の伝達に時間
を要する欠点があった。
を行うので、ＣＰＵ間の通信を行うプログラムが各々に
必要であり、これらのプログラムを介して画像処理回路
やＤＭＡＣに指示が与えられるので、指示の伝達に時間
を要する欠点があった。
【０００９】また、画像バスを介してローカルＣＰＵか
らＤＭＡＣや画像処理回路に指示が与えられるので、そ
の間、画像バスはローカルＣＰＵに占有され、画像デー
タの転送効率を低下させる欠点があつた。
らＤＭＡＣや画像処理回路に指示が与えられるので、そ
の間、画像バスはローカルＣＰＵに占有され、画像デー
タの転送効率を低下させる欠点があつた。
【００１０】本発明はかかる従来技術に鑑みなされたも
のであり、マイクロプロセッサは、少なくともメモリ及
び処理回路間における負荷の大きいデータ転送について
は、ＤＭＡ手段に指示を与えることでマイクロプロセッ
サが直接アクセスするバス以外のバスを介して行わせる
ことができることになり、マイクロプロセッサにかかる
負荷を軽減し、それらバスを介して適切且つ高速なデー
タ処理を行なわせることを可能ならしめるデータ処理装
置を提供しようとするものである。
のであり、マイクロプロセッサは、少なくともメモリ及
び処理回路間における負荷の大きいデータ転送について
は、ＤＭＡ手段に指示を与えることでマイクロプロセッ
サが直接アクセスするバス以外のバスを介して行わせる
ことができることになり、マイクロプロセッサにかかる
負荷を軽減し、それらバスを介して適切且つ高速なデー
タ処理を行なわせることを可能ならしめるデータ処理装
置を提供しようとするものである。
【００１１】また、第２の発明は、装置全体の制御を行
なうマイクロプロセッサにかかる負荷を軽減し、ファク
シミリ送信、あるいは受信における処理を高速に行える
ファクシミリ装置を提供しようとするものである。
なうマイクロプロセッサにかかる負荷を軽減し、ファク
シミリ送信、あるいは受信における処理を高速に行える
ファクシミリ装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】この課題を解決するた
め、本発明のデータ処理装置は以下の構成を備える。す
なわち、装置全体の制御を司るマイクロプロセッサと、
前記マイクロプロセッサに接続される第１のバスと、前
記マイクロプロセッサに非接続の少なくとも１つの第２
のバスと、前記第１及び第２のバスの両方に接続され、
各バスからアクセス可能なメモリと、前記第２のバスに
接続され、前記マイクロプロセッサの制御に従い、与え
られたデータに対して所定の処理を行なう少なくとも１
つの処理回路と、前記第１、第２のバスに接続され、前
記マイクロプロセッサの前記第１のバスを介しての指示
に基づき、前記第２のバス上で、前記処理回路の１つ及
び前記メモリにおけるデータ転送を行なうＤＭＡ手段
と、を備え、前記ＤＭＡ手段は、前記第１のバスを介し
て前記マイクロプロセッサから与えられる指示に基づい
て、前記第２のバスを介して前記データを前記メモリと
前記処理回路との間で転送することを特徴とする。
め、本発明のデータ処理装置は以下の構成を備える。す
なわち、装置全体の制御を司るマイクロプロセッサと、
前記マイクロプロセッサに接続される第１のバスと、前
記マイクロプロセッサに非接続の少なくとも１つの第２
のバスと、前記第１及び第２のバスの両方に接続され、
各バスからアクセス可能なメモリと、前記第２のバスに
接続され、前記マイクロプロセッサの制御に従い、与え
られたデータに対して所定の処理を行なう少なくとも１
つの処理回路と、前記第１、第２のバスに接続され、前
記マイクロプロセッサの前記第１のバスを介しての指示
に基づき、前記第２のバス上で、前記処理回路の１つ及
び前記メモリにおけるデータ転送を行なうＤＭＡ手段
と、を備え、前記ＤＭＡ手段は、前記第１のバスを介し
て前記マイクロプロセッサから与えられる指示に基づい
て、前記第２のバスを介して前記データを前記メモリと
前記処理回路との間で転送することを特徴とする。
【００１３】また、第２の発明であるファクシミリ装置
は以下の構成を備える。
は以下の構成を備える。
【００１４】画像データの通信を行なうファクシミリ装
置であって、装置全体の制御を司るマイクロプロセッサ
と、前記マイクロプロセッサに接続される第１のバス
と、前記マイクロプロセッサに非接続の、少なくとも１
つの第２のバスと、前記第１、第２のバス両方に接続さ
れ、各バスからアクセスされるメモリと、原稿画像を読
み取る読取手段と、前記マイクロプロセッサの制御に従
い、前記第２のバスを介して転送されたイメージデータ
を符号化する画像処理回路と、前記第１のバスに接続さ
れ、回線を介して情報の転送を行なう転送手段と、前記
マイクロプロセッサの制御に従いＤＭＡ転送を行なう第
１のＤＭＡ手段と、ここで、当該第１のＤＭＡ手段は、 （ａ）前記読取手段によって読み取られたイメージデー
タを前記第２のバスを介して前記メモリにＤＭＡ転送
し、 （ｂ）前記メモリに転送されるイメージデータを前記画
像処理回路へＤＭＡ転送し、 （ｃ）前記前記画像処理回路で符号化されたデータを前
記第２のバスを介して前記メモリにＤＭＡ転送する、 前記マイクロプロセッサの制御に従い、前記第１のＤＭ
Ａ転送手段で前記メモリに転送された符号化データを、
前記第１のバスを介して前記転送手段にＤＭＡ転送する
第２のＤＭＡ手段とを備える。
置であって、装置全体の制御を司るマイクロプロセッサ
と、前記マイクロプロセッサに接続される第１のバス
と、前記マイクロプロセッサに非接続の、少なくとも１
つの第２のバスと、前記第１、第２のバス両方に接続さ
れ、各バスからアクセスされるメモリと、原稿画像を読
み取る読取手段と、前記マイクロプロセッサの制御に従
い、前記第２のバスを介して転送されたイメージデータ
を符号化する画像処理回路と、前記第１のバスに接続さ
れ、回線を介して情報の転送を行なう転送手段と、前記
マイクロプロセッサの制御に従いＤＭＡ転送を行なう第
１のＤＭＡ手段と、ここで、当該第１のＤＭＡ手段は、 （ａ）前記読取手段によって読み取られたイメージデー
タを前記第２のバスを介して前記メモリにＤＭＡ転送
し、 （ｂ）前記メモリに転送されるイメージデータを前記画
像処理回路へＤＭＡ転送し、 （ｃ）前記前記画像処理回路で符号化されたデータを前
記第２のバスを介して前記メモリにＤＭＡ転送する、 前記マイクロプロセッサの制御に従い、前記第１のＤＭ
Ａ転送手段で前記メモリに転送された符号化データを、
前記第１のバスを介して前記転送手段にＤＭＡ転送する
第２のＤＭＡ手段とを備える。
【００１５】
【作用】かかる構成において、たとえば第１の発明にお
いては、マイクロプロセッサは第２のバスに接続されて
いる処理回路及びＤＭＡ手段を制御し、処理回路とその
処理回路での処理対象のデータ、処理後のデータを記憶
するメモリ間の転送は第２のバス上でのＤＭＡ転送で行
なわせることで、マイクロプロセッサに負荷を少なく
し、高速に処理を行なわせる。
いては、マイクロプロセッサは第２のバスに接続されて
いる処理回路及びＤＭＡ手段を制御し、処理回路とその
処理回路での処理対象のデータ、処理後のデータを記憶
するメモリ間の転送は第２のバス上でのＤＭＡ転送で行
なわせることで、マイクロプロセッサに負荷を少なく
し、高速に処理を行なわせる。
【００１６】
【実施例】以下、添付図面に従って本発明にかかる実施
例を詳細に説明する。尚、実施例ではファクシミリ装置
を例に説明する。
例を詳細に説明する。尚、実施例ではファクシミリ装置
を例に説明する。
【００１７】図１に実施例のファクシミリ装置のブロッ
ク構成図を示す。
ク構成図を示す。
【００１８】図示の如く、実施例の装置に２本のバス１
ａ、１ｂがある。第１バス１ａ上には、装置全体の動作
を総合的に制御するＣＰＵ１０１と、このＣＰＵ１０１
の動作プログラム（図２に示すフローチャートのプログ
ラム等）を格納したＲＯＭ１０２と、作業用データ格納
するＲＡＭ１０３及び、回線１ｃとのデータ送受を制御
する回線制御回路１０５などが接続されている。
ａ、１ｂがある。第１バス１ａ上には、装置全体の動作
を総合的に制御するＣＰＵ１０１と、このＣＰＵ１０１
の動作プログラム（図２に示すフローチャートのプログ
ラム等）を格納したＲＯＭ１０２と、作業用データ格納
するＲＡＭ１０３及び、回線１ｃとのデータ送受を制御
する回線制御回路１０５などが接続されている。
【００１９】一方、第２バス１ｂは、主に画像データの
みが転送されるバスである。
みが転送されるバスである。
【００２０】画像メモリ１０６は、第１バス１ａ側から
はメモリ・アクセス信号であるメモリ・ライト信号やメ
モリ・リード信号を受け、また第２バス側からは、第２
バスのバス権要求信号であるホルト・リクエスト信号を
受け、これらを調停して、それぞれのバスに順番にメモ
リを接続するので、双方からのアクセスが可能である。
はメモリ・アクセス信号であるメモリ・ライト信号やメ
モリ・リード信号を受け、また第２バス側からは、第２
バスのバス権要求信号であるホルト・リクエスト信号を
受け、これらを調停して、それぞれのバスに順番にメモ
リを接続するので、双方からのアクセスが可能である。
【００２１】ＤＭＡＣ１１０はＣＰＵ１０１から第１バ
ス１ａを介して転送指示を受取り、これに従って第２バ
ス１ｂ上にアドレスを出力し、ＤＭＡ転送を行う。ま
た、画像処理回路１１１は、ＣＰＵ１０１から第１バス
を介して画像処理指示を受取り、第２バス上でデータの
入出力を行う。
ス１ａを介して転送指示を受取り、これに従って第２バ
ス１ｂ上にアドレスを出力し、ＤＭＡ転送を行う。ま
た、画像処理回路１１１は、ＣＰＵ１０１から第１バス
を介して画像処理指示を受取り、第２バス上でデータの
入出力を行う。
【００２２】プリンタインターフエース回路１１２はＣ
ＰＵ１０１より指示を受取り、画像メモリ１０６からの
印字データを第２バスを介して受信し、プリンタへ出力
する。また、スキャナインターフエース回路１１３は、
ＣＰＵ１０１より指示を受け取ると、スキヤナ回路１１
５で読み取った画像データを入力し、それを第２バス１
ｂ上に出力する。
ＰＵ１０１より指示を受取り、画像メモリ１０６からの
印字データを第２バスを介して受信し、プリンタへ出力
する。また、スキャナインターフエース回路１１３は、
ＣＰＵ１０１より指示を受け取ると、スキヤナ回路１１
５で読み取った画像データを入力し、それを第２バス１
ｂ上に出力する。
【００２３】さて、画像送信に際して、ＣＰＵ１０１は
スキヤナインターフエース回路１１３に読取りモード
を、画像処理回路１１１へは解像度変換指示を、また、
ＤＭＡＣ１１０へはこれらの回路からのデータを格納す
る画像メモリ１０６上のアドレス、及び、転送語数など
を設定し、転送開始を指示する。具体的には図２のフロ
ーチャートに示す如くである。
スキヤナインターフエース回路１１３に読取りモード
を、画像処理回路１１１へは解像度変換指示を、また、
ＤＭＡＣ１１０へはこれらの回路からのデータを格納す
る画像メモリ１０６上のアドレス、及び、転送語数など
を設定し、転送開始を指示する。具体的には図２のフロ
ーチャートに示す如くである。
【００２４】先ず、ステップＳ１において、スキヤナイ
ンターフエース回路１１３に読み取りモードを設定し、
次のステップＳ２においては、画像処理回路１１１に解
像度変換指示を行う。そして、ステップＳ３において、
ＤＭＡＣ１１０にスキャナインタフェース１１３からの
画像データを画像メモリ１０６にＤＭＡ転送するときの
各種パラメタデータ（格納先アドレスや語数等）をセッ
トする。また、画像メモリ１０６に転送され、格納され
た画像データを画像処理回路１１１にＤＭＡ転送すると
きのパラメータ（読み取りアドレスや語数等）、及び画
像処理回路１１１で処理された画像データを画像メモリ
１０６に再度格納するときのパラメータ（格納先アドレ
ス及び語数）を設定する。なお、画像メモリ１０６に対
する格納先アドレスであるが、スキャナインタフェース
１１３からの画像データと、画像処理回路１１１で処理
されたデータとが同じ位置に書き込まれないように、そ
れぞれのアドレス位置を指示する。
ンターフエース回路１１３に読み取りモードを設定し、
次のステップＳ２においては、画像処理回路１１１に解
像度変換指示を行う。そして、ステップＳ３において、
ＤＭＡＣ１１０にスキャナインタフェース１１３からの
画像データを画像メモリ１０６にＤＭＡ転送するときの
各種パラメタデータ（格納先アドレスや語数等）をセッ
トする。また、画像メモリ１０６に転送され、格納され
た画像データを画像処理回路１１１にＤＭＡ転送すると
きのパラメータ（読み取りアドレスや語数等）、及び画
像処理回路１１１で処理された画像データを画像メモリ
１０６に再度格納するときのパラメータ（格納先アドレ
ス及び語数）を設定する。なお、画像メモリ１０６に対
する格納先アドレスであるが、スキャナインタフェース
１１３からの画像データと、画像処理回路１１１で処理
されたデータとが同じ位置に書き込まれないように、そ
れぞれのアドレス位置を指示する。
【００２５】さて、こうした一連の動作情報の設定が終
了すると、ステップＳ４でスキャナインタフェース４に
読み取りを開始させ、ステップＳ５において先に設定し
た処理に基づくＤＭＡ転送を行わせるべく、ＤＭＡＣ１
１０に転送開始指示を与える。
了すると、ステップＳ４でスキャナインタフェース４に
読み取りを開始させ、ステップＳ５において先に設定し
た処理に基づくＤＭＡ転送を行わせるべく、ＤＭＡＣ１
１０に転送開始指示を与える。
【００２６】これによって、スキャナインタフェース回
路１１３からの読み取り画像の画像メモリ１０６への転
送処理、転送された画像データを画像処理回路１１１に
供給する処理、そして、処理後の画像データの画像メモ
リ１０６への再格納処理が第２バス１ｂを介して行われ
る。
路１１３からの読み取り画像の画像メモリ１０６への転
送処理、転送された画像データを画像処理回路１１１に
供給する処理、そして、処理後の画像データの画像メモ
リ１０６への再格納処理が第２バス１ｂを介して行われ
る。
【００２７】この後、ステップＳ６において、通信制御
回路１０５に送信開始指示及び通信手順を指示する。こ
うして、回線が相手先と接続状態になったら、ステップ
Ｓ７に進み、通信制御回路用ＤＭＡＣ１０４に画像メモ
リ１０６中のデータ（画像処理回路１１１によって処理
されたデータ）を第１バス１ａを介して通信制御回路１
０５に転送させるための各種パラメータを設定し、次の
ステップＳ８でその通信制回路御用ＤＭＡＣ１０４にＤ
ＭＡ転送を開始するよう指示する。そして、次のステッ
プＳ９で転送（送信）が終了したか否かを判断し、転送
終了するまで待つ。
回路１０５に送信開始指示及び通信手順を指示する。こ
うして、回線が相手先と接続状態になったら、ステップ
Ｓ７に進み、通信制御回路用ＤＭＡＣ１０４に画像メモ
リ１０６中のデータ（画像処理回路１１１によって処理
されたデータ）を第１バス１ａを介して通信制御回路１
０５に転送させるための各種パラメータを設定し、次の
ステップＳ８でその通信制回路御用ＤＭＡＣ１０４にＤ
ＭＡ転送を開始するよう指示する。そして、次のステッ
プＳ９で転送（送信）が終了したか否かを判断し、転送
終了するまで待つ。
【００２８】以上のように、ＣＰＵ１０１はＤＭＡＣの
動作を第２バスを介することなく直接に監視することが
できる。よつて、ＤＭＡＣの各チヤネルの動作が一区切
り終了すると、新たに別の転送指示を設定し、チヤネル
動作に空きが発生しない様に制御することが可能とな
る。また、ＣＰＵ１０１はＤＭＡＣの動作を常に監視す
ることができるので、画像メモリ１０６上にどの様なデ
ータが存在しているかも知ることができる。ＣＰＵ１０
１はこれを利用して、今度は通信用ＤＭＡＣ１０４に通
信制御回路１０５に転送すべき画像メモリ上の符号デー
タの存在するアドレス及び転送語数を設定する。通信制
御回路１０５は通信に必要な手順を行った後、ＤＭＡ転
送によって入力される送信データ（符号データ）を回線
１ｃに送出する。
動作を第２バスを介することなく直接に監視することが
できる。よつて、ＤＭＡＣの各チヤネルの動作が一区切
り終了すると、新たに別の転送指示を設定し、チヤネル
動作に空きが発生しない様に制御することが可能とな
る。また、ＣＰＵ１０１はＤＭＡＣの動作を常に監視す
ることができるので、画像メモリ１０６上にどの様なデ
ータが存在しているかも知ることができる。ＣＰＵ１０
１はこれを利用して、今度は通信用ＤＭＡＣ１０４に通
信制御回路１０５に転送すべき画像メモリ上の符号デー
タの存在するアドレス及び転送語数を設定する。通信制
御回路１０５は通信に必要な手順を行った後、ＤＭＡ転
送によって入力される送信データ（符号データ）を回線
１ｃに送出する。
【００２９】また、画像受信に際しては、前述の動作の
逆である。つまり、通信制御回路１０５は受信したデー
タ（符号データ）を画像メモリ１０６へ通信制御用ＤＭ
ＡＣ１０４によってＤＭＡ転送する。こうして画像メモ
リ１０６上に格納された符号データは第２バス１ｂのＤ
ＭＡ転送によつて画像処理回路１１１へ入力され、復号
処理、解像度変換処理等を施されて、再び画像メモリ１
０５へＤＭＡ転送される。最後に、プリンタインターフ
エース回路１１２は第２バス１ｂを介してＤＭＡ転送さ
れてくる画像メモリ１０６内の処理後の画像データをプ
リンタ１１４へ出力する。
逆である。つまり、通信制御回路１０５は受信したデー
タ（符号データ）を画像メモリ１０６へ通信制御用ＤＭ
ＡＣ１０４によってＤＭＡ転送する。こうして画像メモ
リ１０６上に格納された符号データは第２バス１ｂのＤ
ＭＡ転送によつて画像処理回路１１１へ入力され、復号
処理、解像度変換処理等を施されて、再び画像メモリ１
０５へＤＭＡ転送される。最後に、プリンタインターフ
エース回路１１２は第２バス１ｂを介してＤＭＡ転送さ
れてくる画像メモリ１０６内の処理後の画像データをプ
リンタ１１４へ出力する。
【００３０】上述した実施例では、画像の送信動作、及
び受信動作を説明したが、画像メモリ上に画像データを
待機させておくことで、メモリ送信や、メモリ受信の動
作が可能なことは明らかである。
び受信動作を説明したが、画像メモリ上に画像データを
待機させておくことで、メモリ送信や、メモリ受信の動
作が可能なことは明らかである。
【００３１】また、ＣＰＵは、ＤＭＡＣの動作及び画像
処理回路の動作を第２バスを介さずに常時監視できるの
で、各々の動作を送信動作用、受信動作用に交互に切り
替えて制御し使用することによつて、送受２つの動作を
進行させることも可能である。
処理回路の動作を第２バスを介さずに常時監視できるの
で、各々の動作を送信動作用、受信動作用に交互に切り
替えて制御し使用することによつて、送受２つの動作を
進行させることも可能である。
【００３２】同様に、メモリ送信やメモリ受信に於いて
は、画像メモリ上の２種類の画像データを同時に送信処
理させたり、受信処理させたりすることも可能であり、
ＩＳＤＮ回線用に２チヤネルを持つ回線の場合には、同
時送信や同時受信も可能である。
は、画像メモリ上の２種類の画像データを同時に送信処
理させたり、受信処理させたりすることも可能であり、
ＩＳＤＮ回線用に２チヤネルを持つ回線の場合には、同
時送信や同時受信も可能である。
【００３３】以上説明した様に、第２バス上のデータ転
送指示を、ＣＰＵが第２バスを介さずに、一元的に行う
ことが可能となり、単一ＣＰＵによつて高速な画像処理
を行う装置が構成できる。また、回路が簡易になる為、
安価に構成することができる。しかも、単一ＣＰＵが第
２バス上の転送動作をも一元的に制御できるので、複数
のＣＰＵによる構成の場合に生じるＣＰＵ間通信による
タイムロスが発生せず、高速な処理も可能となる。
送指示を、ＣＰＵが第２バスを介さずに、一元的に行う
ことが可能となり、単一ＣＰＵによつて高速な画像処理
を行う装置が構成できる。また、回路が簡易になる為、
安価に構成することができる。しかも、単一ＣＰＵが第
２バス上の転送動作をも一元的に制御できるので、複数
のＣＰＵによる構成の場合に生じるＣＰＵ間通信による
タイムロスが発生せず、高速な処理も可能となる。
【００３４】尚、実施例ではファクシミリ装置を例にし
て説明したが、本発明の主旨からすればこれに限定され
るものではないのは容易に理解できよう。また、バスの
数も２とは限らず、３つ或いはそれ以上であっても構わ
ないのは勿論である。
て説明したが、本発明の主旨からすればこれに限定され
るものではないのは容易に理解できよう。また、バスの
数も２とは限らず、３つ或いはそれ以上であっても構わ
ないのは勿論である。
【００３５】
【発明の効果】以上説明したように本発明によれば、マ
イクロプロセッサは、少なくともメモリ及び処理回路間
における負荷の大きいデータ転送については、ＤＭＡ手
段に指示を与えることでマイクロプロセッサが直接アク
セスするバス以外のバスを介して行わせることができる
ことになり、マイクロプロセッサにかかる負荷を軽減
し、それらバスを介して適切且つ高速なデータ処理を行
なわせることが可能になる。
イクロプロセッサは、少なくともメモリ及び処理回路間
における負荷の大きいデータ転送については、ＤＭＡ手
段に指示を与えることでマイクロプロセッサが直接アク
セスするバス以外のバスを介して行わせることができる
ことになり、マイクロプロセッサにかかる負荷を軽減
し、それらバスを介して適切且つ高速なデータ処理を行
なわせることが可能になる。
【００３６】また、第２の発明によれば、装置全体の制
御を行なうマイクロプロセッサにかかる負荷を軽減し、
ファクシミリ送信、あるいは受信における処理を高速に
行えるようになる。
御を行なうマイクロプロセッサにかかる負荷を軽減し、
ファクシミリ送信、あるいは受信における処理を高速に
行えるようになる。
【図１】実施例におけるファクシミリ装置のブロック構
成図である。
成図である。
【図２】実施例の送信時の動作処理を示すフローチャー
トである。
トである。
【図３】従来のファクシミリ装置のブロック構成図であ
る。
る。
１ａ 第１バス １ｂ 第２バス １０１ ＣＰＵ １０２ ＲＯＭ １０３ ＲＡＭ １０４ 通信制御回路用ＤＭＡＣ １０５ 通信制御回路 １０６ 画像メモリ １１０ ＤＭＡＣ １１１ 画像処理回路
Claims (7)
- 【請求項１】 装置全体の制御を司るマイクロプロセッ
サと、 前記マイクロプロセッサに接続される第１のバスと、 前記マイクロプロセッサに非接続の少なくとも１つの第
２のバスと、 前記第１及び第２のバスの両方に接続され、各バスから
アクセス可能なメモリと、 前記第２のバスに接続され、前記マイクロプロセッサの
制御に従い、与えられたデータに対して所定の処理を行
なう少なくとも１つの処理回路と、 前記第１、第２のバスに接続され、前記マイクロプロセ
ッサの前記第１のバスを介しての指示に基づき、前記第
２のバス上で、前記処理回路の１つ及び前記メモリにお
けるデータ転送を行なうＤＭＡ手段とを備え、前記ＤＭ
Ａ手段は、前記第１のバスを介して前記マイクロプロセ
ッサから与えられる指示に基づいて、前記第２のバスを
介して前記データを前記メモリと前記処理回路との間で
転送することを特徴とするデータ処理装置。 - 【請求項２】 前記処理回路には、 画像データの解像度を変換する解像度変換回路と、変換
された画像データを符号化する符号化回路を備える画像
処理回路を含むことを特徴とする請求項第１項に記載の
データ処理装置。 - 【請求項３】 画像データの通信を行なうファクシミリ
装置であって、 装置全体の制御を司るマイクロプロセッサと、 前記マイクロプロセッサに接続される第１のバスと、 前記マイクロプロセッサに非接続の、少なくとも１つの
第２のバスと、 前記第１、第２のバス両方に接続され、各バスからアク
セスされるメモリと、 原稿画像を読み取る読取手段と、 前記マイクロプロセッサの制御に従い、前記第２のバス
を介して転送されたイメージデータを符号化する画像処
理回路と、 前記第１のバスに接続され、回線を介して情報の転送を
行なう転送手段と、 前記マイクロプロセッサの制御に従いＤＭＡ転送を行な
う第１のＤＭＡ手段と、 ここで、当該第１のＤＭＡ手段は、 （ａ）前記読取手段によって読み取られたイメージデー
タを前記第２のバスを介して前記メモリにＤＭＡ転送
し、 （ｂ）前記メモリに転送されるイメージデータを前記画
像処理回路へＤＭＡ転送し、 （ｃ）前記画像処理回路で符号化されたデータを前記第
２のバスを介して前記メモリにＤＭＡ転送する、 前記マイクロプロセッサの制御に従い、前記第１のＤＭ
Ａ転送手段で前記メモリに転送された符号化データを、
前記第１のバスを介して前記転送手段にＤＭＡ転送する
第２のＤＭＡ手段とを備えることを特徴とするファクシ
ミリ装置。 - 【請求項４】 前記画像処理回路は、前記第１のＤＭＡ
手段によって転送されてきたイメージデータの画素密度
を変換する変換回路を含むことを特徴とする請求項第３
項に記載のファクシミリ装置。 - 【請求項５】 前記メモリには、前記第１のバスからの
アクセス及び第２のバスからのアクセスを調停して、こ
れらのバスに所定の順序でアクセスを得るメモリ制御手
段が含まれることを特徴とする請求項第３項に記載のフ
ァクシミリ装置。 - 【請求項６】 イメージデータを通信するファクシミリ
装置であって、 装置全体の制御を司るマイクロプロセッサと、 前記マイクロプロセッサに接続される第１のバスと、 前記マイクロプロセッサに非接続の、少なくとも１つの
第２のバスと、 前記第１、第２のバス両方に接続され、各バスからアク
セス可能なメモリと、 前記第１のバスに接続され、所定の回線を介して符号化
イメージデータを受信する受信手段と、 前記マイクロプロセッサの制御に従い、前記第２のバス
から転送されてきた符号化イメージデータをデコードす
る画像処理回路と、 画像をプリントするプリント手段と、 前記受信手段で受信した符号化イメージデータを前記第
１のバスを介して前記メモりにＤＭＡ転送する第１のＤ
ＭＡ手段と、 前記マイクロプロセッサの制御に従いＤＭＡ転送を行な
う第２のＤＭＡ手段とここで、当該第２のＤＭＡ手段
は、 （ａ）前記第１のＤＭＡ手段によって格納された符号化
イメージデータを前記画像処理回路へＤＭＡ転送し、 （ｂ）前記画像処理回路でデコードされたイメージデー
タを前記第２のバスを介して前記メモりにＤＭＡ転送
し、 （ｃ）前記メモリに転送されてきたデコードされたイメ
ージデータを、前記第２のバスを介して前記プリント手
段に転送する、 を備えることを特徴とするファクシミリ装置。 - 【請求項７】 前記画像処理回路は、前記第１のＤＭＡ
手段によって転送されてきたイメージデータの画素密度
を変換し、 前記画像処理回路は、転送されてきた符号化イメージデ
ータをデコードし、そしてデコードしたイメージデータ
を前記プリント手段の画素密度になるように変換するこ
とを特徴とする請求項第６項に記載のファクシミリ装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119757A JP3059520B2 (ja) | 1991-05-24 | 1991-05-24 | データ処理装置及びファクシミリ装置 |
| US07/886,874 US5412488A (en) | 1991-05-24 | 1992-05-22 | Data processing apparatus dual-bus data processing with reduced cpu and memory requirements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119757A JP3059520B2 (ja) | 1991-05-24 | 1991-05-24 | データ処理装置及びファクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04346151A JPH04346151A (ja) | 1992-12-02 |
| JP3059520B2 true JP3059520B2 (ja) | 2000-07-04 |
Family
ID=14769418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119757A Expired - Fee Related JP3059520B2 (ja) | 1991-05-24 | 1991-05-24 | データ処理装置及びファクシミリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412488A (ja) |
| JP (1) | JP3059520B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324546A (ja) * | 1992-05-18 | 1993-12-07 | Canon Inc | 情報処理システム |
| US5914787A (en) * | 1992-11-19 | 1999-06-22 | Olympus Optical Co., Ltd. | Electronic imaging apparatus |
| JP3619532B2 (ja) * | 1993-11-08 | 2005-02-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH07221889A (ja) * | 1994-02-09 | 1995-08-18 | Mita Ind Co Ltd | 画像形成装置 |
| KR100357338B1 (ko) * | 1994-08-02 | 2003-02-11 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리시스템 |
| US6560674B1 (en) | 1998-10-14 | 2003-05-06 | Hitachi, Ltd. | Data cache system |
| US6347344B1 (en) * | 1998-10-14 | 2002-02-12 | Hitachi, Ltd. | Integrated multimedia system with local processor, data transfer switch, processing modules, fixed functional unit, data streamer, interface unit and multiplexer, all integrated on multimedia processor |
| US6434649B1 (en) * | 1998-10-14 | 2002-08-13 | Hitachi, Ltd. | Data streamer |
| US6608625B1 (en) | 1998-10-14 | 2003-08-19 | Hitachi, Ltd. | Three dimensional graphic processor |
| US6785013B1 (en) * | 1999-05-14 | 2004-08-31 | Ricoh Company, Ltd. | System for capturing images from a peripheral unit and transferring the captured images to an image management server |
| KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
| US7050197B1 (en) * | 2000-09-14 | 2006-05-23 | Eastman Kodak Company | Image processor for high-speed printing applications |
| JP2003281078A (ja) * | 2002-03-22 | 2003-10-03 | Ricoh Co Ltd | Ｄｍａコントローラ |
| JP4540422B2 (ja) * | 2004-08-02 | 2010-09-08 | 富士フイルム株式会社 | 半導体集積回路及び撮像装置 |
| JP2006313427A (ja) * | 2005-05-06 | 2006-11-16 | Nec Electronics Corp | パケット処理装置 |
| JP5976678B2 (ja) | 2011-12-20 | 2016-08-24 | 株式会社東芝 | セラミックス銅回路基板 |
| CN107870878A (zh) * | 2017-10-31 | 2018-04-03 | 深圳清华大学研究院 | 存储系统、终端及计算机装置 |
| JP2021015384A (ja) | 2019-07-10 | 2021-02-12 | 富士通株式会社 | 情報処理回路、情報処理装置、情報処理方法及び情報処理プログラム |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075691A (en) * | 1975-11-06 | 1978-02-21 | Bunker Ramo Corporation | Communication control unit |
| US4748662A (en) * | 1984-12-21 | 1988-05-31 | Kabushiki Kaisha Toshiba | Apparatus having a dial calling function |
| US4829467A (en) * | 1984-12-21 | 1989-05-09 | Canon Kabushiki Kaisha | Memory controller including a priority order determination circuit |
| US4887224A (en) * | 1986-08-28 | 1989-12-12 | Canon Kabushiki Kaisha | Image data processing apparatus capable of high-speed data encoding and/or decoding |
| US5193143A (en) * | 1988-01-12 | 1993-03-09 | Honeywell Inc. | Problem state monitoring |
| US5179667A (en) * | 1988-09-14 | 1993-01-12 | Silicon Graphics, Inc. | Synchronized DRAM control apparatus using two different clock rates |
| KR910005382B1 (ko) * | 1989-03-31 | 1991-07-29 | 삼성전자 주식회사 | 퍼스널 컴퓨터 팩시밀리장치 |
| DE69028573T2 (de) * | 1989-05-31 | 1997-03-27 | Toshiba Kawasaki Kk | Hochgeschwindigkeitssuchsystem zur Bilddatenspeicherung |
| JPH03144990A (ja) * | 1989-10-31 | 1991-06-20 | Toshiba Corp | メモリ装置 |
| US5038218A (en) * | 1990-10-10 | 1991-08-06 | Fuji Xerox Co., Ltd. | Image processing assembly with conversion and rotation of input image data or predetermined data to match data resolution and orientation |
| US5175633A (en) * | 1990-10-10 | 1992-12-29 | Fuji Xerox Co., Ltd. | Method of diagnosing operating conditions of an image processor |
| JP3260799B2 (ja) * | 1991-02-18 | 2002-02-25 | キヤノン株式会社 | ファクシミリ装置 |
-
1991
- 1991-05-24 JP JP3119757A patent/JP3059520B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-22 US US07/886,874 patent/US5412488A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5412488A (en) | 1995-05-02 |
| JPH04346151A (ja) | 1992-12-02 |
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