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JP3044728B2 - 埋め込みプラグの製造方法 - Google Patents

埋め込みプラグの製造方法

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JP3044728B2
JP3044728B2 JP1337503A JP33750389A JP3044728B2 JP 3044728 B2 JP3044728 B2 JP 3044728B2 JP 1337503 A JP1337503 A JP 1337503A JP 33750389 A JP33750389 A JP 33750389A JP 3044728 B2 JP3044728 B2 JP 3044728B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多結晶シリコン層による開口部の穴埋めを
高速で且つ高い制御性及び再現性をもって行う埋め込み
プラグの製造方法に関する。
〔発明の概要〕
本発明方法は、多結晶シリコン層からなる埋め込みプ
ラグの製造方法において、多結晶シリコンのエッチバッ
クを2段階に分け、下地が露出するか若しくは露出する
直前までの段階を主としてラジカル反応が進行する第1
のエッチング工程、その後の基体表面を平坦化するため
のエッチバック(オーバーエッチング)を堆積反応とエ
ッチング反応とが競合的に進行するか、若しくはイオン
支援反応が進行する第2のエッチング工程とすることに
より、いわゆる逆ローディング効果の影響を受けること
なく前記開口部を多結晶シリコン層からなる埋め込みプ
ラグにより平坦に埋め込むこと可能とするものである。
〔従来の技術〕
従来、VLSI、ULSI等の半導体装置の分野においては高
集積化、高性能化を図るため、二次元方向の微細化のみ
ならず三次元方向の集積化が図られている。このような
集積化を図るため、多層配船が行われている。多層配船
を実現するためには、高アスペクト比のコンタクトホー
ルやビアホールを導電材料で埋め込んで基体の表面を平
坦化する穴埋め技術が用いられる。この穴埋め技術とし
て、選択タングステン法やブランケットタングステン法
等のように金属で埋め込む方法、あるいは多結晶シリコ
ンを堆積後、エッチバックにより埋め込む方法等が提案
されている。
タングステン等の金属により埋め込む方法には、埋め
込み部であるプラグ部自身の抵抗が低いことや下地拡散
層の導電型に無関係に形成できる等の利点があるが、選
択タングステン法ではその選択性の確保が難しく、また
ブランケットタングステン法ではタングステンとSiO2
の密着性が低いという問題がある。
一方、多結晶シリコンからなるプラグにより埋め込む
方法には、プラグ自身の抵抗が比較的高く、また下拡散
層の導電型に応じた不純物を導入しなければならずプロ
セスが長くなる等の問題点があるが、既存のプロセスが
適用できるため信頼性の高い処理を行うことができる。
しかも、セミコンダクター・ワールド1989年12月号、第
103〜105頁に記載されているように、不純物の導入に際
してイオン注入を行う際のイオン種と注入エネルギーを
最適に選択することにより、多結晶シリコンによる低抵
抗プラグの形成も可能となっている。
従来、例えば絶縁膜に形成されたコンタクトホール、
ビアホール等の開口部に多結晶シリコンを平坦に埋め込
むには、次のような方法が採用されている。
すなわち、まず第2図(A)に示すように、予め半導
体基板11上にSiO2等からなり開口部13を有する絶縁膜12
が形成され、さらに少なくとも上記開口部13を覆って多
結晶シリコン層14を形成して基体表面を略平坦化する。
次に、多結晶シリコン層14のエッチバックを行う。こ
のとき、絶縁膜12の表面が露出した時点をもってエッチ
バックを終了すれば、開口部13が多結晶シリコン層14に
より平坦に埋め込まれた状態が達成される。
〔発明が解決しようとする課題〕
ところが、実際に多結晶シリコン層のエッチバックを
行ってみると、残り膜厚の制御性が低く、開口部13が多
結晶シリコン層14により平坦に埋め込まれた状態を達成
するのは困難であることがわかる。例えば、エッチング
ガスとしてフロン等のフッ素系ガスを使用した場合、処
理の均一性、エッチング速度,再現性等は極めて良好で
あるが、絶縁膜12上の多結晶シリコン層14が除去された
と同時に、過剰となったフッ素ラジカルが開口部13に集
中する。このため、第2図(B)に示すように、わずか
なオーバーエッチングによっても本来プラグ部となるべ
き開口部13内の多結晶シリコン層14が大幅に浸食され、
場合によっては半導体基板11にも損傷が及ぶことがしば
しば経験される。これは、いわゆるローディング効果の
逆の効果である局所的にエッチング速度が増大すること
から、逆ローディング効果とも呼ばれている。
かかる逆ローディング効果を防止するため、エッチン
グガスを塩素系ガスとすることも考えられる。塩素系ガ
スは、自発的には多結晶シリコン層をエッチングするこ
とが困難で、イオン衝撃によってより効果的にエッチン
グ反応に関与することができる。したがって、エッチン
グ速度が遅い上、イオン衝撃により生起される多結晶シ
リコン層の表面状態、あるいはエッチング室内の水分や
堆積物等の存在によりエッチングの進行状況が変動し、
再現性が低下し易い。
そこで、本発明は、これらの問題点を解決し、多結晶
シリコン層からなる埋め込みプラグを高速に且つ高い制
御性及び再現性をもって製造することを可能とする方法
を提供することを目的とする。
〔課題を解決するための手段〕
本発明者は、上述の目的を達成するために鋭意検討を
行った結果、下地が露出する直前若しくは該下地の一部
が露出し始める時点までのエッチングは、エッチング速
度が速く且つ均一性、再現性に優れる過程により進行さ
せ、その後の基体表面を平坦化するためのオーバーエッ
チングは残り膜厚の制御性に優れる過程により進行させ
れば、全体として高速で均一性、再現性、制御性に優れ
る多結晶シリコン層のエッチングが可能となることを見
出した。
この場合、2種類の過程にもとづくエッチングの切り
換え時期を鋭敏に判定することが必要となるが、本発明
者は、前半の過程におけるエッチングガスとしてフッ素
系ガスを使用してSiFの発光スペクトルをモニターすれ
ば、これが可能となることも見出した。さらに、前半の
過程においてエッチング室内の堆積物を除去する反応を
同時に進行させれば、複数のウェハに対する連続処理を
行うに際しても常にクリーンなプロセスが進行すること
も見出した。
本発明は、上述の知見にもとづいて提案されるもので
ある。
すなわち、本発明は、多結晶シリコン層からなる埋め
込みプラグの製造方法において、下地に開口部を形成し
基体表面を露出する工程と、前記開口部を有する下地を
被覆して前記基体表面に接触するように多結晶シリコン
層を形成する工程と、前記下地の表面の一部が露出する
か若しくは露出する直前まで多結晶シリコン層のエッチ
バックを、ラジカルをエッチング種として外部からのエ
ネルギーを与えられることなく自発的にシリコンと反応
させることにより行う第1のエッチング工程と、前記第
1のエッチング工程より低速でエッチングが進行する条
件により前記開口部が前記多結晶シリコン層により平坦
に埋め込まれた状態となるまで逆ローディング効果を防
止しながらエッチバックを行う第2のエッチング工程を
有するものである。
ここで、第2のエッチング工程は、エッチング性ガス
と堆積性ガスとを用いエッチング反応と堆積反応とを共
存させることにより低速でエッチングが進行する。
さらに具体的に、第2のエッチング工程は、外部エネ
ルギーが与えられることにより自発的にエッチングが進
行する系、すなわち、外部エネルギーが与えられない限
りエッチングが進行しにくい系で行われることにより低
速でエッチングが進行する。ここで、第2のエッチング
工程は、塩素系のガスが用いられる。
また、第1のエッチング工程においてフッ素系のエッ
チングガスを使用し、SiFの発光スペクトルをモニター
することにより第1のエッチング工程の終点判定が行わ
れる。
さらに、第1のエッチング工程によりエッチング室内
のクリーニングが行われる。
〔作用〕
本発明方法は、まず下地が露出するか若しくは露出す
る直前までエッチバックを行う第1のエッチング工程に
おいて、主としてラジカル反応が進行する条件を採用し
ている。この工程では、フッ素ラジカルのように多結晶
シリコンの結晶格子中若しくは結晶粒界内に容易に侵入
することが可能な程度の大きさのラジカルが主なエッチ
ング種となり、外部からエネルギーを与えられなくとも
自発的にシリコンと反応してこれをエッチングする。
本発明方法は、さらに下地に設けられた開口部が多結
晶シリコンにより平坦に埋め込まれた状態となるまでエ
ッチバック(オーバーエッチング)を行う第2のエッチ
ング工程において、より低速でエッチングが進行する条
件を採用している。この条件とは、堆積反応とエッチン
グ反応とを競合させ得る条件、また第2の発明ではイオ
ン支援反応が進行する条件である。すなわち、エッチン
グ反応を堆積反応と共存させることにより正味のエッチ
ング速度を低下させ、また外部エネルギーを与えないと
自発的にはエッチング反応が進行しにくい系でエッチン
グ速度を低下することにより、残り膜厚の制御性が高め
られる。
ところで、第1のエッチング工程においてフッ素系エ
ッチングガスを使用し、多結晶シリコン層と下地との間
の選択比を十分大きくとって第1のエッチングを開始す
ると、多結晶シリコン層のエッチングが進行している間
は揮発性のSiFが一定の割合で発生する。したがって、
波長440nmにおけるSiFの発光スペクトルをモニターする
と、一定強度のピークが継続して観測される。下地の一
部が露出し始めると、上記ピークの強度を急速に減少し
始め、下地がほぼ露出し終わると被エッチング面積が減
少するためにピーク強度は低いレベルにとどまる。本発
明方法では、始めにピーク強度が減少し始める時点をも
って終点とする。この時点は、二次微分等の適当な電気
信号処理方法により判定することができる。
さらに、本発明方法によれば、各エッチング工程にお
けるエッチングガス系を適切に選択すれば、第1のエッ
チング工程によりエッチング室内のクリーニングを行う
ことが可能となる。このクリーニング効果は、複数のウ
ェハに対する連続処理を行う場合に極めて意義の大きい
ものである。すなわち、第2のエッチング工程では、使
用されるエッチングガス系の種類によっては炭素系やシ
リコン系のポリマーがエッチング室内に残留することが
考えられるが、第1のエッチング工程において堆積反応
の可能性を特に減じたエッチングガス系を使用すれば、
この工程において発生するラジカル種が残留堆積物を効
率良く揮発性物質に変化させてこれを除去するので、常
にクリーンなプロセスを進行させることが可能となる。
〔実施例〕
以下、本発明の具体的な実施例を、図面を参照しなが
ら説明する。
実施例1 この実施例は、絶縁膜に開口された開口部へ多結晶シ
リコンを平坦に埋め込む例である。この工程を第1図
(A)乃至乃至第1図(C)を参照しながら説明する。
まず、第1図(A)に示すように、シリコン等からな
る半導体基板1上に例えば酸化シリコンからなる絶縁膜
2を形成し、パターニングを行って開口部3を形成す
る。次に、被覆性に優れるCVD法等の真空薄膜形成技術
により全面に多結晶シリコン層4を被着形成し、基体の
表面を略平坦化する。
次に、第1のエッチングとして多結晶シリコン層4の
エッチングを行った。第1のエッチングは、高周波バイ
アス印加型ECR(電子サイクロトロン共鳴)エッチング
装置を使用して行い、その条件は、例えばSF6量30SCC
M、C2Cl3F3(フロン113)流量30SCCM、ガス圧10mTorr,
マイクロ波パワー850W、高周波バイアス30Wとした。こ
の工程では、フッ素ラジカルを主なエッチング種とする
反応が進行し、エッチング速度は6000Å/分と速く、均
一性も±2%で前後と良好であった。また、このエッチ
ング中、波長440nmにおけるSiFの発光スペクトル強度を
連続的にモニターし、その強度が減少しはじめた点をも
って第1のエッチングの終点とした。このときの基体
は、第1図(B)に示すように、絶縁膜2が基体表面に
所々露出した状態を呈していた。
次に、基体の表面を平坦化するための第2のエッチン
グを行った。この条件は、例えばSF6量7SCCM、C2Cl3F3
(フロン113)流量53SCCM、ガス圧10mTorr、マイクロ波
パワー850W、高周波バイアス100Wとした。ここで使用さ
れたエッチングガスは、上記第1のエッチングで使用さ
れたものと成分は同じであるが、その流量比を変化さ
せ、炭素系ポリマーを堆積させ得るC2Cl3F3を多くした
ものである。これにより、エッチング反応と堆積反応が
競合する条件が達成され、2000Å/分といる比較的遅い
エッチング速度にて、均一性が±5%程度のエッチング
を行うことができ、第1図(C)に示すように、基体の
表面が極めて良好に平坦化された。この場合、エッチン
グ速度が減じられて残り膜厚の制御性が向上しているの
で、開口部3の内部のプラグ部4aが浸食されることはな
かった。なお、この第2のエッチングは、エッチング速
度及び均一性が第1のエッチングよりも低いように思わ
れるが、大部分のエッチングが既に終了した後のオーバ
ーエッチングを目的とするため実質的に問題はなく、プ
ロセス全体としては十分な高速性と均一性が達成され
る。
ところで、各エッチング工程において使用されるエッ
チングガスは、所望の条件を達成し得るガスであれば広
範囲の物質の中から選ぶことができる。しかし、上述の
ように両エッチング工程で同一成分からなる混合エッチ
ングガスを使用し、その流量比を変化させるだけで各工
程における反応様式を切り換えることができれば、極め
て実用性の高いドライエッチング方法が提供される。こ
の場合、フッ素ラジカルの供給源となるガスとしては上
述のSF6の他にNF3、ClF2等が、また炭素系ポリマーを堆
積させ得るガスとしては、C2Cl3F3(フロン113)の他に
C2Cl2、F4(フロン114)、CHF3、CH2F2、CH3F、C2F6、C
3F8、C4F10、CCl4、CCl3F、CCl2F2等が使用できる。
ここで、本実施例のような堆積性ガスを使用すると、
第2のエッチングの終了後にはエッチング室内に炭素系
ポリマー等の堆積物が残留し、これが汚染の原因となっ
て、特にひとつのエッチング室内において連続処理が行
われるような場合に再現性の低下が生ずるように一見思
われる。かかる残留堆積物は、次の第1のエッチング工
程においてフッ素ラジカルにより大部分が揮発性物質に
変化して除去されるので、常にクリーンなプロセスを進
行させることができた。
実施例2 本実施例では、上述の実施例1の同様の埋め込みを本
発明の第2の発明及び第3の発明を適用して行った。す
なわち、実施例1と同様に第1のエッチングを行て基体
を第1図(B)に示す状態とした後、第2のエッチング
としてイオン支援反応を進行させる条件を設定し、オー
バーエッチングを行った。この条件は、例えばBCl3流量
30SCCM、Cl2流量20SCCM、ガス圧10mTorr、マイクロ波パ
ワー850W、高周波バイアス100Wとした。かかるエッチン
グにより、前述した第1図(C)に示すように、多結晶
シリコン層のプラグ部4aで開口部3を平坦に埋め込むこ
とができた。
実施例3 本実施例は、まず、第1のエッチングをSF6ガス単独
で行ない、基体を第1図(B)に示す状態とした。この
ときの条件は、例えばSF6流量60SCCM、ガス圧10mTorr,
マイクロ波パワー850W、高周波バイアス100Wとした。
次に、第2のエッチングとして前述の実施例2と同様
の条件によるエッチングを行い、第1図(C)に示すよ
うに、多結晶シリコン層のプラグ部4aで開口部3を平坦
に埋め込むことができた。
ここで、第1のエッチング工程において、実施例1若
しくは実施例2のようにC2Cl3F3を併用することなく、S
F6を単独で使用したのは、第1のエッチング工程による
エッチング室内のクリーニング効果を高めるためであ
る。すなわち、上述の第2のエッチング工程においてBC
l3/Cl2系の混合ガスを使用すると、エッチング反応生
成物であるSiClXがエッチング室内の石英製の部材から
放出される酸素と反応して副生されたSiO2も残留堆積物
となる可能性がある。そこで、第1のエッチングは堆積
の可能性を極力排した条件で行うことが一層効果的とな
る。これにより、連続処理においても極めてクリーンな
プロセスが再現性良く進行した。
なお、上述の各実施例ではいずれも第1のエッチング
工程と第2のエッチング工程との間で使用するエッチン
グガス系の組成若しくは流量比を切り換えているが、他
の条件の変化によりラジカル反応主体の過程とイオン支
援反応主体の過程を切り換えることもできる。一般に
は、ガス圧を高く且つ高周波バイアスを低く設定すれば
ラジカル反応主体の過程を進行させ、逆にガス圧を低く
かつ高周波バイアスを高く設定すればイオン支援反応主
体の過程を進行させることができる。
また、上述の各実施例は多結晶シリコンによるコンタ
クトホールやビアホールの穴埋めを想定したものである
が、本発明はこれらの実施例に限定されるものではな
く、例えば単結晶シリコン基板に系されたトレンチを薄
い絶縁層を介して多結晶シリコンにより穴埋めし、キャ
パシタを形成する場合にも同様に適用することができ
る。
〔発明の効果〕
以上の説明から明らかなように、本発明方法を用いる
ことにより、開口部を有する下地を被覆して形成された
埋め込みプラグを構成する多結晶シリコン層のエッチバ
ックを2段階に分けることにより、いわゆる逆ローディ
ング効果の影響を受けることなく、基体にダメージを与
えることなく、高速に前記開口部を多結晶シリコン層に
より平坦に埋め込むことが可能となる。しかも、最初の
エッチバックにおいて主としてラジカル反応が進行する
ために、連続処理においても常にクリーンで再現性の高
いプロセスが進行する。
したがって、本発明のドライエッチング方法を半導体
装置の製造に適用することにより、高集積度、高信頼性
を有する半導体装置を高い生産性及び歩留りをもって製
造することができる。
【図面の簡単な説明】
第1図(A)乃至第1図(C)は本発明のドライエッチ
ング方法の一例をその工程順にしたがって説明する概略
断面図であり、第1図(A)は絶縁膜、開口部、多結晶
シリコン層の形成工程、第1図(B)は第1のエッチン
グによる多結晶シリコン層のエッチバック工程、第1図
(C)は第2のエッチングによるプラグ部の形成工程を
それぞれ示す。 第2図(A)及び第2図(B)は従来の一般的な多結晶
シリコン層のエッチバック工程における問題点を説明す
るための概略断面図であり、第2図(A)は絶縁膜、開
口部、多結晶シリコン層の形成工程、第2図(B)はエ
ッチバック終了時の開口部内における浸食状態をそれぞ
れ示す。 1……半導体基板、2……絶縁膜、3……開口部、4…
…多結晶シリコン層、4a……プラグ部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3065 H01L 21/28 301 H01L 21/3205

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】多結晶シリコン層からなる埋め込みプラグ
    の製造方法において、 下地に開口部を形成し基体表面を露出する工程と、 前記開口部を有する下地を被覆して前記基体表面に接触
    するように多結晶シリコン層を形成する工程と、 前記下地の表面の一部が露出するか若しくは露出する直
    前まで多結晶シリコン層のエッチバックを、ラジカルを
    エッチング種として外部からエネルギーを与えられるこ
    となく自発的にシリコンと反応させることにより行う第
    1のエッチング工程と、 前記第1のエッチング工程より低速でエッチングが進行
    する条件により前記開口部が前記多結晶シリコン層によ
    り平坦に埋め込まれた状態となるまで逆ローディング効
    果を防止しながらエッチバックを行う第2のエッチング
    工程を有し、 前記第2のエッチング工程は、エッチング性ガスと堆積
    性ガスとを用いエッチング反応と堆積反応とを共存させ
    ることにより低速でエッチングが進行することを特徴と
    する埋め込みプラグの製造方法。
  2. 【請求項2】前記第2のエッチング工程は、外部エネル
    ギーが与えられることにより自発的にエッチングが進行
    する系で行われることにより低速でエッチングが進行す
    ることを特徴とする請求項1記載の埋め込みプラグの製
    造方法。
  3. 【請求項3】前記第2のエッチング工程は塩素系のガス
    を用いることを特徴とする請求項2記載の埋め込みプラ
    グの製造方法。
  4. 【請求項4】前記第1のエッチング工程においてフッ素
    系のエッチングガスを使用し、SiFの発光スペクトルを
    モニターすることにより前記第1のエッチング工程の終
    点判定を行うことを特徴とする請求項1記載の埋め込み
    プラグの製造方法。
  5. 【請求項5】前記第1のエッチング工程によりエッチン
    グ室内のクリーニングを行うことを特徴とする請求項1
    記載の埋め込みプラグの製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2959619B2 (ja) * 1995-03-30 1999-10-06 日本電気株式会社 半導体装置の製造方法
KR100525118B1 (ko) * 1999-08-26 2005-11-01 주식회사 하이닉스반도체 반도체 메모리셀 형성방법
KR100649350B1 (ko) * 2004-12-28 2006-11-28 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 콘택 형성 방법
GB201119598D0 (en) * 2011-11-14 2011-12-28 Spts Technologies Ltd Etching apparatus and methods
US8709268B2 (en) 2011-11-14 2014-04-29 Spts Technologies Limited Etching apparatus and methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102116811B1 (ko) * 2018-03-19 2020-05-29 이우주 밀봉 도시락 제조방법

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