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JP2930341B2 - データ並列処理装置 - Google Patents

データ並列処理装置

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Publication number
JP2930341B2
JP2930341B2 JP1510895A JP51089589A JP2930341B2 JP 2930341 B2 JP2930341 B2 JP 2930341B2 JP 1510895 A JP1510895 A JP 1510895A JP 51089589 A JP51089589 A JP 51089589A JP 2930341 B2 JP2930341 B2 JP 2930341B2
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JP1510895A
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JPH03501787A (ja
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ホルジンスキー、ウロドジミエルズ
ベントン、リチャード・ダブリュ
ジョンソン、ダブリュ・キース
マクナマラ、ロバート・エイ
ネイアート、ロジャー・エス
ノデン、ダグラス・エイ
スクーメーカー、ロナルド・ダブリュ
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MAACHIN MARIETSUTA CORP
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MAACHIN MARIETSUTA CORP
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

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  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)
  • Logic Circuits (AREA)
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Description

【発明の詳細な説明】 技術分野 本発明は、高速データ並列処理装置、特に、単一のビ
ットデータで作動させるために主制御装置の制御下で作
動する、相互接続された同一セルアレイから成るデータ
並列処理システムに関する。さらに詳しくは、セルのア
ーキテクチャ及び特殊な相互接続パターンに関する。
背景技術 一定のデータ処理タスクは、多量のデータにつきほぼ
同一の論理演算又は算術演算を行うことを必要とする。
このようなタスクを実施するますます注目されている一
手法は、データ並列処理である。並列処理においては、
アレイプロセッサの他のすべてのセルがそれ自身のビッ
トデータにつき同一処理を行うと同時に、このようなセ
ルで構成されるアレイプロセッサの各要素又はセルは、
それ自身のビットデータを処理する。このような機械
は、単一命令・多重データ（SIMD）機械等幾つかの名称
で呼ばれる。
このような機械に対する一般的な配列はセルの直角ア
レイのようなものであり、そこでは各内部セルが４つの
最近接セルと接続され、各辺縁セルがデータ入・出力装
置と接続される。各セルはまた主制御装置とも結合さ
れ、同制御装置は、処理要素に適切な命令を与えること
によってアレイを通してデータを調整する。このような
アレイは、例えば、高解像度画像処理に有用であること
立証されている。画像画素は、プロセッサアレイによっ
てロードされて迅速かつ効率的に処理し得るデータマト
リックスから成る。
あらゆるセルが一致して同一機能を行うと言うセルア
レイの同一包括的概念に恐らくすべてが基づくものであ
るが、並列処理装置はセルデザインの詳細において異な
る。例えば、Holsztynski他に対する米国特許第4,215,4
01号は、ランダムアクセスメモリ（RAM）、単一ビット
累算器及び単一論理ゲートから成るセルを開示してい
る。開示されたセルは、極めて単純で、従って安価かつ
容易に製造できる。しかし、この簡単さの否定的な帰結
は、幾つかの計算アルゴリズムが非常に煩雑なのでしば
しば反復される簡単なタスクを行うために多くの命令を
要する可能性があることである。
Holsztynski他に対する米国特許第4,739,474号はより
高いレベルの複雑さを代表するもので、そこでは論理ゲ
ートが、算術演算及び論理演算の双方を行い得る全加算
器によって置き換えられる。全加算器で２重処理を強制
的に行うことは、各セルに全加算器を含めたことによっ
て加えられた複雑さ及び生じた費用を相殺する以上の効
率を与えている。
論理ゲートを全加算器で置換することは外見上簡単で
あるが、実は重大な影響を与える変化であることに注目
することは重要である。セル構造が複雑になり過ぎるこ
とは許されない。なぜならば、典型的なアレイにおいて
セルは、数百回でないとしても数十回反復されるからで
ある。従って各追加要素のコストは、金額及びVSLIチッ
プの空間から見て多数回倍増される。それゆえにセルへ
組入れることを正当化するために十分有用な機能を確認
することは決して単純ではない。高すぎる費用でこれら
の機能が組入れられないように同機能を実施することこ
ともまた単純ではない。
並列処理装置は、同様にセルの相互接続方法でも異な
る可能性がある。上記の通り、概してセルは最寄りの有
形物に接続される。全アレイのうち辺縁にあるものを除
き、すべてのセルは４つの隣接セルと接続される。しか
し、交互に変わる相互接続経路を設けること及び特にセ
ル間にプログラム可能で柔軟な相互接続を与えることに
より重要な利益が得られることはこれまで十分認められ
ていなかった。
発明の概要 従ってセルの複雑性の増大が最小で効率の向上が結果
的に最大となるような、セルアーキテクチャの改変を認
識しかつ実施する継続的な必要性がある。この要求は、
クロックサイクル当たり１以上の読出し・書込み操作を
可能にするために各セルに区分されたランダムアクセス
メモリを与えることを通して本発明で対処される。さら
に同要求は、主処理要素における処理に先だってデータ
を条件付きで処理する回経路要素を先行させることを通
してに対処される。さらにそれは、セル内に回経路要素
を設け、それにより主制御装置がセルを作動させるか若
しくは作動停止させることができるようにするか又はそ
れによりセルが自らの作動若しくは作動停止を表示でき
るようにすることを通して対処される。これは各個々の
セルに対して独立した条件つき操作を可能にする。
本発明は、セルアーキテクチャのみならずセル接続の
改変を利用している。一改良においては、必要若しくは
所望によりセルをバイパスさせるために少なくとも１つ
のバイパスネットワークがアレイと噛み合わされる。セ
ルがｎ×ｍアレイに配列される他の実施例では、少なく
とも一辺縁上のセルが外部装置又はアレイ内の他のセル
のいずれかと接続可能に配列され、従ってアレイの実際
の構成を再形成できるようにしている。
図面の簡単な説明 本発明の上記及びその他の特徴は、図面と共に以下の
詳細な説明を読むことにより本発明と関連する当業者に
は明らかとなるであろう。
図１は、本発明によるプロセッサアレイの望ましい実
施例の構成図である。
図２は、本発明によるプロセッサアレイの望ましい第
２実施例の構成図である。
図３（ａ−ｃ）は、本発明の望ましい実施例による代
わりのアレイ相互接続を示す構成図である。
図４は、本発明によるセルの望ましい実施例の構成図
である。
図５は、本発明による区分されたメモリの望ましい実
施例の構成図である。
図６は、本発明による条件付き論理ユニットの望まし
い実施例の構成図である。
図７は、本発明によるプロセッサアレイに対する典型
的な適用例の構成図である。
望ましい実施例の詳細な説明 同一セルのアレイとしての並列プロセッサの配列に関
する一般的な詳細は、前記Holsztynski他に対する米国
特許第4,739,474号から入手可能であり、同明細書は参
照によりこれに組入れる。同特許及び図１に示す通りア
レイ10は、ｎ×ｍ直角ネットワーク又はマトリックス
（ｎ及びｍは任意の正の整数値をとり得る変数を表す）
を形成するために同一プロセッサ又はセルP0,0乃至Pn,m
のｎ行及びｍ列から成る。従ってセルには、４つの最近
接セルを持つもの（内部セル）と、３以下の最近接セル
を持つもの（辺縁セル）とがある。同一基準で配置する
ために、図中の上、下、左、右にはそれぞれ北、南、
西、東の方向を用い、最近接セルをそれぞれＮ、Ｓ、
Ｗ、Ｅと称する。
アレイ10の辺縁セルは、図示した通りデータ入・出力
装置20と接続される。各セルは、制御装置30から命令信
号C0乃至Cx及びアドレス信号A0乃至AYを受信する。さら
に制御装置30によって各セルにクロック信号が与えら
れ、また同様に制御装置30によってデータ入・出力装置
20も制御され得る。詳細は、上記Holsztynskiの474号特
許から得られる。第１マルチプレクサネットワークは、
M1,1乃至Mn,m及びM1,1′乃至Mn,m′（特定しない限り本
明細書で想定されるｎ及びｍの値は必ずしもセルを呼ぶ
のに用いたものと関連付ける必要はない）から成るマル
チプレクサで構成される。以下に展開されるようにこの
ネットワークは、単体、行、列又はブロック基準でセル
を選択的にバイパスするために用いられる。
第２マルチプレクサネットワークは、M1″乃至Mn″か
ら成り、北辺縁セルとデータ入・出力装置20又はアレイ
内の他のセルとの接続を選択的に変えるために用いられ
る。一アレイは、各々がそれ自体の一部又は主アレイの
サブアレイを提供する相互結合された幾つかのチップか
ら構成される。第２マルチプレクサネットワークは、ア
レイの実質的構成を変化させる能力を与える。
すべてのマルチプレクサは、明確化のために省略され
た接続を通して制御装置30に応答する。マルチプレクサ
によって与えられる伝送経路、すなわち、通信経路は両
方向性であり、従ってマルチプレクサはマルチプレクサ
・デマルチプレクサと見なすべきであることは注目すべ
きである。概してここではマルチプレクサの用語は、こ
れらの要素に帰着する機能、すなわち、制御入力に基づ
くライン選択を行うあらゆる装置を対象として用いられ
ることも同様に注目すべきである。従って、単純なスイ
ッチもこのような機能を与える限りマルチプレクサと見
ることができる。
図２は、本発明によるアレイ10、すなわち、128の同
一セルP1,1乃至P8,16から成る8x16アレイをさらに詳細
に例示する。明確化のために制御装置30のような周辺装
置及びそれに対する接続は省いてあるが、その様に接続
されていることは理解されるであろう。図２の実施例
は、マルチプレクサバイパスネットワークを有し、構成
要素が選択されたセル間に配置されて中間のセルをバイ
パスするように構成される。図から分かるように、特定
の用途に適するようにすべての行、列又はブロック等を
バイパスさせて事実上アレイの実際の範囲をそのように
変えるために、各セルとその最近接セルとの間にマルチ
プレクサを設ける必要なはい。実施例においては、列毎
に８個から成る一組のマルチプレクサがあり、また行毎
に４個から成る一組のマルチプレクサがある。従って、
一般的に任意の列又は行においてセルの半数のマルチプ
レクサを設けるだけでよい。もちろん、代わりの伝送経
路（以下に述べるCM経路のような）があるなら、その経
路にもマルチプレクサネットワークを設けるのが望まし
い。
セルバイパスが呼び出される際のセル対セルの伝送
は、行及び列マルチプレクサ選択ラインを連続的に駆動
するラッチされたバイパス制御ワードの値に基づいてな
される。例えば、第１列をバイパスさせたいなら、最西
のI/Oピンが第２列のセルの西ポートと論理的に接続さ
れる。
行及び列は別個に制御することが可能で、７×12、４
×10、１×16又は１×１のようなものさえも含めて、あ
らゆる可能な実際の大きさのアレイを得ることができる
ようにされる。しかし図２の実施例は、アレイ10全体を
バイパスすることができないように設計される。最東列
のセルは常に東のI/Oピンと接続され、データが常にセ
ルの最東列を通過しなければならないようにされる。同
様に、最南行のセルは常に南のI/Oピンと接続され、デ
ータが常にセルの最南行を通過しなければならないよう
にされる。従って、最小構成１×１が存在する。
セルバイパスネットワークの利点は、アレイ合計とし
ても知られる、並列データ加算のような演算でよく例証
される。アレイ合計は、全アレイを通して各セル内の同
一データ形変数を合計することである。この合計は、以
下のアルゴリズムを用いてプログラム可能バイパスで達
成できる。
１）セルバイパスネットワークを全８×16構成にプログ
ラムし、 ２）各セルに命令し、その変数をその東近接セルにシフ
トさせるようにし、 ３）各セルに命令し、受取った変数をその常駐値に加え
るようにし（これは非重複合計対を含む２、４、６及び
８列内のセルに帰着する）、 ４）セルバイパスネットワークを４×16構成にプログラ
ムして列２、４、６及び８を論理的に相互接続させ、 ５）段階２）及び３）を反復させ（これは非重複合計対
を含む４及び８列内のセルに帰着する）、 ６）セルバイパスネットワークを２×16構成にプログラ
ムして列４のセルを列８のセルと論理的に相互接続さ
せ、 ７）段階５）を反復させ（これは西から東までの全アレ
イに対する合計を含む８列内のセルに帰着する）、 ８）当該アルゴリズムを北から南まで反復させ、各シフ
ト後行構成を半分にして列８内のセルを合計し、全アレ
イ合計がアレイの南西角のセル内に存在するまで加算す
るようにする。
セルバイパスネットワークなしでは、部分的なアレイ
合計を行う時、無関係なセルを通してデータを最終宛先
までシフトさせるために多くの付加的クロックサイクル
を要するであろう。セルバイパスネットワークは、アレ
イ再構成につき２サイクルの最小オーバヘッドで直接セ
ル伝送を可能にする。
他のマルチプレクサネットワークは、８つの北辺縁セ
ル上の両方向半導体スイッチ又はマルチプレクサM0″乃
至M7″から成る。これらは、『正常な』北データ経路
（データ入・出力装置20へ）若しくは『交互の』北デー
タ経路（同一又は異なったチップ上の他のセルへ）のい
ずれかを選択することを可能にする。従ってアレイ10
は、もはや北、南、東、西との接続に限定されない。例
えば、各サブアレイの北辺縁セルが、図3aに示す通り切
換え可能な北への交互接続を与える、それぞれ64セルの
サブアレイ４×４から成る32×32アレイが考えられる。
各アレイは、例えば、別個の半導体チップ上にあっても
よい。北と北の交互入力を適切に相互接続することによ
って、アレイは２つの16×32アレイ（図3b）又は１つの
1024×１アレイ（図3c）として再構成できる。従って、
第２マルチプレクサネットワークは、多重チップアレイ
の接続変更において大いに有用である。
各セルの記憶能力を論理的に拡張すると共に必要に応
じてデータオペランドをロールイン及びロールアウトで
きるようにするために、北への交互コネクタはまた記憶
装置と接続することも可能である。それはまたコーナタ
ーン操作を考慮して、アレイ内のI/O装置又は他の処理
セルと接続できるポートをも与える。
本発明による好ましい実施例は、個々のセルのアーキ
テクチャに対する一以上の改良を含むこともできる。図
４から分かる通りセルは一群のレジスタ、すなわち、北
−南（NS）レジスタ40、東−西（EW）レジスタ50、けた
上げ（Ｃ）レジスラ60及び伝送（CM）レジスタ70を含む
ことができる。それはまた対応する一群のマルチプレク
サ、すなわち、NSマルチプレクサ45、EWマルチプレクサ
55、Ｃマルチプレクサ65及びCMマルチプレクサ75をも含
む。
これらのレジスタは単一ビットであり、すべてのセル
に対して作業領域及び通信機能を与える。NS及びCMレジ
スたは、北又は南へ流れるデータの元又は宛先である。
従ってレジスタ40は、その北及び南の近接セルと両方向
通信を行うことができる。CMレジスタは、各セルに対し
て北−南軸に沿った両方向I/O通信を与える。これらの
両者間の相違は、CMレジスタ70の動作が、同様にセル内
に組込まれる算術論理素子（ALU）110の動作に影響を与
えないことである。その結果CMレジスタ70は、通常の処
理を妨害することなくI/Oを生じさせるこができるALU11
0と干渉することなく入出力機能を果たすことができ
る。EWレジスタ50は、東又は西へ流れるデータの元又は
宛先である。各マルチプレクサは、図１の制御装置30の
ような主制御装置に由来する制御信号の下で、各種の元
からそれぞれのレジスタへ流れるデータを制御する。
セルは、以下に詳述するような各種の付加的要素を含
むことが可能であり、以下に述べるようにデータ記憶及
び検索で柔軟性を与えるように区分されるメモリ100を
含む。それはまた以下に展開されるように、一定のアル
ゴリズムに従ってデータ処理を単純化しかつ加速する条
件付き論理演算装置（CLU）120をも含む。セルはまた、
単一ビットAFレジスタ140を含むAF論理回路素子130を組
入れることができる。この回路素子は、２つの状態、す
なわち、作動された状態、すなわち、活動化状態及び作
動停止された状態、すなわち、不活動化状態を定める。
同様に大域（グローバル）OR（GLOR）回路素子150も含
まれ、同素子は、アレイ内で活動中の全セルの論理和で
ある信号を形成するのに用いられる。同信号は、Ｃレジ
スタ60の出力の論理積とAFレジスタ140出力の論理積と
の積である。
以下これらの回路の各種機能につき詳述する。
セル内の算術的な機能は、主制御装置30の制御下で提
供されるデータに基づいて作動するALU110によって行わ
れる。ALU110への入力は、Ｃレジスタ60及び以下に述べ
る条件付き論理回路120からの出力である。同回路は、N
Sレジスタ40及びEWレジスタ50からデータを得る。ALU11
0は、その出力をこれらのレジスタ又はメモリ100のいず
れかへ送ることができる。特に、ALU110が単一ビット全
加算器である場合、SUM出力はメモリ100に書き込まれ、
そしてCARRY及びBORROW出力はＣレジスタ60への入力と
して用いられることができる。加算のような多重ビット
操作は、オペランドをビット毎に加算することによって
実行され、同時に結果として生じた桁上げを次の高次加
算へ伝える。
すべての多重オペランドはメモリ100に記憶されなけ
ればならない。従って殆どすべての操作は、高度にメモ
リ100の能力に依存する。例えば、メモリが単一ポート
を有するのみで、クロックサイクル当たり単一の読み出
し又は書込みだけしかできないアーキテクチャでは、ｎ
ビット操作は、２つのオペランドの読み出しに2nサイ作
動するALU110によって行われる。ALU110への入力は、Ｃ
レジスタ60及び以下に述べる条件付き論理回路120から
の出力である。同回路は、NSレジスタ40及びEWレジスタ
50からデータを得る。ALU110は、その出力をこれらのレ
ジスタ又はメモリ100のいずれかへ送ることができる。
特に、ALU110が単一ビット全加算器である場合、SUM出
力はメモリ100に書き込まれ、そしてCARRY及びBORROW出
力はＣレジスタ60への入力として用いられることができ
る。加算のような多重ビット操作は、オペランドをビッ
ト毎に加算することによって実行され、同時に結果とし
て生じた桁上げを次の高次加算へ伝える。
すべての多重オペランドはメモリ100に記憶されなけ
ればならない。従って殆どすべての操作は、高度にメモ
リ100の能力に依存する。例えば、メモリが単一ポート
を有するのみで、クロックサイクル当たり単一の読み出
し又は書込みだけしかできないアーキテクチャでは、ｎ
ビット操作は、２つのオペランドの読み出しに2nサイに
対して有利な場合には、各ブロックは多重ポートメモリ
でよいことも理解されるであろう。ブロックBLK0乃至BL
K3を処理するのは３つの読出しポートARAM、BRAM及びBR
AM＊並びに１つの書込みポートARAM＊である。２つのア
ドレスバスがこれらのポートを支援する。第１のAADR又
はA0-A6は、ARAM及びARAM＊ポート上の動作のためのア
ドレス源を与え、第２のBADR又はB0-B5は、BRAM及びBRA
M＊上の動作のためのアドレス源を与える。メモリアド
レス復号論理回路160及び170は、選択されたアドレスビ
ット、例えば、情報アドレスビットを用いて、どのポー
トがどのブロックと接続されるかを選択するようにす
る。復号ロジックは、バス上の処与の各ブロックに対し
て１つのポートのみが割り当てられることを保証するた
めに与えられる。信号WE＊は内部的に発生される書込可
能信号である。
２つのアドレスバス、３つの読出ポート及び１つの書
込ポートを与えることで、擬似多重ポート能力が作られ
る。アドレスオプションでクロックサイクル当たり１、
２又は３回読出しのいずれかに備える。同時読出し・書
込み能力を含めたことは、加算のようなｎビット動作が
3n＋１の代わりにｎ＋２クロックで今行うことができる
ことを意味する。これは８ビット加算の場合2.5対１の
正味の改良である。
メモリ100は、Ｃレジスタ60、CMレジスタ70、AFレジ
スタ140又はALU110のSUM出力からロードできる。メモリ
100の出力は、NSレジスタ40、EWレジスタ50、Ｃレジス
タ60、CMレジスタ70、Ｄレジスタ190又はAFレジスタ140
へロードすることができる。
セルもまた当然ALU110の能力い大きく依存している。
この素子の能力を高めるために、図６に示す通り条件付
き論理素子（CLU）120をセル内に含めることが望まし
い。CLU120は、入力マルチプレクサ180を含み、その入
力はＣマルチプレクサ65の出力及びＤレジスタ190の出
力と接続される。入力マルチプレクサ180は、適切な制
御信号で制御される。その出力はＤレジスタ190の入力
と接続される。Ｄレジスタ190の出力もまた第１論理ゲ
ート200及び第２論理ゲート210と接続される。図６の実
施例では、これらはANDゲートである。第１論理ゲート2
00の一方の入力はNSレジスタと接続され、他の入力は、
（同図では反転入力である）Ｄレジスタ190と接続され
る。第２論理ゲート210の一方の入力もまたＤレジスタ
の入力と接続され、他の入力はNWレジスタ50と接続され
る。
CLU120もまた第１出力マルチプレクサ220及び第２出
力マルチプレクサ230を含む。第１マルチプレクサ220の
入力は、NSレジスタ40及び第１論理ゲート200の出力で
ある。第２出力マルチプレクサ220の入力は、EWレジス
タ50及び第２論理ゲート210の出力である。
CLU120は、Ｄレジスタ190の内容に基づいて、NSレジ
スタ40のオペランドに対する条件付き算術演算及び条件
付き選択動作の両方を行うことができる。これは、乗算
のような演算を大いに単純化することにつながる。例え
ば、条件付き論理なしでは、２つの多重ビット数の乗算
に対するアルゴリズムは、第１の部分和を得るために乗
数の第１ビットと被乗数との論理積を行い、次いで第２
の部分和を得るために乗数の第２ビットと被乗数との論
理積を行って結果を大１部分和に加える処理を繰返し、
積が得られるまで各一連のビットにつき継続することを
要する。
以下に通常の右寄せビット配置を例示する。
CLU120は、条件付き合計能力を与えることによって理
論積演算に対する必要条件を排除している。これは、現
乗数ビット値に基づいて条件付きで部分和を被乗数に加
算することを可能にする。もし乗数ビットが０なら、０
＊Ｘ＝０なので、次の部分和が現部分和である。もし乗
数ビットが１なら、次の部分和は、現在和と被乗数との
和である。ビット配置の右寄せは、各繰返し後部分和オ
ペランドの開始アドレスを１だけ増分させることによっ
て達成される。
図６の装置の関係において乗算は、NSレジスタ40に０
をロードし、EWレジスタ50に被乗数をロードし、Ｄレジ
スタ190に最下位乗数ビットをロードすることによって
行われるであろう。次いでCLU120は、Ｄレジスタ190の
内容が１なら、CLU120はその後被乗数を選択する。その
後部分和はNSレジスタ40にロードされ、被乗数はEWレジ
スタに50にロードされ、次の乗数ビットはＤレジスタ19
0にロードされる。Ｄレジスタ190の内容が１なら、被乗
数は部分和に加算される。この処理は最終積を得るのに
必要なだけ繰返される。
セルはまた同様に、アクティビティフラグAF論理又は
回路素子を含むのが望ましい。この回路素子は、２つの
状態、すなわち、活動化若しくは不活動化された状態の
一方にセルを配置する。活動化されたセルは、アルゴリ
ズムの実行に参加する。不活動化されたセルは参加しな
い。同状態はAFレジスタ140の内容によって決定され
る。例えば、セットレジスタが活動化されたセルを表示
し、リセットレジスタがそこで不活動化されたセルを表
示するようにすることができる。
何ならAFレジスタ140の内容は、例えば、内部アルゴ
リズム実行の結果として図示のＣマルチプレクサ65と通
して内部的に発生させることもできる。しかしその代わ
りに、AFレジスタ140の内容は外部で発生し、AF論理演
算装置240による復号の結果としてセルに向けることが
できる。AF論理演算装置は、例えば、図示のアドレスバ
スAADR上に現れるアドレスを復号することができる。こ
れは、行、列又は個々のセルを独自に選択することを可
能にする。AF論理演算装置240は、２つの選択回線Ｘ及
びＹにも応答できる。これらの回線は、マルチチップア
レイ内で特殊なチップ、チップの行又はチップの列を選
択するのに用いられる。AF論理演算装置240は、AFマル
チプレクサ250に印加される値（セル使用可能）を発生
させ、その値が外部で決められるべきであるなら、AFレ
ジスタ140の内容を引き続き決めるようにする。
このようなシステムが実際にどのように作動するかの
一例として図４のシステムを考えると、AF論理演算装置
240はAADRアドレスバスに応答して、AADRアドレスバス
の２つの回線上の信号を制御すると共にC17及びC18と称
する信号を制御するようにされる。AADRアドレスバスの
信号は、行、列又は個々のセルを選択する。Ｘ及びＹ選
択回線は、マルチチップアレイ内のチップを選択する。
制御信号BADR1、BADR0、C17及びC18は、指示されたアド
レスでのAFレジスタ140の値が内部的に得られるかどう
か及びセル（若しくはそれを含む行又は列）が外部的に
活動化又は不活動化されるべきかどうかを選択するため
に用いることができる。セルが活動中なら、その大域出
力が全GLOR出力信号に寄与し、セルのメモリ100への書
き込みは使用可能にされる。不活動化されたセルの大域
出力は全GLOR出力信号に寄与できず、セルのメモリ100
への書き込みは禁止される。
このようにAF回路素子130アドレス復号論理は、GLOR
出力信号を用いたセルによって実行されるアルゴリズム
に関する情報を得るための手段を与える。例えば、先に
述べたアレイ和が行われている時には、南西角のものを
除くすべてのセルが不活動なら、最終和はGLOR出力を通
して得ることがきる。
AF論理回路素子130と組合わせたGLORの出力の有用性
を示す他の例として、内容アドレス可能なメモリ機能に
ついて考えよう。すべてのセルが同時に探索した後、AF
論理回路素子とGLORとの組合わせは、任意のセルが一致
したかどうかを決めるのみならずセルの位置を決定する
のにも用いることができる。
図７は、本発明による並列データ処理装置が赤外線画
像処理システムの一成分として用いられる実例の概要を
示す。このようなシステムは、フレーム当たり512×512
画素、画素当たり８ビット及び30Hzのフレーム更新率を
要する。このような特性での実時間画素処理は、33.33m
s毎に262,144画素の平均処理（スループット）速度を保
たなければならない。本発明の並列処理装置は、この種
の２次元データ処理問題を達成するのに理想的に適して
いる。理論的な理想は、１画素当たり１処理装置、すな
わち、512×512アレイのセルである。これは、20MHzの
クロックレートにおいて33.33ms毎にほぼ666,666命令の
実行を可能にするであろう。しかし、通常はより少ない
アレイが用いられ、画像は一連の重複するサブイメージ
として処理される。
同システムは、アレイ10及びアレイ制御装置30の外に
IRセンサ260、センサインタフェース・制御装置270及び
ホストCPU280を含む。データ入力バッファ・フォーマッ
タ290及びデータ出力バッファ・フォーマッタ300は、図
１のデータ入力・出力回路20に帰着する機能を共に行
う。
IRセンサ260及びセンサインタフェース・制御装置270
は、この種の殆どの用途に共通する前置モジュールであ
る。IRセンサ260によって受取られるIRエネルギは、セ
ンサインタフェースによってデジタルデータに変換され
る。同デジタルデータは、その後データワード流れから
データビット面フォーマットへ置換され、処理のためア
レイ10へ転送可能なようにされなければならない。ビッ
ト面は、アレイ10と同一サイズの、共通重みのデータビ
ットから成る２次元の面（すなわち、アレイ又はマトリ
ックス）である。この画素−面変換と呼ばれる置換は、
入力バッファ・フォーマッタ290によって行われる。デ
ータ出力バッファ・フォーマッタ300は、逆の操作を行
って出力がホストCPU280に理解できるようにする。アレ
イ制御装置30は、ビット面I/Oに対してプログラムの実
行を調整する。そのデザインは、大抵のビットスライス
システムの制御装置と同様である。
他のシステム装飾が可能である。例えば、選択的に機
能を使用可能、使用不能又は改変させる論理を組入れて
セル又はアレイを他の並列データプロセッサと両立させ
るようにすることができる。この様な機構は、一連のマ
ルチプレクサ310及びゲート320を装備することを通して
図４の実施例で実施される。同装備は、例えば、「モー
ド」命令に応答して作動するために図のように接続さ
れ、区分されたRAM及びAF強化論理を使用不能にするか
若しくは少なくともこれらの強化物がセル動作を妨害す
るのを防止するようにする。
本発明は、説明のみを目的として特殊な実施例によっ
て上記の通り記載した。以上の記載は、上記実施例が本
発明を具体化又は実施する唯一の形態を意図するもので
はなく、またそのように解釈してはならない。対照的
に、本発明の原理及び教示を具体化する上記以外の多く
の実施例が可能なことは当業者にとって明らかである。
従って本発明は上記に限定されず、その範囲は以下の請
求の範囲と全く同一基準によると見なすべきである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョンソン、ダブリュ・キース アメリカ合衆国93117カリフォルニア州 ゴールタ、パセオ・パルミラ 6012 (72)発明者 マクナマラ、ロバート・エイ アメリカ合衆国32809フロリダ州オーラ ンド、ロックウッド・アベニュー 5709 (72)発明者 ネイアート、ロジャー・エス アメリカ合衆国75023テキサス州プラノ、 コブル・バール 2500 (72)発明者 ノデン、ダグラス・エイ アメリカ合衆国32806フロリダ州オーラ ンド、モントカーム・ストリート 1516 (72)発明者 スクーメーカー、ロナルド・ダブリュ アメリカ合衆国32825フロリダ州オーラ ンド、バットンウッド・ストリート 9220 (56)参考文献 特開 昭62−259169（ＪＰ，Ａ) 特開 昭61−256466（ＪＰ，Ａ) 特開 昭59−223874（ＪＰ，Ａ) 欧州公開223690（ＥＰ，Ａ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 ＷＰＩ．ＥＰＡＴ

Claims (26)

    (57)【特許請求の範囲】
  1. 【請求項１】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されかつ前記制
    御装置に応答すると共に前記制御信号に従って前記少な
    くとも１つの隣接セルからのデータを処理するようにさ
    れた複数の同一セルであって、該制御装置の命令で１ク
    ロックサイクル当たり１つの書込み及び少なくとも１つ
    の読出し動作を同時に行うことができるように少なくと
    も２つの区分されたメモリを含む複数の同一セルとから
    成る並列データ処理装置。
  2. 【請求項２】前記メモリがランダムアクセスメモリであ
    る、請求項１の装置。
  3. 【請求項３】前記ランダムアクセスメモリが４つのブロ
    ックに区分されかつ少なくとも２つのアドレスバス、少
    なくとも３つの読出しポート及び少なくとも１つの書込
    みポートを含む、請求項２の装置。
  4. 【請求項４】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されかつ前記制
    御装置に応答すると共に前記制御信号に従って前記少な
    くとも１つの隣接セルからのデータを処理するようにさ
    れた複数の同一セルであって、該制御装置の命令で１ク
    ロックサイクル当たり１つの書込み及び少なくとも１つ
    の読出し動作を同時に行うことができるように少なくと
    も２つのポートを有するメモリを含む複数の同一セルと
    から成る並列データ処理装置。
  5. 【請求項５】前記メモリがランダムアクセスメモリであ
    る、請求項４の装置。
  6. 【請求項６】前記ランダムアクセスメモリが少なくとも
    ３つの読出しポート及び少なくとも１つの書込みポート
    を含む、請求項５の装置。
  7. 【請求項７】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されて前記制御
    装置に応答する複数の同一セルであって、 全加算器を含む、論理演算及び算術演算を行う第１装置
    と、 前記制御装置及び前記第１装置と接続される、デジタル
    データを選択的に保持する複数のメモリ装置とを含み、 １クロックサイクル当たり１つの書込み及び少なくとも
    １つの読出し動作を同時に行うために前記メモリ装置の
    少なくとも１つが少なくとも２つのブロックに区分され
    る並列データ処理装置。
  8. 【請求項８】前記メモリがランダムアクセスメモリであ
    る、請求項７の装置。
  9. 【請求項９】前記ランダムアクセスメモリが４つのブロ
    ックに区分されかつ少なくとも２つのアドレスバス、少
    なくとも３つの読出しポート及び少なくとも１つの書込
    みポートを含む、請求項８の装置。
  10. 【請求項１０】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されて前記制御
    装置に応答する複数の同一セルであって、 全加算器を含む、論理演算及び算術演算を行う第１装置
    と、 前記制御装置及び前記第１装置と接続される、デジタル
    データを選択的に保持する複数のメモリ装置を含み、 １クロックサイクル当たり１つの書込み及び少なくとも
    １つの読出し動作を同時に行うために前記メモリ装置の
    少なくとも１つが少なくとも２つのポートを有する並列
    データ処理装置。
  11. 【請求項１１】前記メモリがランダムアクセスメモリで
    ある、請求項10の装置。
  12. 【請求項１２】前記ランダムアクセスメモリが少なくと
    も３つの読出しポート及び少なくとも１つの書込みポー
    トを含む、請求項11の装置。
  13. 【請求項１３】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されて前記制御
    装置に応答する複数の同一セルであって、 論理演算を行う第１装置と、 前記制御装置に応答する、前記第１装置が前記論理演算
    を現在行っているかどうかの表示を選択的に発生させる
    第２装置とを含む複数の同一セルとから成る並列データ
    処理装置。
  14. 【請求項１４】各セルが、大域信号を発生させるために
    他のセルからの類似のセルと論理的に組合わされる信号
    を発生させる第３装置を含み、前記第２装置は、さらに
    前記第３装置を選択的に使用不能にさせ、前記セルが前
    記大域信号に寄与しないようにさせる、請求項13の装
    置。
  15. 【請求項１５】各セルが、デジタルデータを選択的に保
    持しかつ検索するメモリ装置を含み、前記第２装置が、
    さらに前記メモリ装置への記憶を選択的に禁止する、請
    求項13の装置。
  16. 【請求項１６】前記第２装置が、さらに前記第１装置に
    応答すると共に前記制御装置及び前記第１装置によって
    発生される信号の両方に応答してさらに前記表示を発生
    させる、請求項13の装置。
  17. 【請求項１７】前記だ２装置が前記制御装置によって個
    別的にアドレスできる、請求項13の装置。
  18. 【請求項１８】制御信号を発生させる制御装置と、 各々が少なくとも１つの隣接セルと接続されて前記制御
    装置に応答する複数の同一セルであって、 デジタルデータを記憶する少なくとも２つのデータレジ
    スタと、 前記データレジスタ及び前記制御装置に応答する、該デ
    ータレジスタからのデジタルデータに予備的操作を条件
    付きで行う第１装置と、 前記第１装置に応答する、前記第１装置からのデジタル
    データに算術及び論理機能を行う第２装置とを含む複数
    の同一セルとから成る並列データ処理装置。
  19. 【請求項１９】前記第２装置が全加算器を含む、請求項
    18の装置。
  20. 【請求項２０】前記少なくとも２つのデータレジスタ
    が、第１データレジスタ及び第２データレジスタを含
    み、前記第１装置が、 前記第１データレジスタと接続された第１入力端子を有
    する第１論理ゲートと、前記第２データレジスタと接続
    された第１端子を有する第２論理ゲートと、 前記制御装置に応答すると共に前記第１データレジスタ
    及び前記第１論理ゲートの出力端子と接続される、該第
    １データレジスタの出力の１つ及び該第１論理ゲートの
    出力を選択する第１選択装置と、 前記制御装置に応答すると共に前記第２データレジスタ
    及び前記第２論理ゲートの出力端子と接続される、該第
    ２データレジスタの出力の１つ及び該第２論理ゲートの
    出力を選択する第２選択装置と、 該第１論理ゲートの第２入力端子及び該第２論理ゲート
    の第２入力端子と接続される、制御値を発生させる装置
    とを含む、請求項18の装置。
  21. 【請求項２１】前記制御値発生装置が、 前記第１論理ゲートの前記第２入力端子及び前記第２論
    理ゲートの前記第２入力端子と接続される第３データレ
    ジスタと、 前記制御装置に応答する、前記第３データレジスタへの
    出力として外部的に印加される信号及び該第３データレ
    ジスタの内容の１つを選択する第３選択装置とを含む、
    請求項20の装置。
  22. 【請求項２２】前記第２装置が、第１及び第２データ入
    力端子を有する全加算器を含み、前記第１選択装置の出
    力が前記第１データ入力端子と接続され、前記第２選択
    装置の出力が前記第２データ入力端子と接続される、請
    求項21の装置。
  23. 【請求項２３】制御信号を発生させる制御装置と、 同一セルから成るｎ×ｍアレイであって、ｎ及びｍが正
    の整数でありかつ各セルが少なくとも１つの隣接セルと
    接続されるｎ×ｍアレイと、 各々が前記ｎ×ｍアレイのｎ辺縁セルと接続されかつそ
    れに応答する、前記制御信号に応答して前記辺縁セルの
    関連する１つを少なくとも２つの外部I/O装置と接続す
    るｎ選択装置とから成る並列データ処理装置。
  24. 【請求項２４】制御信号を発生さすせ制御装置と、 各々が前記制御装置に応答すると共にセルアレイを形成
    するために他のセルと選択的に相互接続される複数の同
    一セルと、 前記制御装置に応答すると共に前記アレイの所与のセル
    間に相互接続される、該アレイの部分をバイパスするデ
    ータ経路を設定するバイパス装置とから成る並列データ
    処理装置。
  25. 【請求項２５】前記バイパス装置が、前記アレイの前記
    部分間にそれぞれ接続される複数のマルチプレクサ・デ
    マルチプレクサを含む、請求項24の装置。
  26. 【請求項２６】前記アレイが行及び列をなして配列さ
    れ、前記バイパス装置が選択された行及び列を選択的に
    バイパスさせる、請求項24の装置。
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