JP2927252B2 - 薄膜キャパシタの製造方法 - Google Patents
薄膜キャパシタの製造方法Info
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Landscapes
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は薄膜キャパシタの製
造方法に関し、特に半導体装置用、集積回路用の薄膜キ
ャパシタに関するものである。
造方法に関し、特に半導体装置用、集積回路用の薄膜キ
ャパシタに関するものである。
【０００２】
【従来の技術】ＤＲＡＭに代表されるメモリデバイスは
近年その集積度を高める研究開発が活発化している。必
然的に、容量部のキャパシタセル面積は年々縮小してい
る。面積が縮小した場合においても、デバイスに要求さ
れる静電容量を得るために、誘電体薄膜材料として従来
用いられてきたＳｉＯ2 ，Ｓｉ3 Ｎ4 等よりも高い誘電
率を有するＳｒＴｉＯ3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 等の
材料の適用が期待されている。しかしながら、このよう
な高誘電率膜を用いた場合でも、ギガビット以降の高集
積ＤＲＡＭでは、キャパシタ面積を大きくする必要があ
るために、立体構造に加工した下部電極を用いることに
より実効的に電極面積を増加させる方法が用いられてい
る。
近年その集積度を高める研究開発が活発化している。必
然的に、容量部のキャパシタセル面積は年々縮小してい
る。面積が縮小した場合においても、デバイスに要求さ
れる静電容量を得るために、誘電体薄膜材料として従来
用いられてきたＳｉＯ2 ，Ｓｉ3 Ｎ4 等よりも高い誘電
率を有するＳｒＴｉＯ3 ，（Ｂａ，Ｓｒ）ＴｉＯ3 等の
材料の適用が期待されている。しかしながら、このよう
な高誘電率膜を用いた場合でも、ギガビット以降の高集
積ＤＲＡＭでは、キャパシタ面積を大きくする必要があ
るために、立体構造に加工した下部電極を用いることに
より実効的に電極面積を増加させる方法が用いられてい
る。
【０００３】Ｒｕ，ＲｕＯ2 等の電極材料は微細加工が
容易であり、ギガビットＤＲＡＭに要求される微細な立
体構造下部電極を形成するに適する。しかしＲｕやＲｕ
Ｏ2は高誘電率膜と反応し、高誘電率膜の特性を劣化さ
せることがある。そこでＲｕやＲｕＯ2 上に直接高誘電
率を形成する場合、成膜温度を低くする、または二段階
にわけて成膜するなど、電極材料と高誘電率膜との反応
を抑制する工夫が必要であった。
容易であり、ギガビットＤＲＡＭに要求される微細な立
体構造下部電極を形成するに適する。しかしＲｕやＲｕ
Ｏ2は高誘電率膜と反応し、高誘電率膜の特性を劣化さ
せることがある。そこでＲｕやＲｕＯ2 上に直接高誘電
率を形成する場合、成膜温度を低くする、または二段階
にわけて成膜するなど、電極材料と高誘電率膜との反応
を抑制する工夫が必要であった。
【０００４】高誘電率膜と反応せず、その特性を十分に
引き出すような下部電極材料としては、Ｐｔが有望であ
る。例えば１９９５年、マテリアル・リサーチ・ソサエ
ティ・シンポジウム・プロシーディングス、第３６１
巻、２２９〜２３４頁において、平坦構造Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 キャパシタの下部電極としてＰｔ／ＲｕＯ2
を用いる構造が報告されている。この文献によれば、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 ／Ｐｔ／ＲｕＯ2 のリーク電流密
度はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ／ＲｕＯ2 構造に比べ４桁
以上小さく押さえられると報告されている。同時に、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 と接する下部電極がＲｕＯ2 でな
くＰｔであることにより、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 の電
気特性は大きく改善されると報告されている。それは誘
電体／下部電極界面における化学反応や拡散により、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 の結晶性やＰｂ（Ｚｒ，Ｔｉ）Ｏ
3 に含まれる異相に違いが生じるためと考えられてい
る。
引き出すような下部電極材料としては、Ｐｔが有望であ
る。例えば１９９５年、マテリアル・リサーチ・ソサエ
ティ・シンポジウム・プロシーディングス、第３６１
巻、２２９〜２３４頁において、平坦構造Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 キャパシタの下部電極としてＰｔ／ＲｕＯ2
を用いる構造が報告されている。この文献によれば、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 ／Ｐｔ／ＲｕＯ2 のリーク電流密
度はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 ／ＲｕＯ2 構造に比べ４桁
以上小さく押さえられると報告されている。同時に、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 と接する下部電極がＲｕＯ2 でな
くＰｔであることにより、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 の電
気特性は大きく改善されると報告されている。それは誘
電体／下部電極界面における化学反応や拡散により、Ｐ
ｂ（Ｚｒ，Ｔｉ）Ｏ3 の結晶性やＰｂ（Ｚｒ，Ｔｉ）Ｏ
3 に含まれる異相に違いが生じるためと考えられてい
る。
【０００５】
【発明が解決しようとする課題】微細加工可能な材料で
あるＲｕやＲｕＯ2 を下部電極材料として用いることは
期待されるが、高誘電率膜とＲｕ，ＲｕＯ2 との反応を
抑制するために、低温成膜や二段階成膜などの特殊な手
法を用いて高誘電率膜を形成しなければならない。Ｐｔ
下部電極を用いたキャパシタにおいては、成膜温度や手
法によらず良好な特性を示す。このことより、Ｐｔを電
極材料として用いた微細な立体構造下部電極が熱望され
ている。しかし、Ｐｔをギガビットクラスに対応するよ
う、微細に加工することは、現状では極めて困難であ
る。
あるＲｕやＲｕＯ2 を下部電極材料として用いることは
期待されるが、高誘電率膜とＲｕ，ＲｕＯ2 との反応を
抑制するために、低温成膜や二段階成膜などの特殊な手
法を用いて高誘電率膜を形成しなければならない。Ｐｔ
下部電極を用いたキャパシタにおいては、成膜温度や手
法によらず良好な特性を示す。このことより、Ｐｔを電
極材料として用いた微細な立体構造下部電極が熱望され
ている。しかし、Ｐｔをギガビットクラスに対応するよ
う、微細に加工することは、現状では極めて困難であ
る。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に下部電極、誘電体、上部電極が順次形成され、下部電
極の上面及び側面を容量として用いる薄膜キャパシタに
おいて、前記下部電極は前記誘電体と接する表面全面に
Ｐｔよりなる表面層を有し、かつ前記下部電極はＰｔよ
り微細加工性の優れた、例えばＲｕ、Ｒｅ，Ｒｈ，Ｙ
ｒ，Ｏｓ等の金属及びそれらの酸化物等の電極材料より
なることを特徴とする薄膜キャパシタである。これらの
材料の中ではＲｕ及びその酸化物を用いると非常に良い
キャパシタ特性が得られる。
に下部電極、誘電体、上部電極が順次形成され、下部電
極の上面及び側面を容量として用いる薄膜キャパシタに
おいて、前記下部電極は前記誘電体と接する表面全面に
Ｐｔよりなる表面層を有し、かつ前記下部電極はＰｔよ
り微細加工性の優れた、例えばＲｕ、Ｒｅ，Ｒｈ，Ｙ
ｒ，Ｏｓ等の金属及びそれらの酸化物等の電極材料より
なることを特徴とする薄膜キャパシタである。これらの
材料の中ではＲｕ及びその酸化物を用いると非常に良い
キャパシタ特性が得られる。
【０００７】本発明と類似な構造のキャパシタとして、
特公平６−８７４９２号公報に示される薄膜コンデンサ
がある。この構造は、下部電極第一層がＲｕ，ＲｕＯ2
等、その上の下部電極第二層がＰｔ等の高融点金属であ
り、膜の上面のみを容量として用いている。この薄膜コ
ンデンサの構造においては、実施例第一図にも示されて
いるとおり、誘電体膜とＲｕ，ＲｕＯ2 等の下部電極第
一層が接する部位があるため、誘電体の変質は免れな
い。
特公平６−８７４９２号公報に示される薄膜コンデンサ
がある。この構造は、下部電極第一層がＲｕ，ＲｕＯ2
等、その上の下部電極第二層がＰｔ等の高融点金属であ
り、膜の上面のみを容量として用いている。この薄膜コ
ンデンサの構造においては、実施例第一図にも示されて
いるとおり、誘電体膜とＲｕ，ＲｕＯ2 等の下部電極第
一層が接する部位があるため、誘電体の変質は免れな
い。
【０００８】誘電体膜とＲｕ，ＲｕＯ2 等の下部電極第
一層が接しないよう、下部電極第二層であるＰｔ等がＲ
ｕ，ＲｕＯ2 表面をすべて覆う必要がある。Ｐｔは高誘
電率膜と反応しない。そのため下部電極表面がＰｔであ
れば、高誘電率膜／下部電極での反応がなく、良好な特
性が得られる。
一層が接しないよう、下部電極第二層であるＰｔ等がＲ
ｕ，ＲｕＯ2 表面をすべて覆う必要がある。Ｐｔは高誘
電率膜と反応しない。そのため下部電極表面がＰｔであ
れば、高誘電率膜／下部電極での反応がなく、良好な特
性が得られる。
【０００９】また本発明は、半導体基板上に層間絶縁膜
を堆積した後、所望の位置にコンタクトを形成する工程
と、個々の下部電極を分離する境界位置にＳｉ単体を含
有する層を形成する工程と、下部電極を堆積後加工する
ことでＳｉを含有する層を露出させる工程と、基板表面
にＰｔを一様に被覆する工程と、基板を熱処理し、Ｐｔ
とＳｉが接した部分にＰｔシリサイドを形成する工程
と、Ｐｔシリサイドを選択的に除去してそれぞれの下部
電極の電気的絶縁を得る工程と、高誘電率膜および上部
電極を順次形成する工程を有することを特徴としてい
る。
を堆積した後、所望の位置にコンタクトを形成する工程
と、個々の下部電極を分離する境界位置にＳｉ単体を含
有する層を形成する工程と、下部電極を堆積後加工する
ことでＳｉを含有する層を露出させる工程と、基板表面
にＰｔを一様に被覆する工程と、基板を熱処理し、Ｐｔ
とＳｉが接した部分にＰｔシリサイドを形成する工程
と、Ｐｔシリサイドを選択的に除去してそれぞれの下部
電極の電気的絶縁を得る工程と、高誘電率膜および上部
電極を順次形成する工程を有することを特徴としてい
る。
【００１０】本発明では、個々の下部電極を分離するた
めにあらかじめ電極間にＳｉ層を形成する。続いて、微
細加工容易な電極材料を堆積し、立体構造に加工した後
にＰｔを表面に一様に被覆させる。しかるのちに熱処理
を施すことでＰｔとＳｉは反応してＰｔシリサイドとな
り、その酸化剤に侵されやすい性質から、容易に選択的
に除去する事が可能となる。従って、非常に優れた特性
を保ちながら、各電極間の分離も行うことができる。
めにあらかじめ電極間にＳｉ層を形成する。続いて、微
細加工容易な電極材料を堆積し、立体構造に加工した後
にＰｔを表面に一様に被覆させる。しかるのちに熱処理
を施すことでＰｔとＳｉは反応してＰｔシリサイドとな
り、その酸化剤に侵されやすい性質から、容易に選択的
に除去する事が可能となる。従って、非常に優れた特性
を保ちながら、各電極間の分離も行うことができる。
【００１１】なお、Ｓｉを含有する層は、例えば基板に
設けた溝にＳｉを埋め込むことによって形成することが
できるが、溝を設けずに基板上に堆積しても同様な効果
が得られる。
設けた溝にＳｉを埋め込むことによって形成することが
できるが、溝を設けずに基板上に堆積しても同様な効果
が得られる。
【００１２】
【発明の実施の形態】本発明について図面を参照して詳
細に説明する。図１（ａ）を参照すると、立体構造に加
工された下部電極１１にＰｔ１２が薄く被覆されている
構造となっている。このときの下部電極１１の材料は導
電性酸化物等の微細加工が容易な材料である。Ｐｔ１２
の膜厚は数ｎｍから数十ｎｍが好ましい。電気的絶縁を
得るために、各立体構造電極間にＰｔ１２はない。下部
電極は（Ｂａ，Ｓｒ）ＴｉＯ3などの誘電体１３および
上部電極１４により順次覆われた構造となっている。
細に説明する。図１（ａ）を参照すると、立体構造に加
工された下部電極１１にＰｔ１２が薄く被覆されている
構造となっている。このときの下部電極１１の材料は導
電性酸化物等の微細加工が容易な材料である。Ｐｔ１２
の膜厚は数ｎｍから数十ｎｍが好ましい。電気的絶縁を
得るために、各立体構造電極間にＰｔ１２はない。下部
電極は（Ｂａ，Ｓｒ）ＴｉＯ3などの誘電体１３および
上部電極１４により順次覆われた構造となっている。
【００１３】このような構造の薄膜キャパシタを得るた
めに、図１（ｂ）において、コンタクトプラグ１５が形
成された層間絶縁膜１８上に微細加工容易な電極材料を
成膜する前に、あらかじめＰｔ１２を除去する部分の層
間絶縁膜１８に溝１７を形成しておく。その溝は、半導
体基板１６に到達することで基板に新たな影響が見られ
る場合は、層間絶縁膜１８の途中で止めるのが望まし
い。そののち、Ｓｉを溝１７に埋め込む。
めに、図１（ｂ）において、コンタクトプラグ１５が形
成された層間絶縁膜１８上に微細加工容易な電極材料を
成膜する前に、あらかじめＰｔ１２を除去する部分の層
間絶縁膜１８に溝１７を形成しておく。その溝は、半導
体基板１６に到達することで基板に新たな影響が見られ
る場合は、層間絶縁膜１８の途中で止めるのが望まし
い。そののち、Ｓｉを溝１７に埋め込む。
【００１４】続けて、微細加工容易な下部電極材料を基
板上に堆積させ、立体形状に加工する。すると、立体構
造下部電極１１間に溝１７に埋め込んだＳｉが現れる。
そののち、すべての表面をＰｔ１２で薄く被覆する。続
けて、半導体基板の熱処理を行うことにより、ＳｉとＰ
ｔの接している部位１９をシリサイド化させる。次にＰ
ｔがシリサイド化した部位１９を選択的に除去する。続
けて、それぞれの立体構造下部電極１１の電気的絶縁が
保たれる程度に、溝１７に埋め込んだＳｉを除去する。
その結果、再表面がＰｔで覆われた個々の立体構造下部
電極が形成される。その上に高誘電率膜１３および上部
電極１４を順次堆積させることで図１（ａ）に示すよう
な薄膜コンデンサを形成する。
板上に堆積させ、立体形状に加工する。すると、立体構
造下部電極１１間に溝１７に埋め込んだＳｉが現れる。
そののち、すべての表面をＰｔ１２で薄く被覆する。続
けて、半導体基板の熱処理を行うことにより、ＳｉとＰ
ｔの接している部位１９をシリサイド化させる。次にＰ
ｔがシリサイド化した部位１９を選択的に除去する。続
けて、それぞれの立体構造下部電極１１の電気的絶縁が
保たれる程度に、溝１７に埋め込んだＳｉを除去する。
その結果、再表面がＰｔで覆われた個々の立体構造下部
電極が形成される。その上に高誘電率膜１３および上部
電極１４を順次堆積させることで図１（ａ）に示すよう
な薄膜コンデンサを形成する。
【００１５】
（実施例１）次に本発明の実施例について図面を参照し
て説明する。図２（ａ）に示すように半導体基板である
シリコン基板２１上に層間絶縁膜として厚さ２００nmの
ＳｉＯ2 層２２を形成し、コンタクトプラグ２３を形成
するための穴を開けた。同様にコンタクトプラグ２３の
穴の周囲の、のちほど各下部電極間の電気的絶縁を得る
ためにＰｔを除去する必要のある部分に部分に、幅５０
nm、深さ１００nmの溝２４を形成した。２４の溝と溝と
の間隔は６００nmであった。そののち、コンタクトプラ
グ２３の穴および溝部２４にポリシリコンを埋め込ん
だ。
て説明する。図２（ａ）に示すように半導体基板である
シリコン基板２１上に層間絶縁膜として厚さ２００nmの
ＳｉＯ2 層２２を形成し、コンタクトプラグ２３を形成
するための穴を開けた。同様にコンタクトプラグ２３の
穴の周囲の、のちほど各下部電極間の電気的絶縁を得る
ためにＰｔを除去する必要のある部分に部分に、幅５０
nm、深さ１００nmの溝２４を形成した。２４の溝と溝と
の間隔は６００nmであった。そののち、コンタクトプラ
グ２３の穴および溝部２４にポリシリコンを埋め込ん
だ。
【００１６】次に図２（ｂ）に示すように下部電極材料
としてＴｉＮ２６を膜厚５０nm、および微細加工容易な
下部電極材料としてＲｕＯ2 ２７を膜厚５００nm、スパ
ッタ法により成膜した。下部電極をＴｉＮとＲｕＯ2 の
積層構造にしたのは、ＲｕＯ2 とポリシリコンが接触す
ることでシリコンが酸化し、高抵抗層が生成されるのを
防ぐためである。続いて、Ｃｌ2 とＯ2 ガスを用いてＲ
ｕＯ2 電極２７を、Ｃｌ2 ガスを用いてＴｉＮ電極２６
を加工し、立体構造下部電極を形成した（図２
（ｃ））。この立体構造下部電極の底面積は５００nm×
５００nmであった。この時、電極と電極の間に溝２４に
埋め込んだポリシリコンが現れた。次にその上にスパッ
タ法によりＰｔ２８を１５nm堆積させた（図２
（ｄ））。Ｐｔ２８はすべての表面を一様に覆った。そ
の後、窒素雰囲気中で３５０゜Ｃ、３０分間の加熱を行
った。その結果、ポリシリコンとＰｔの接している部位
２９にＰｔシリサイドを形成させた（図２（ｅ））。続
けて、酸素プラズマの照射によるミリングをおこなっ
た。この時、ミリングに用いた照射イオンはＡｒ＋Ｏ2
（５０：５０）で、マイクロ波カソードイオンガンを用
いて加速電圧２５０Ｖで照射した。また、この時のミリ
ング室の圧力は１×１０-4Ｔｏｒｒであった。１分間の
ミリングを行った結果、Ｐｔはわずかに除去された程度
で、部位２９のＰｔシリサイドはすべて除去されてい
た。その後、溝２４のポリシリコンを一般に用いられる
エッチングガスを用いてドライエッチングし、図２
（ｆ）に示すようなＰｔに覆われた個々の立体構造下部
電極を形成した。
としてＴｉＮ２６を膜厚５０nm、および微細加工容易な
下部電極材料としてＲｕＯ2 ２７を膜厚５００nm、スパ
ッタ法により成膜した。下部電極をＴｉＮとＲｕＯ2 の
積層構造にしたのは、ＲｕＯ2 とポリシリコンが接触す
ることでシリコンが酸化し、高抵抗層が生成されるのを
防ぐためである。続いて、Ｃｌ2 とＯ2 ガスを用いてＲ
ｕＯ2 電極２７を、Ｃｌ2 ガスを用いてＴｉＮ電極２６
を加工し、立体構造下部電極を形成した（図２
（ｃ））。この立体構造下部電極の底面積は５００nm×
５００nmであった。この時、電極と電極の間に溝２４に
埋め込んだポリシリコンが現れた。次にその上にスパッ
タ法によりＰｔ２８を１５nm堆積させた（図２
（ｄ））。Ｐｔ２８はすべての表面を一様に覆った。そ
の後、窒素雰囲気中で３５０゜Ｃ、３０分間の加熱を行
った。その結果、ポリシリコンとＰｔの接している部位
２９にＰｔシリサイドを形成させた（図２（ｅ））。続
けて、酸素プラズマの照射によるミリングをおこなっ
た。この時、ミリングに用いた照射イオンはＡｒ＋Ｏ2
（５０：５０）で、マイクロ波カソードイオンガンを用
いて加速電圧２５０Ｖで照射した。また、この時のミリ
ング室の圧力は１×１０-4Ｔｏｒｒであった。１分間の
ミリングを行った結果、Ｐｔはわずかに除去された程度
で、部位２９のＰｔシリサイドはすべて除去されてい
た。その後、溝２４のポリシリコンを一般に用いられる
エッチングガスを用いてドライエッチングし、図２
（ｆ）に示すようなＰｔに覆われた個々の立体構造下部
電極を形成した。
【００１７】続けて、ＥＣＲプラズマＣＶＤ法により基
板温度５００゜Ｃで（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜を８０
nm堆積させ、上部電極としてＴｉＮを５０nm，Ａｌを７
００nm、スパッタ法により室温で堆積させ、薄膜コンデ
ンサを作製した（図２（ｇ））。そのコンデンサの容量
ー周波数特性および電流ー電圧特性を測定した結果、
（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜の誘電率は約４００でリー
ク電流密度は１×１０-8Ａ／cm2 以下という良好な特性
が得られた。
板温度５００゜Ｃで（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜を８０
nm堆積させ、上部電極としてＴｉＮを５０nm，Ａｌを７
００nm、スパッタ法により室温で堆積させ、薄膜コンデ
ンサを作製した（図２（ｇ））。そのコンデンサの容量
ー周波数特性および電流ー電圧特性を測定した結果、
（Ｂａ，Ｓｒ）ＴｉＯ3 薄膜の誘電率は約４００でリー
ク電流密度は１×１０-8Ａ／cm2 以下という良好な特性
が得られた。
【００１８】
【発明の効果】以上説明したように、本発明の効果は、
立体構造下部電極において高誘電率膜がＰｔと接する構
造を有する薄膜キャパシタを容易に製造できることであ
る。その理由は、Ｐｔを除去する部分にあらかじめＳｉ
を埋め込んでおき、Ｐｔと反応させることで、Ｐｔを除
去したい部分を容易に、選択的に除去できるためであ
る。
立体構造下部電極において高誘電率膜がＰｔと接する構
造を有する薄膜キャパシタを容易に製造できることであ
る。その理由は、Ｐｔを除去する部分にあらかじめＳｉ
を埋め込んでおき、Ｐｔと反応させることで、Ｐｔを除
去したい部分を容易に、選択的に除去できるためであ
る。
【００１９】
【００２０】
【図１】本発明の薄膜キャパシタの製造方法の一実施の
形態を示す図である。
形態を示す図である。
【図２】本発明の薄膜キャパシタの製造方法の一実施例
の製造工程を示す図である。
の製造工程を示す図である。
１１ 下部電極 １２ Ｐｔ １３ 高誘電率膜 １４ 上部電極 １５ コンタクトプラグ １６ 半導体基板 １７ Ｓｉ １８ 層間絶縁膜 １９ ＳｉとＰｔの接している部位 ２１ シリコン基板 ２２ ＳｉＯ2 ２３ コンタクトプラグ ２４ 溝 ２６ ＴｉＮ ２７ ＲｕＯ2 ２８ Ｐｔ ２９ ポリシリコンとＰｔの接している部位 ３０ （Ｂａ，Ｓｒ）ＴｉＯ3 ３１ ＴｉＮ ３２ Ａｌ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01G 4/33 H01L 21/28 H01L 21/822 H01L 21/8242 H01L 21/04
Claims (2)
- 【請求項１】半導体基板上に下部電極、誘電体、上部電
極が順次形成され、下部電極の上面および側面を容量と
して用いる薄膜キャパシタの製造方法であって、 半導体基板上に層間絶縁膜を堆積した後、所望の位置に
コンタクトを形成する工程と、個々の下部電極を分離す
る境界位置にＳｉを含有する層を形成する工程と、下部
電極を堆積後加工することでＳｉを含有する層を露出さ
せる工程と、基板表面にＰｔを一様に被覆する工程と、
基板を熱処理し、ＰｔとＳｉが接した部分にＰｔシリサ
イドを形成する工程と、Ｐｔシリサイドを選択的に除去
してそれぞれの下部電極の電気的絶縁を得る工程と、高
誘電率膜および上部電極を順次形成する工程を有するこ
とを特徴とする薄膜キャパシタの製造方法。 - 【請求項２】下部電極を分離する境界位置に溝を形成し
た後、前記溝にＳｉを含有する層を埋め込むことでＳｉ
を含有する層を形成することを特徴とする請求項１記載
の薄膜キャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223333A JP2927252B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223333A JP2927252B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065123A JPH1065123A (ja) | 1998-03-06 |
| JP2927252B2 true JP2927252B2 (ja) | 1999-07-28 |
Family
ID=16796520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223333A Expired - Fee Related JP2927252B2 (ja) | 1996-08-26 | 1996-08-26 | 薄膜キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927252B2 (ja) |
-
1996
- 1996-08-26 JP JP8223333A patent/JP2927252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065123A (ja) | 1998-03-06 |
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