JP2909592B2 - コンピュータメモリシステム - Google Patents
コンピュータメモリシステムInfo
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- JP2909592B2 JP2909592B2 JP1281585A JP28158589A JP2909592B2 JP 2909592 B2 JP2909592 B2 JP 2909592B2 JP 1281585 A JP1281585 A JP 1281585A JP 28158589 A JP28158589 A JP 28158589A JP 2909592 B2 JP2909592 B2 JP 2909592B2
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- Japan
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- dram
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンピュータメモリシステムに関し、特にキ
ャッシュメモリシステムに関する。
ャッシュメモリシステムに関する。
高速コンピュータメモリ、特にキャッシュメモリの性
能は、プロセッサが要求する新たなデータでキャッシュ
メモリを充填するために必要な時間により大きな影響を
受ける。主メモリでそのような読取り動作を早く開始で
きれば、それだけ、キャッシュを充填するための時間は
短くなる。読取りの待ち時間が性能に及ぼす影響は、
（読取り待ち時間）×（キャッシュのミス率）により表
わされる。これは、キャッシュの読取り待ち時間によっ
て平均プロセッササイクルが延長される時間の量であ
る。
能は、プロセッサが要求する新たなデータでキャッシュ
メモリを充填するために必要な時間により大きな影響を
受ける。主メモリでそのような読取り動作を早く開始で
きれば、それだけ、キャッシュを充填するための時間は
短くなる。読取りの待ち時間が性能に及ぼす影響は、
（読取り待ち時間）×（キャッシュのミス率）により表
わされる。これは、キャッシュの読取り待ち時間によっ
て平均プロセッササイクルが延長される時間の量であ
る。
本発明による方法及び装置は、書込み動作が読取り動
作により得られるべきデータに影響を与える場合に読取
り動作が書込み動作の完了を待たなければならないとき
を除いて、先に発行された書込み動作に先立って読取り
動作を開始する。従って、読取りは、それとの間にコン
フリクトを生じないいかなる書込み動作よりも早く進め
られる。
作により得られるべきデータに影響を与える場合に読取
り動作が書込み動作の完了を待たなければならないとき
を除いて、先に発行された書込み動作に先立って読取り
動作を開始する。従って、読取りは、それとの間にコン
フリクトを生じないいかなる書込み動作よりも早く進め
られる。
書込みに先立って読取りを進める機会は、書込みが緩
衝される場合にはいつでも発生する。そのような場合、
読取り動作のアドレス範囲は、バッファ、すなわち、待
ち行列に記憶されている先の書込み動作と比較される。
アドレスが重複していなければ、書込みは読取りの結果
に影響を及ぼさないので、先に読取りが進められ、発行
される。アドレスが互いに重なるときには、読取りは書
込みが発行されるのを待つ。アドレスの比較は、本発明
で実現されているように、待合せ書込み指令を１つずつ
経過しながら順次実行されても良いが、アドレス比較論
理を反復することにより並行して実行されても良い。
衝される場合にはいつでも発生する。そのような場合、
読取り動作のアドレス範囲は、バッファ、すなわち、待
ち行列に記憶されている先の書込み動作と比較される。
アドレスが重複していなければ、書込みは読取りの結果
に影響を及ぼさないので、先に読取りが進められ、発行
される。アドレスが互いに重なるときには、読取りは書
込みが発行されるのを待つ。アドレスの比較は、本発明
で実現されているように、待合せ書込み指令を１つずつ
経過しながら順次実行されても良いが、アドレス比較論
理を反復することにより並行して実行されても良い。
読取りサイクルにおいては、通常のスタティックコラ
ムDRAMに関するサイクルは、（１）行アドレスの適用、
（２）行アドレスストローブの有効化、（３）列アドレ
スの適用、（４）列アドレスストローブの有効化、
（５）プリチャージ時間だけ両ストローブを無効にす
る、という各段階である。行アドレスがある動作を次の
動作とについて同じであれば、現在のサイクルの段階５
と、次のサイクルの段階１及び２（並びにスタティック
コラム装置の場合は段階４）とを省略できるので、次の
サイクルに必要な時間は少なくなる。書込みサイクルに
ついても全く同じ時間の節約を行えるであろう。アドレ
ス比較論理は、使用すべきDRAMのセットを選択するビッ
トと、行アドレスストローブ（RAS）アドレスビットと
が同じであるか否かを判定するために使用される。この
ように短縮サイクルを利用することができるので、メモ
リの性能は向上し、メモリが指令待ち行列から書込みを
クリアするのに要する時間の量は少なくなり、さらに、
読取り動作に関する待ち時間も短縮される。
ムDRAMに関するサイクルは、（１）行アドレスの適用、
（２）行アドレスストローブの有効化、（３）列アドレ
スの適用、（４）列アドレスストローブの有効化、
（５）プリチャージ時間だけ両ストローブを無効にす
る、という各段階である。行アドレスがある動作を次の
動作とについて同じであれば、現在のサイクルの段階５
と、次のサイクルの段階１及び２（並びにスタティック
コラム装置の場合は段階４）とを省略できるので、次の
サイクルに必要な時間は少なくなる。書込みサイクルに
ついても全く同じ時間の節約を行えるであろう。アドレ
ス比較論理は、使用すべきDRAMのセットを選択するビッ
トと、行アドレスストローブ（RAS）アドレスビットと
が同じであるか否かを判定するために使用される。この
ように短縮サイクルを利用することができるので、メモ
リの性能は向上し、メモリが指令待ち行列から書込みを
クリアするのに要する時間の量は少なくなり、さらに、
読取り動作に関する待ち時間も短縮される。
本発明の上述の特徴及びその他の特徴は、添付の図面
と関連させて以下の本発明の詳細な説明を読むことによ
り、さらに明瞭に理解できる。
と関連させて以下の本発明の詳細な説明を読むことによ
り、さらに明瞭に理解できる。
尚、メモリシステムの一実施例は、付録Ｉと、本発明
にも参考として取入れられている同時係属出願APOLL−1
18XX、名称「Floating Point Pipeline Processor」（1
988年10月26日出願）及びAPOLL−114XX、名称「An Effi
cient Cache Write Technique through Deferred Tag M
odification」（1988年10月26日出願）とにさらに詳細
に説明されている。
にも参考として取入れられている同時係属出願APOLL−1
18XX、名称「Floating Point Pipeline Processor」（1
988年10月26日出願）及びAPOLL−114XX、名称「An Effi
cient Cache Write Technique through Deferred Tag M
odification」（1988年10月26日出願）とにさらに詳細
に説明されている。
下記のメモリ装置の読取り又は書込みの過程、サイク
ル、状態、信号及び関連ハードウェアは、個別的に、ま
た、従来の技術に従って組合された形で、当業者には知
られており、さらに、実例として挙げる東芝製TC514258
J−10、三菱製M5M44C258J−10、日立製HM514258JP−10
及び富士通製MB81C4258−10PJ（何れも商標）などの256
K×4 100nsスタティックコラムDRAMに関して提供されて
いる製品仕様書及び応用注意書に規定されている。
ル、状態、信号及び関連ハードウェアは、個別的に、ま
た、従来の技術に従って組合された形で、当業者には知
られており、さらに、実例として挙げる東芝製TC514258
J−10、三菱製M5M44C258J−10、日立製HM514258JP−10
及び富士通製MB81C4258−10PJ（何れも商標）などの256
K×4 100nsスタティックコラムDRAMに関して提供されて
いる製品仕様書及び応用注意書に規定されている。
第１図の状態図50Kに示される従来のDRAMサイクルに
おいては、標準サイクルが（アドレス状態52）からスタ
ートしたとき、指令のDRAM行アドレス部分はDRAMアドレ
ス線及びDRAM制御線に発生され、行アドレス選択（RA
S）、チップ選択（CS）及び書込み（Ｗ）は無効にされ
る。RAS制御線は状態54で有効にされ、次に、状態CS/W
において、列アドレスがDRAMアドレス線に発生され、CS
（読取りサイクルのとき）又はＷのいずれかが有効にさ
れる。
おいては、標準サイクルが（アドレス状態52）からスタ
ートしたとき、指令のDRAM行アドレス部分はDRAMアドレ
ス線及びDRAM制御線に発生され、行アドレス選択（RA
S）、チップ選択（CS）及び書込み（Ｗ）は無効にされ
る。RAS制御線は状態54で有効にされ、次に、状態CS/W
において、列アドレスがDRAMアドレス線に発生され、CS
（読取りサイクルのとき）又はＷのいずれかが有効にさ
れる。
次に、通常は、データ使用可能（DAV）状態58に進ん
で、読取りサイクルでデータをラッチするか、又はCSを
有効にして、書込みサイクルを実行する。続いて、全て
の制御線を無効にする状態pchg60へ進むことによりサイ
クルは完了し、次に、アイドル状態52に戻る。
で、読取りサイクルでデータをラッチするか、又はCSを
有効にして、書込みサイクルを実行する。続いて、全て
の制御線を無効にする状態pchg60へ進むことによりサイ
クルは完了し、次に、アイドル状態52に戻る。
これと比較するために、本発明によるDRAMの動作を第
２図の状態図70に示し、関連する制御システム100を第
３図に示す。状態72,74及び76の動作は第１図の状態52,
54及び56に対応する。DAV状態78において、現在サイク
ルのRASアドレスが実行すべき次のサイクルのRASアドレ
スと同じであることが認められると、CS/W状態76へ直接
79、又は状態Ovlp77を介して分岐して戻ることができ
る。状態Ovlp77においては、DRAM130への意図しない書
込み動作を回避するために、制御線123のＷ制御信号
と、制御線122のCS制御信号は共に無効にされる。Ovlp
状態77は、その他の状態ではDRAMのタイミング条件に適
合できない場合にいつでも使用されて良いが、現在サイ
クルが読取りで、次のサイクルは書込みであり、従っ
て、先のサイクルに関するCSの有効化と、次のサイクル
に関するＷの有効化との間に重複が起こりそうもないと
きに常に要求される。状態DAV78からCS/W76への移行に
よって、標準サイクルについて必要な５つの状態のうち
２つ又は３つ（Ovlpを使用するか否かによって異なる）
が省かれる。
２図の状態図70に示し、関連する制御システム100を第
３図に示す。状態72,74及び76の動作は第１図の状態52,
54及び56に対応する。DAV状態78において、現在サイク
ルのRASアドレスが実行すべき次のサイクルのRASアドレ
スと同じであることが認められると、CS/W状態76へ直接
79、又は状態Ovlp77を介して分岐して戻ることができ
る。状態Ovlp77においては、DRAM130への意図しない書
込み動作を回避するために、制御線123のＷ制御信号
と、制御線122のCS制御信号は共に無効にされる。Ovlp
状態77は、その他の状態ではDRAMのタイミング条件に適
合できない場合にいつでも使用されて良いが、現在サイ
クルが読取りで、次のサイクルは書込みであり、従っ
て、先のサイクルに関するCSの有効化と、次のサイクル
に関するＷの有効化との間に重複が起こりそうもないと
きに常に要求される。状態DAV78からCS/W76への移行に
よって、標準サイクルについて必要な５つの状態のうち
２つ又は３つ（Ovlpを使用するか否かによって異なる）
が省かれる。
同様の省略は読取り−変更−書込みサイクルにも見ら
れる。標準（従来）のサイクルは、上述のような読取り
サイクルを、アイドル52、RAS54、CS/W56及びRW1 62の
各状態を経て実行する。次に、読取ったデータを変更
し、状態RW2 64及びDAV58で同じアドレスに書込む。続
いて、Pchg60を経てサイクルは完了し、アイドル状態52
に戻る。
れる。標準（従来）のサイクルは、上述のような読取り
サイクルを、アイドル52、RAS54、CS/W56及びRW1 62の
各状態を経て実行する。次に、読取ったデータを変更
し、状態RW2 64及びDAV58で同じアドレスに書込む。続
いて、Pchg60を経てサイクルは完了し、アイドル状態52
に戻る。
これに対し、本発明によれば、状態DAV78（先に状態5
2,54,56,62及び64に関連して説明したのと同様に状態7
2,74,76,82及び84を経てこの状態DAVに到達している）
で、次の指令のRASアドレスと、現在サイクルのRASアド
レスとが等しければ、状態機械は状態Ovlp77を介して、
又は直接（79）CS/W76へ進む。従って、本発明のシステ
ム及び方法は、第１図の標準サイクル50で必要な７つの
サイクルのうち２つ又は３つ（72,74及び80）を省略す
る。
2,54,56,62及び64に関連して説明したのと同様に状態7
2,74,76,82及び84を経てこの状態DAVに到達している）
で、次の指令のRASアドレスと、現在サイクルのRASアド
レスとが等しければ、状態機械は状態Ovlp77を介して、
又は直接（79）CS/W76へ進む。従って、本発明のシステ
ム及び方法は、第１図の標準サイクル50で必要な７つの
サイクルのうち２つ又は３つ（72,74及び80）を省略す
る。
第３図のメモリ構造100は、指令待ち行列（110）に入
力されるDRAM動作（読取り、書込み、読取り−変更−書
込み）のための指令を発生する。サイクルごとに、指令
は、次に隣接する記述項が空であれば、待ち行列を通っ
て進む。各レベルで、待ち行列のそれぞれの記述項のRA
Sアドレスフィールドと、DRAM制御部（120）により実行
されている現在サイクルのRASアドレスとの比較が並行
して実行される。DRAM制御部により次に実行されるべき
次の指令と関連する比較器出力は選択され（112）、DRA
M制御部に提示されて、その状態機械の流れに影響を及
ぼす。DRAM制御部は信号線121,122及び123を介してRAS,
CS及びＷの各制御信号をDRAMアレイ（130）に供給する
と共に、リード線114を介して多重RAS/CSアドレスをDRA
Mアレイに供給して、第２図の状態図70に示す状態に従
ってDRAMアレイの動作を制御する。
力されるDRAM動作（読取り、書込み、読取り−変更−書
込み）のための指令を発生する。サイクルごとに、指令
は、次に隣接する記述項が空であれば、待ち行列を通っ
て進む。各レベルで、待ち行列のそれぞれの記述項のRA
Sアドレスフィールドと、DRAM制御部（120）により実行
されている現在サイクルのRASアドレスとの比較が並行
して実行される。DRAM制御部により次に実行されるべき
次の指令と関連する比較器出力は選択され（112）、DRA
M制御部に提示されて、その状態機械の流れに影響を及
ぼす。DRAM制御部は信号線121,122及び123を介してRAS,
CS及びＷの各制御信号をDRAMアレイ（130）に供給する
と共に、リード線114を介して多重RAS/CSアドレスをDRA
Mアレイに供給して、第２図の状態図70に示す状態に従
ってDRAMアレイの動作を制御する。
第４図に示す制御論理の一実施例は、マルチプレクサ
210を使用して実行すべき次の読取り指令を選択し、待
ち行列の中の先行する全ての書込み指令を、比較器212
を使用してアドレス範囲を比較するマルチプレクサ211
を使用して順序付けする。先の書込みのいずれかがアド
レスでコンフリクトを生じていれば、制御論理は、その
書込み指令が実行されるまで、読取りを実行すべき次の
動作として進めるのを待つ。そうでない場合には、読取
り指令は、直ちに進められ、実行中の現在指令（もしあ
れば）がDRAM制御部により必要とされなくなったとき
に、マルチプレクサ209を介してDRAM制御理論に提示さ
れる。
210を使用して実行すべき次の読取り指令を選択し、待
ち行列の中の先行する全ての書込み指令を、比較器212
を使用してアドレス範囲を比較するマルチプレクサ211
を使用して順序付けする。先の書込みのいずれかがアド
レスでコンフリクトを生じていれば、制御論理は、その
書込み指令が実行されるまで、読取りを実行すべき次の
動作として進めるのを待つ。そうでない場合には、読取
り指令は、直ちに進められ、実行中の現在指令（もしあ
れば）がDRAM制御部により必要とされなくなったとき
に、マルチプレクサ209を介してDRAM制御理論に提示さ
れる。
さらに、本発明では、アドレスでコンフリクトを生じ
ている書込み動作に先立って読取り動作を進めるため
に、メモリの読取り動作から得たデータを、ペンディン
グの書込み指令により更新されるべきデータを組合せる
ことができる。
ている書込み動作に先立って読取り動作を進めるため
に、メモリの読取り動作から得たデータを、ペンディン
グの書込み指令により更新されるべきデータを組合せる
ことができる。
また、本発明は、プロセッサに一連の指令を提供する
ような構成で実現されたとき、この短縮サイクルを最適
の形で利用し、主メモリで指令（書込みを含む）を順不
同で実行することができる。たとえば、１つのRASアド
レスを共用し、他の動作によって分離されている２つの
動作の場合、第２の動作を順不動で実行することができ
るであろう。
ような構成で実現されたとき、この短縮サイクルを最適
の形で利用し、主メモリで指令（書込みを含む）を順不
同で実行することができる。たとえば、１つのRASアド
レスを共用し、他の動作によって分離されている２つの
動作の場合、第２の動作を順不動で実行することができ
るであろう。
当業者による本発明の変形及び変更は本発明の範囲内
に入ると考えられ、本発明は特許請求の範囲以外のもの
によって限定されてはならない。
に入ると考えられ、本発明は特許請求の範囲以外のもの
によって限定されてはならない。
第１図は、従来のDRAM制御を示す状態図、第２図は、本
発明の一実施例によるDRAM制御状態図、 第３図は、本発明によるDRAMアドレス及び制御装置の一
実施例のブロック線図、及び 第４図は、順次アドレス比較を示す指令及びアドレス範
囲素子のさらに詳細なブロック線図である。 110……指令待ち行列、120……DRAM制御部、130……DRA
Mアレイ、201……制御論理、202,204,206,208……指令
レジスタ、209,210,211……マルチプレクサ、212……比
較器。
発明の一実施例によるDRAM制御状態図、 第３図は、本発明によるDRAMアドレス及び制御装置の一
実施例のブロック線図、及び 第４図は、順次アドレス比較を示す指令及びアドレス範
囲素子のさらに詳細なブロック線図である。 110……指令待ち行列、120……DRAM制御部、130……DRA
Mアレイ、201……制御論理、202,204,206,208……指令
レジスタ、209,210,211……マルチプレクサ、212……比
較器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−86191（ＪＰ，Ａ) 特開 昭54−16940（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (4)
- 【請求項１】高速スタティックコラム型ダイナミックラ
ンダムアクセスメモリ（DRAM）のデータ転送方法におい
て、 前記DRAMの第１のアドレスにデータを書込むための書込
み指令を発行する過程と、 前記DRAMの第２のアドレスからデータを読取るための読
取り指令を発行する過程と、 前記読取り指令に関連する読取り動作に応答して読取ら
れるデータが前記書込み指令に関連する書込み動作によ
って影響されず、かつ前記第１および第２のアドレスが
前記第１および第２のアドレスの信号の少なくとも共通
部分を共有している場合は、前記書込み動作に先立って
前記読取り動作を開始する過程と を備えることを特徴とするデータ転送方法。 - 【請求項２】前記読取り動作に応答して読取られるデー
タが前記書込み動作によって影響されないとき、および
前記第１および第２のアドレスが前記第１および第２の
アドレスの信号の少なくとも共通部分を共有していると
きは、前記DRAMに対する書込み（Ｗ）信号及びチップ選
択（CS）信号を無効にする過程をさらに含むことを特徴
とする請求項１記載のデータ転送方法。 - 【請求項３】スタティックコラム型ダイナミックランダ
ムアクセスメモリ（DRAM）と、 メモリ指令を受取り、また前記メモリ指令に応答してDR
AMアドレス信号を発生する指令待ち行列と、 前記DRAMアドレス信号を受信し、また前記DRAMに対する
DRAM制御信号を発行するRAM制御手段と、 前記指令待ち行列にストアされている第１の読取り指令
のDRAMアドレス信号と前記指令待ち行列にストアされて
いる第１の書込み指令のDRAMアドレス信号とを比較し、
前記２つのDRAMアドレス信号の第１の選択された部分が
等しいとき、および前記２つのDRAMアドレス信号の第２
の選択れた部分が等しくないときに、前記RAM制御手段
に制御信号を供給するアドレス比較手段とを具備し、 前記第１の選択された部分と前記第２の選択された部分
は、１つの完全なアドレスを構成し、そして、 前記制御信号に応答して、前記DRAM制御信号は、異なる
次の行アドレス信号を発生することなく、前記第１の読
取り指令に対して有効にされ、かつ前記指令待ち行列で
前記第１の書込み指令が前記第１の読取り指令に先行し
ていても、前記第１の読取り指令は前記第１の書込み指
令より前に実行されることを特徴とする高速メモリシス
テム。 - 【請求項４】前記RAM制御手段は、書込み（Ｗ）制御信
号及びチップ選択（CS）制御信号が前記第１の読取り指
令のアドレスに対応する行アドレスを有した前記第１の
書込み指令に対して再び有効にされる前に、前記書込み
（Ｗ）制御信号及びチップ選択（CS）制御信号を無効に
する手段をさらに含むことを特徴とする請求項３記載の
高速メモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US264270 | 1988-10-28 | ||
| US07/264,270 US5022004A (en) | 1988-10-28 | 1988-10-28 | Method and apparatus for DRAM memory performance enhancement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223091A JPH02223091A (ja) | 1990-09-05 |
| JP2909592B2 true JP2909592B2 (ja) | 1999-06-23 |
Family
ID=23005303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281585A Expired - Fee Related JP2909592B2 (ja) | 1988-10-28 | 1989-10-27 | コンピュータメモリシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5022004A (ja) |
| EP (1) | EP0375121B1 (ja) |
| JP (1) | JP2909592B2 (ja) |
| DE (1) | DE68920419T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682339B2 (ja) * | 1990-08-31 | 1994-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリ・アクセス・システムおよび方法 |
| US5247643A (en) * | 1991-01-08 | 1993-09-21 | Ast Research, Inc. | Memory control circuit for optimizing copy back/line fill operation in a copy back cache system |
| WO1996029652A1 (en) * | 1995-03-22 | 1996-09-26 | Ast Research, Inc. | Rule-based dram controller |
| TW388982B (en) * | 1995-03-31 | 2000-05-01 | Samsung Electronics Co Ltd | Memory controller which executes read and write commands out of order |
| US5666494A (en) * | 1995-03-31 | 1997-09-09 | Samsung Electronics Co., Ltd. | Queue management mechanism which allows entries to be processed in any order |
| US5638534A (en) * | 1995-03-31 | 1997-06-10 | Samsung Electronics Co., Ltd. | Memory controller which executes read and write commands out of order |
| EP1020868A4 (en) * | 1997-02-17 | 2006-10-04 | Hitachi Ltd | INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT |
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