JP2004536417A - 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス - Google Patents
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Abstract
アドレッシングスキーム及び関連するハードウェアは、一つは読出し用であり、一つは書込み用である、２つの異なるタイプのアクセスを可能にする。本発明に基づいて作られるメモリデバイスは、複数のメモリセルアレイを具えている。周辺デバイスが与えられて、複数のメモリセルから情報が読み出され、これらに情報が書き込まれる。周辺デバイスは、ある複数のアドレスビットに応答して、複数のアレイから受け取ったビットを再順序付けするリオーダ回路と、読出動作の間、複数のアドレスビットの幾つかをリオーダ回路に送るアドレスシーケンサとを含んでいる。本発明の方法は、メモリデバイスから少なくとも一つのｎビットワードを出力する前に、ある複数のアドレスビットの情報に基づいて、メモリアレイから出力されるｎビットワードのブロックを再順序付けするステップを含む。
【選択図】図３
【選択図】図３
Description
【発明の分野】
【０００１】
本発明は、メモリデバイスに関しており、さらに詳細には、メモリデバイスから情報を読み出し、メモリデバイスに情報を書き込む方法及び回路に関する。
【技術背景の説明】
【０００２】
コンピュータの設計者は、より高速なメモリデバイスを絶えず求めており、このようなメモリデバイスによって、より高速なコンピュータが設計可能になる。読出又は書込データ転送のように、プロセッサとメモリ回路間でデータを転送するのに要する時間は、コンピュータの動作速度を著しく制限する。一般的に、ダイナミックランダムアクセスメモリ(ＤＲＡＭｓ)、同期ダイナミックランダムアクセスメモリ(ＳＤＲＡＭｓ)、フラッシュメモリ等のようなメモリデバイスは、１又は２以上のアレイに並べられた多数のメモリセルを含んでいる。各アレイは、行及び列で構成される。各メモリセルは、プロセッサが１ビットのデータを格納し、取り出すロケーションを与える。１ビットのデータは、メモリビット、又はｍビットとしばしば称される。プロセッサは、メモリセル内のデータにより速くアクセス可能になるにつれて、そのデータを用いてより速く計算を行い又はプログラムを実行できる。
【０００３】
図１は、一般的なコンピュータシステムのアーキテクチャの概要を示している。中央処理ユニット(ＣＰＵ)、即ちプロセッサ(10)は、プロセッサバス(12)に接続され、プロセッサバス(12)は、システムコントローラ、即ちメモリコントローラ(14)に接続される。メモリコントローラ(14)は、拡張バス(16)に接続される。メモリコントローラ(14)は、プロセッサ(10)とメモリデバイス(18)間のインターフェイス回路構成として機能する。プロセッサ(10)はコマンド及びアドレスを発し、それらは、メモリコントローラ(14)で受け取られて転送される。メモリデバイス(18)に向けて、メモリコントローラ(14)は、複数のコマンドライン(20)に転送コマンド信号を、複数のアドレスライン(22)に転送アドレスを与える。これらコマンド信号は、当該技術分野ではよく知られており、ＤＲＡＭの場合、ＲＡＳ(行アドレスストローブ)(row address strobe)、ＣＡＳ(列アドレスストローブ)(column address strobe)、ＷＥ(ライトイネーブル)(write enable)、ＯＥ(出力イネーブル)(output enable)を含んでいる。また、クロック信号は、ＣＬＫライン(24)に与えられる。プロセッサより発せされるコマンド及びアドレスに応じて、データは、データパスライン(26)を通じて、コントローラ(14)とメモリ(18)間で転送される。
【０００４】
一般的に、メモリ(18)は、複数のメモリランク(memory rank)(27)を具えている。図２にそれらの代表的な一つを示す。この例にて、メモリランク(27)は、６４ビットシステム用に構成されており、８個の８ビットメモリ回路(28(0)-28(7))を有している。コマンド信号ＲＡＳ、ＣＡＳ及びＷＥは、ランク(27)の全てのメモリ回路に与えられる。ランクをさらに有するメモリ(18)(図１)では、各ランクに別個のＣＳコマンド信号が与えられる。故に、コマンド信号ＣＳは、ランク特定(rank-specific)コマンド信号としばしば称される。アドレスバス(22)は、ランク(27)における全てのメモリ回路(28(0)-28(7))と、他の全てのランク(図示せず)における他の全てのメモリ回路(図示せず)とに接続されている。故に、アドレスバス(22)は、グローバルに接続されているとしばしば称される。
【０００５】
同期ＤＲＡＭ(ＳＤＲＡＭ)は、内部動作によって、ある範囲のアドレスに高速で連続アクセスが可能なメモリデバイスである。一般的なＳＤＲＡＭでは、１００Ｍｂｙｔｅｓ/ｓｅｃの又はより速い読出/書込レートが可能である。このような速度を得るために、ＳＤＲＡＭの読出し/書込みは、バーストモードで行われる。バーストモードは、アドレスアクセスモードの一つであり、同じ行アドレスを有するデータが、２、４、又は８ビットワードのブロックで、連続的に読み出され又は書き込まれる。さらに、ブロックのこのようなワードへのアクセスは、単に、ブロックの開始アドレスを与えることによってなされる。その後、ＳＤＲＡＭでは、シーケンシャル又はインタリーブである動作モードに従って、残りのアドレスが自動的に生成される。動作モードは、ＣＰＵからのアドレスシーケンスで定められる。シーケンシャルモードでは、各バーストアドレスシーケンス方法のアドレスは、バースト開始アドレスと内部カウンタの出力とを加えることによって生成される。インタリーブモードでは、アドレスは、バースト開始アドレスと内部カウンタの出力との排他的論理和で生成される。同様なラップ(wrap)モードが、読出及び書込動作の双方に用いられ、全ての列アドレスビットも読出及び書込動作の双方に用いられる。
【０００６】
クロック速度が２００ＭＨｚを超えて増加するにつれて(即ち、ＲＤＲＡＭ又はＳＬＤＲＡＭ)、ＤＲＡＭの核となる動作は、同じレートで増加しなかった。それ故に、ＤＲＡＭは、内部にて、４又は８ワードで読出し及び書込みを行い、そのワードを連続的に外部バスに出力していた。データワードの全グループが転送されている間、最下位の行アドレス(least significant column addresses)は、もはやＤＲＡＭに転送されなかった。
【０００７】
その解決策は、ＤＲＡＭをキャッシュフィルに調整できるので、コントローラからのデータをＤＲＡＭに書き込む場合によく機能する。しかしながら、読出しでは、データワードの完全なブロックが同時に転送されるので、コントローラにて、最もクリティカルなワード(most critical word)が常に最初に受け取られるとは限らず、それによって、システムに待ち時間が加わることになる。データワードのブロック転送をサポートする一方で、最もクリティカルなワードを最初にコントローラに届けるような、高クロックレートのＤＲＡＭメモリに対する要求が存在している。さらに、このような新しい特徴をサポートするような、メモリコントローラとＤＲＡＭ間の通信プロトコルに対する要求も存在している。
【本発明の概要】
【０００８】
本発明は、一つは読出し用であり、一つは書込み用である、２つの異なるタイプのアクセスを起こすことが可能なアドレッシングスキーム及び関連するハードウエアに関する。本発明に基づいて構成されるメモリデバイスは、複数のメモリセルアレイを具えている。周辺デバイスが設けられて、その複数のメモリデバイスから情報を読み出し、それらに情報を書き込む。周辺デバイスは、ある複数のアドレスビットに応じて、複数のアレイから受け取ったビットを順序付けるリオーダ回路(reorder circuit)と、読出動作の間、その複数のアドレスビットの幾つかを送るアドレスシーケンサとを具えている。
【０００９】
本発明の方法は、メモリデバイスから少なくとも１つのｎビットワードを出力する前に、あるアドレスビットの情報に基づいて、メモリアレイから出力されるｎビットワードブロックを再配列するステップを含んでいる。代表的な実施例では、その方法は、ＤＲＡＭにアクセスするために用いられ、バンクアドレス入力の値を用いてアレイバンクを選択するステップと、入力Ａ３−Ａｉ(ｉは最上位の列アドレス)に与えられた列アドレスを用いるステップと、入力Ａ０−Ａ２に与えられた列アドレスを用いて、読出アクセスのバースト順序を特定するステップと、書込アクセスの間、入力Ａ０−Ａ２に与えられた列アドレスを無視するステップとを具えている。従って、読出しでは、最上位の列アドレスビットで特定の８ビットバーストが特定される一方、最下位のビットＣＡ０−ＣＡ２は、最もクリティカルなワードと、そのクリティカルなワードの後のリードラップシーケンスとを特定する。書込みでは、バーストは、最上位の列アドレスで特定され、ＣＡ０−ＣＡ２は、０００と仮定されて「考慮しない」ビットとなる。他の実行スキームも可能である。
【００１０】
書込アクセスと異なる読出アクセスを有することで得られる重要な特徴は、クリティカルなワードがメモリコントローラで得られて、インタリーブされたバーストモードがサポートされる形態で表れる。一方、書込データはキャッシュにホールドされたデータから生成されるので、書込みは、最初のシーケンシャルバーストに基づいて簡単化される。本発明は、メモリコントローラにクリティカルなワードを最初に与えるので、システムの待ち時間が改善される。また、システムには、読出と書込コマンド間で行アドレスビットを再順序付けする必要がない。それら及び他の利点と利益は、以下に記載の好ましい実施例の記載から明らかになるであろう。
【好ましい実施例の説明】
【００１１】
図３は、本発明のバースト読出順序付けを行うことが可能なＤＲＡＭのアーキテクチャを簡略化して示すブロックダイアグラムである。ＤＲＡＭメモリデバイス(29)は、コマンドバス即ちコマンドライン、及びアドレスバス即ちアドレスラインに応答するコマンド/アドレス入力バッファ(30)を具えている。コマンドデコーダ及びシーケンサ(32)とアドレスシーケンサ(34)は、夫々コマンド/アドレス入力バッファ(30)に応答する。
【００１２】
バンクアドレスデコーダ(36)は、アドレスシーケンサ(34)に応答し、バンク制御ロジック(38)は、バンクアドレスデコーダ(36)に応答する。一連の行ラッチ/デコーダ/ドライバ(40)は、バンク制御ロジック(38)及びアドレスシーケンサ(34)に応答する。各メモリアレイ(42)に対応して、１個の行ラッチ/デコーダ/ドライバ(40)が与えられる。図３に示すように、バンク０乃至バンク７と符号が付された８個のメモリアレイがある。従って、バンク０乃至バンク７の何れか一つに夫々対応した８個の行ラッチ/デコーダ/ドライバ(40)がある。
【００１３】
列ラッチ/デコード回路(44)は、アドレスシーケンサ(34)に応答する。Ｉ/Ｏゲーティング回路(46)は、列ラッチ/デコード回路(44)に応答し、メモリアレイ(42)の各々にあるセンスアンプを制御する。コマンド/アドレス入力バッファ(30)、コマンドデコーダ及びシーケンサ(32)、アドレスシーケンサ(34)、バンクアドレスデコーダ(36)、バンク制御ロジック(38)、行ラッチ/デコーダ/ドライバ(40)、列ラッチデコード回路(44)及びＩ/Ｏゲーティング回路(46)は、コマンドバス及びアドレスバスに応答する第１の複数の周辺装置であると考えられる。第１の複数の周辺装置である先述の構成要素の記載は、現在における好ましい実施例を与えることを意図したものであり、本発明の範囲を列挙されたデバイスのみに限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、第１の複数の周辺デバイスを実施してよいことを理解するであろう。
【００１４】
書込動作又は読出動作の何れか一方にて、ＤＲＡＭ(29)は、複数のデータパッド(48)を介してアクセスされる。書込動作では、データパッド(48)のデータは、レジーバ(50)で受け取られて、入力レジスタ(52)に渡される。ライトバッファ(54)は、受け取ったデータを一時的に記憶し、そして、データは、ライトラッチ及びドライバ回路(56)に入力され、Ｉ/Ｏゲーティング回路(46)を通じてメモリアレイ(42)に入力される。
【００１５】
メモリアレイ(42)から読み出されるデータは、Ｉ/Ｏゲーティング回路(46)を通じてリードラッチ(58)に出力される。その情報は、リードラッチ(58)から、マルチプレクサ(ＭＵＸ)/リオーダ回路(60)に出力される。マルチプレクサ/リオーダ回路(60)は、ドライバ(62)を通じてデータをデータパッド(48)に出力する。レシーバ(50)、入力レジスタ(52)、ライトバッファ(54)、ライトラッチ及びドライバ回路(56)、ゲーティング回路(46)、リードラッチ(58)、マルチプレクサ/リオーダ回路(60)、ドライバ(62)は、データに応答する第２の複数の周辺デバイスを成している。第２の複数の周辺装置である上述の構成要素の記載は、現在における好ましい実施例を与えることを意図したものであり、本発明の範囲を列挙されたデバイスのみに限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、第２の複数の周辺デバイスを実施してよいことを理解するであろう。
【００１６】
大まかに述べると、リオーダ回路(60)の目的は、メモリアレイ(42)から出力されるｎビットワードのブロックを、あるアドレスビットの情報に従って再順序付けすることである。図３に示すように、マルチプレクサ/リオーダ回路(60)の入力に８個の８ビットワードが与えられる。また、マルチプレクサ/リオーダ回路(60)は、列アドレスの３つの最下位ビット(ＣＡ０−ＣＡ２)も受け取る。それら３つの最下位ビットは、８個の８ビットワードのブロックにおける最もクリティカルなワードを特定し、最初に出力されるべきワードと、ラップが始まる位置とが特定される。即ち、読出しはクリティカルなワードで開始され、クリティカルなワードが、位置０のワード以外の如何なるワードであるならば、読出しは、位置７から位置０にラップアラウンド(wrap around)して完了する。
【００１７】
さらに詳細に述べると、本発明の好ましい実施例では、読出コマンドが受け取られると、バンクアドレス入力ＢＡ０及びＢＡ１(図示せず)の値は、メモリアレイ(42)の一つを選択する。そして、各アレイ(42)内の１又は複数の行を特定するアドレス情報が受け取られる。入力Ａ３乃至Ａｉに与えられるアドレスは、開始列のロケーションを選択する(ここで、ｉは、ｘ１６部(x16 part)について８、ｘ８部(x8 part)について９、ｘ４部(x4 part)について１０となる)。図３を参照すると、ｘ８部の入力Ａ０乃至Ａｉの値は、ＣＡ３−ＣＡ９となっている。最下位ビットの情報(ＣＡ０−ＣＡ２)は、マルチプレクサ/リオーダ回路(60)に入力される。それらの値は、入力Ａ０乃至Ａ２に与えられる。その情報は、マルチプレクサ/リオーダ回路(60)で最初に出力される最もクリティカルなワードを特定する。図４Ａ、図４Ｂ及び図４Ｃは、５１２メガビットｘ４部、ｘ８部、ｘ１６部についてのアドレッシングを夫々示している。
【００１８】
書込動作では、読出動作と同様な方法でバンクが特定される。同様にして、開始する列アドレスも、同様な方法で特定される。しかしながら、書込動作の間、入力Ａ０−Ａ２に与えられる信号は、無視されてローと仮定される。
【００１９】
本発明は、インタリーブされたバーストモードを読出しに組み込みことを可能にするアドレッシングスキームであり、クリティカルなワードがコントローラに与えられる一方で、書込みは開始シーケンシャルバーストに簡単化される。好ましい実施例では、ＤＲＡＭへのアクセスは、常に８ビットのバースト長でなされる。全ての書込バーストは、ＣＡ０＝０、ＣＡ１＝０及びＣＡ２＝０である開始ロケーションでインデックスされる。読出しでは、ＣＡ０、ＣＡ１及びＣＡ２は、ＤＲＡＭ(29)から読み出される最初のデータワードを指定する。残りの７つのデータワードは、表１に示すように読み出される。
【００２０】
表１−書込及び読出インタリーブシーケンス
【表１】
【００２１】
図５は、本発明が実施されるコンピュータシステム(110)の一例のブロック図である。コンピュータシステム(110)は、プロセッサ(112)、メモリサブシステム(114)、及び拡張バスコントローラ(116)を含んでいる。メモリサブシステム(114)及び拡張バスコントローラ(116)は、ローカルバス(118)を通じてプロセッサ(112)と結合されている。また、拡張バスコントローラ(116)は、少なくとも一つの拡張バス(120)と結合されており、拡張バス(120)には、大容量ストレージデバイス、キーボード、マウス、グラフィックアダプタ、及びマルチメディアアダプタのような種々の周辺デバイス(121-123)が接続されてよい。プロセッサ(112)及びメモリサブシステム(114)は、一つのチップに集積されてもよい。
【００２２】
メモリサブシステム(114)は、メモリコントローラ(124)を含んでおり、このメモリコントローラ(124)は、複数の信号ライン(129)(130)(129a)(130a)(129b)(130b)(129c)(130c)を通じて、複数のメモリモジュール(125)(126)と結合されている。複数のデータ信号ライン(129)(129a)(129b)(129c)は、メモリコントローラ(124)及びメモリモジュール(125)(126)で使用されて、データＤＡＴＡがやり取りされる。アドレスＡＤＤＲは、複数のアドレス信号ライン(132)に亘って送られる。クロック信号ＣＬＫは、クロックライン(133)に与えられ、コマンドＣＭＤは、複数のコマンド信号ライン(134)に亘って送られる。メモリモジュール(125)(126)は、複数のメモリデバイス(136-139)(136'-139')及びレジスタ(141)(141')を夫々含んでいる。各メモリデバイス(136-139)(136'-139')は、高速の同期メモリデバイスであってよい。２つのメモリモジュール(125)(126)と関連する信号ライン(129-129c)(130-130c)のみが、図５に示されているが、使用されるメモリモジュールの数は制限されないことに留意すべきである。
【００２３】
複数の信号ライン(129-129c)(130-130c)(132)(133)(134)は、メモリモジュール(125)(126)をメモリコントローラ(124)に結合しており、メモリバス(143)として知られている。メモリバス(143)は、公知のように、例えばチップ選択ラインのような別途の信号ラインを有してもよい。なお、別途の信号ラインは、簡単化のために図示されていない。メモリバス(143)に渡るメモリデバイス(136-139)(136'-139')の各列は、メモリランクとして知られている。通常、図５に示すようなシングルサイドのメモリモジュールは、１つのメモリランクを含んでいる。しかしながら、２つのメモリランクを含むダブルサイドメモリモジュールも使用されてよい。
【００２４】
読出データは、クロック信号ＣＬＫにシリアルに同期して出力される。クロック信号ＣＬＫは、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動されている。書込データは、クロック信号ＣＬＫにシリアルに同期して入力される。クロック信号ＣＬＫは、メモリコントローラ(141)(141')によって、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動されている。コマンド及びアドレスも、クロック信号ＣＬＫを用いてクロックされる。クロック信号ＣＬＫは、メモリコントローラ(124)によって駆動されて、メモリモジュール(125)(126)のレジスタ(141)(141')を超えてターミネータ(148)に至る。コマンド、アドレス及びクロック信号ライン(134)(132)(133)は、メモリモジュール(125)(126)のレジスタ(141)(141')と夫々直接結合されている。それらの信号は、メモリモジュール(125)(126)のメモリデバイス(136-139)(136'-139')に送られる前に、レジスタ(141)(141')に、夫々一時的に記憶される。
【００２５】
本発明は、その好ましい実施例について説明されてきたが、当該技術分野の通常の知識を有する者は、多くの修正及び変更が可能であることを理解するであろう。このような修正及び変更は、特許請求の範囲のみに限定される本発明の範囲に含まれる。
【図面の簡単な説明】
【００２６】
本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
【図１】図１は、コンピュータシステムアーキテクチャの機能ブロック図である。
【図２】図２は、メモリ回路バンクのブロック図である。
【図３】図３は、本発明のバースト読出順序付けを行うアーキテクチャを示す簡略化されたブロック図である。
【図４Ａ】図４Ａは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ４部におけるアドレッシングを示す。
【図４Ｂ】図４Ｂは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ８部におけるアドレッシングを示す。
【図４Ｃ】図４Ｃは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ１６部におけるアドレッシングを示す。
【図５】図５は、本発明が適用されたコンピュータシステムを示す簡略化されたブロック図である。
【０００１】
本発明は、メモリデバイスに関しており、さらに詳細には、メモリデバイスから情報を読み出し、メモリデバイスに情報を書き込む方法及び回路に関する。
【技術背景の説明】
【０００２】
コンピュータの設計者は、より高速なメモリデバイスを絶えず求めており、このようなメモリデバイスによって、より高速なコンピュータが設計可能になる。読出又は書込データ転送のように、プロセッサとメモリ回路間でデータを転送するのに要する時間は、コンピュータの動作速度を著しく制限する。一般的に、ダイナミックランダムアクセスメモリ(ＤＲＡＭｓ)、同期ダイナミックランダムアクセスメモリ(ＳＤＲＡＭｓ)、フラッシュメモリ等のようなメモリデバイスは、１又は２以上のアレイに並べられた多数のメモリセルを含んでいる。各アレイは、行及び列で構成される。各メモリセルは、プロセッサが１ビットのデータを格納し、取り出すロケーションを与える。１ビットのデータは、メモリビット、又はｍビットとしばしば称される。プロセッサは、メモリセル内のデータにより速くアクセス可能になるにつれて、そのデータを用いてより速く計算を行い又はプログラムを実行できる。
【０００３】
図１は、一般的なコンピュータシステムのアーキテクチャの概要を示している。中央処理ユニット(ＣＰＵ)、即ちプロセッサ(10)は、プロセッサバス(12)に接続され、プロセッサバス(12)は、システムコントローラ、即ちメモリコントローラ(14)に接続される。メモリコントローラ(14)は、拡張バス(16)に接続される。メモリコントローラ(14)は、プロセッサ(10)とメモリデバイス(18)間のインターフェイス回路構成として機能する。プロセッサ(10)はコマンド及びアドレスを発し、それらは、メモリコントローラ(14)で受け取られて転送される。メモリデバイス(18)に向けて、メモリコントローラ(14)は、複数のコマンドライン(20)に転送コマンド信号を、複数のアドレスライン(22)に転送アドレスを与える。これらコマンド信号は、当該技術分野ではよく知られており、ＤＲＡＭの場合、ＲＡＳ(行アドレスストローブ)(row address strobe)、ＣＡＳ(列アドレスストローブ)(column address strobe)、ＷＥ(ライトイネーブル)(write enable)、ＯＥ(出力イネーブル)(output enable)を含んでいる。また、クロック信号は、ＣＬＫライン(24)に与えられる。プロセッサより発せされるコマンド及びアドレスに応じて、データは、データパスライン(26)を通じて、コントローラ(14)とメモリ(18)間で転送される。
【０００４】
一般的に、メモリ(18)は、複数のメモリランク(memory rank)(27)を具えている。図２にそれらの代表的な一つを示す。この例にて、メモリランク(27)は、６４ビットシステム用に構成されており、８個の８ビットメモリ回路(28(0)-28(7))を有している。コマンド信号ＲＡＳ、ＣＡＳ及びＷＥは、ランク(27)の全てのメモリ回路に与えられる。ランクをさらに有するメモリ(18)(図１)では、各ランクに別個のＣＳコマンド信号が与えられる。故に、コマンド信号ＣＳは、ランク特定(rank-specific)コマンド信号としばしば称される。アドレスバス(22)は、ランク(27)における全てのメモリ回路(28(0)-28(7))と、他の全てのランク(図示せず)における他の全てのメモリ回路(図示せず)とに接続されている。故に、アドレスバス(22)は、グローバルに接続されているとしばしば称される。
【０００５】
同期ＤＲＡＭ(ＳＤＲＡＭ)は、内部動作によって、ある範囲のアドレスに高速で連続アクセスが可能なメモリデバイスである。一般的なＳＤＲＡＭでは、１００Ｍｂｙｔｅｓ/ｓｅｃの又はより速い読出/書込レートが可能である。このような速度を得るために、ＳＤＲＡＭの読出し/書込みは、バーストモードで行われる。バーストモードは、アドレスアクセスモードの一つであり、同じ行アドレスを有するデータが、２、４、又は８ビットワードのブロックで、連続的に読み出され又は書き込まれる。さらに、ブロックのこのようなワードへのアクセスは、単に、ブロックの開始アドレスを与えることによってなされる。その後、ＳＤＲＡＭでは、シーケンシャル又はインタリーブである動作モードに従って、残りのアドレスが自動的に生成される。動作モードは、ＣＰＵからのアドレスシーケンスで定められる。シーケンシャルモードでは、各バーストアドレスシーケンス方法のアドレスは、バースト開始アドレスと内部カウンタの出力とを加えることによって生成される。インタリーブモードでは、アドレスは、バースト開始アドレスと内部カウンタの出力との排他的論理和で生成される。同様なラップ(wrap)モードが、読出及び書込動作の双方に用いられ、全ての列アドレスビットも読出及び書込動作の双方に用いられる。
【０００６】
クロック速度が２００ＭＨｚを超えて増加するにつれて(即ち、ＲＤＲＡＭ又はＳＬＤＲＡＭ)、ＤＲＡＭの核となる動作は、同じレートで増加しなかった。それ故に、ＤＲＡＭは、内部にて、４又は８ワードで読出し及び書込みを行い、そのワードを連続的に外部バスに出力していた。データワードの全グループが転送されている間、最下位の行アドレス(least significant column addresses)は、もはやＤＲＡＭに転送されなかった。
【０００７】
その解決策は、ＤＲＡＭをキャッシュフィルに調整できるので、コントローラからのデータをＤＲＡＭに書き込む場合によく機能する。しかしながら、読出しでは、データワードの完全なブロックが同時に転送されるので、コントローラにて、最もクリティカルなワード(most critical word)が常に最初に受け取られるとは限らず、それによって、システムに待ち時間が加わることになる。データワードのブロック転送をサポートする一方で、最もクリティカルなワードを最初にコントローラに届けるような、高クロックレートのＤＲＡＭメモリに対する要求が存在している。さらに、このような新しい特徴をサポートするような、メモリコントローラとＤＲＡＭ間の通信プロトコルに対する要求も存在している。
【本発明の概要】
【０００８】
本発明は、一つは読出し用であり、一つは書込み用である、２つの異なるタイプのアクセスを起こすことが可能なアドレッシングスキーム及び関連するハードウエアに関する。本発明に基づいて構成されるメモリデバイスは、複数のメモリセルアレイを具えている。周辺デバイスが設けられて、その複数のメモリデバイスから情報を読み出し、それらに情報を書き込む。周辺デバイスは、ある複数のアドレスビットに応じて、複数のアレイから受け取ったビットを順序付けるリオーダ回路(reorder circuit)と、読出動作の間、その複数のアドレスビットの幾つかを送るアドレスシーケンサとを具えている。
【０００９】
本発明の方法は、メモリデバイスから少なくとも１つのｎビットワードを出力する前に、あるアドレスビットの情報に基づいて、メモリアレイから出力されるｎビットワードブロックを再配列するステップを含んでいる。代表的な実施例では、その方法は、ＤＲＡＭにアクセスするために用いられ、バンクアドレス入力の値を用いてアレイバンクを選択するステップと、入力Ａ３−Ａｉ(ｉは最上位の列アドレス)に与えられた列アドレスを用いるステップと、入力Ａ０−Ａ２に与えられた列アドレスを用いて、読出アクセスのバースト順序を特定するステップと、書込アクセスの間、入力Ａ０−Ａ２に与えられた列アドレスを無視するステップとを具えている。従って、読出しでは、最上位の列アドレスビットで特定の８ビットバーストが特定される一方、最下位のビットＣＡ０−ＣＡ２は、最もクリティカルなワードと、そのクリティカルなワードの後のリードラップシーケンスとを特定する。書込みでは、バーストは、最上位の列アドレスで特定され、ＣＡ０−ＣＡ２は、０００と仮定されて「考慮しない」ビットとなる。他の実行スキームも可能である。
【００１０】
書込アクセスと異なる読出アクセスを有することで得られる重要な特徴は、クリティカルなワードがメモリコントローラで得られて、インタリーブされたバーストモードがサポートされる形態で表れる。一方、書込データはキャッシュにホールドされたデータから生成されるので、書込みは、最初のシーケンシャルバーストに基づいて簡単化される。本発明は、メモリコントローラにクリティカルなワードを最初に与えるので、システムの待ち時間が改善される。また、システムには、読出と書込コマンド間で行アドレスビットを再順序付けする必要がない。それら及び他の利点と利益は、以下に記載の好ましい実施例の記載から明らかになるであろう。
【好ましい実施例の説明】
【００１１】
図３は、本発明のバースト読出順序付けを行うことが可能なＤＲＡＭのアーキテクチャを簡略化して示すブロックダイアグラムである。ＤＲＡＭメモリデバイス(29)は、コマンドバス即ちコマンドライン、及びアドレスバス即ちアドレスラインに応答するコマンド/アドレス入力バッファ(30)を具えている。コマンドデコーダ及びシーケンサ(32)とアドレスシーケンサ(34)は、夫々コマンド/アドレス入力バッファ(30)に応答する。
【００１２】
バンクアドレスデコーダ(36)は、アドレスシーケンサ(34)に応答し、バンク制御ロジック(38)は、バンクアドレスデコーダ(36)に応答する。一連の行ラッチ/デコーダ/ドライバ(40)は、バンク制御ロジック(38)及びアドレスシーケンサ(34)に応答する。各メモリアレイ(42)に対応して、１個の行ラッチ/デコーダ/ドライバ(40)が与えられる。図３に示すように、バンク０乃至バンク７と符号が付された８個のメモリアレイがある。従って、バンク０乃至バンク７の何れか一つに夫々対応した８個の行ラッチ/デコーダ/ドライバ(40)がある。
【００１３】
列ラッチ/デコード回路(44)は、アドレスシーケンサ(34)に応答する。Ｉ/Ｏゲーティング回路(46)は、列ラッチ/デコード回路(44)に応答し、メモリアレイ(42)の各々にあるセンスアンプを制御する。コマンド/アドレス入力バッファ(30)、コマンドデコーダ及びシーケンサ(32)、アドレスシーケンサ(34)、バンクアドレスデコーダ(36)、バンク制御ロジック(38)、行ラッチ/デコーダ/ドライバ(40)、列ラッチデコード回路(44)及びＩ/Ｏゲーティング回路(46)は、コマンドバス及びアドレスバスに応答する第１の複数の周辺装置であると考えられる。第１の複数の周辺装置である先述の構成要素の記載は、現在における好ましい実施例を与えることを意図したものであり、本発明の範囲を列挙されたデバイスのみに限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、第１の複数の周辺デバイスを実施してよいことを理解するであろう。
【００１４】
書込動作又は読出動作の何れか一方にて、ＤＲＡＭ(29)は、複数のデータパッド(48)を介してアクセスされる。書込動作では、データパッド(48)のデータは、レジーバ(50)で受け取られて、入力レジスタ(52)に渡される。ライトバッファ(54)は、受け取ったデータを一時的に記憶し、そして、データは、ライトラッチ及びドライバ回路(56)に入力され、Ｉ/Ｏゲーティング回路(46)を通じてメモリアレイ(42)に入力される。
【００１５】
メモリアレイ(42)から読み出されるデータは、Ｉ/Ｏゲーティング回路(46)を通じてリードラッチ(58)に出力される。その情報は、リードラッチ(58)から、マルチプレクサ(ＭＵＸ)/リオーダ回路(60)に出力される。マルチプレクサ/リオーダ回路(60)は、ドライバ(62)を通じてデータをデータパッド(48)に出力する。レシーバ(50)、入力レジスタ(52)、ライトバッファ(54)、ライトラッチ及びドライバ回路(56)、ゲーティング回路(46)、リードラッチ(58)、マルチプレクサ/リオーダ回路(60)、ドライバ(62)は、データに応答する第２の複数の周辺デバイスを成している。第２の複数の周辺装置である上述の構成要素の記載は、現在における好ましい実施例を与えることを意図したものであり、本発明の範囲を列挙されたデバイスのみに限定することを意図したものではない。当該技術分野における通常の知識を有する者は、他のデバイスの組合せを用いて、第２の複数の周辺デバイスを実施してよいことを理解するであろう。
【００１６】
大まかに述べると、リオーダ回路(60)の目的は、メモリアレイ(42)から出力されるｎビットワードのブロックを、あるアドレスビットの情報に従って再順序付けすることである。図３に示すように、マルチプレクサ/リオーダ回路(60)の入力に８個の８ビットワードが与えられる。また、マルチプレクサ/リオーダ回路(60)は、列アドレスの３つの最下位ビット(ＣＡ０−ＣＡ２)も受け取る。それら３つの最下位ビットは、８個の８ビットワードのブロックにおける最もクリティカルなワードを特定し、最初に出力されるべきワードと、ラップが始まる位置とが特定される。即ち、読出しはクリティカルなワードで開始され、クリティカルなワードが、位置０のワード以外の如何なるワードであるならば、読出しは、位置７から位置０にラップアラウンド(wrap around)して完了する。
【００１７】
さらに詳細に述べると、本発明の好ましい実施例では、読出コマンドが受け取られると、バンクアドレス入力ＢＡ０及びＢＡ１(図示せず)の値は、メモリアレイ(42)の一つを選択する。そして、各アレイ(42)内の１又は複数の行を特定するアドレス情報が受け取られる。入力Ａ３乃至Ａｉに与えられるアドレスは、開始列のロケーションを選択する(ここで、ｉは、ｘ１６部(x16 part)について８、ｘ８部(x8 part)について９、ｘ４部(x4 part)について１０となる)。図３を参照すると、ｘ８部の入力Ａ０乃至Ａｉの値は、ＣＡ３−ＣＡ９となっている。最下位ビットの情報(ＣＡ０−ＣＡ２)は、マルチプレクサ/リオーダ回路(60)に入力される。それらの値は、入力Ａ０乃至Ａ２に与えられる。その情報は、マルチプレクサ/リオーダ回路(60)で最初に出力される最もクリティカルなワードを特定する。図４Ａ、図４Ｂ及び図４Ｃは、５１２メガビットｘ４部、ｘ８部、ｘ１６部についてのアドレッシングを夫々示している。
【００１８】
書込動作では、読出動作と同様な方法でバンクが特定される。同様にして、開始する列アドレスも、同様な方法で特定される。しかしながら、書込動作の間、入力Ａ０−Ａ２に与えられる信号は、無視されてローと仮定される。
【００１９】
本発明は、インタリーブされたバーストモードを読出しに組み込みことを可能にするアドレッシングスキームであり、クリティカルなワードがコントローラに与えられる一方で、書込みは開始シーケンシャルバーストに簡単化される。好ましい実施例では、ＤＲＡＭへのアクセスは、常に８ビットのバースト長でなされる。全ての書込バーストは、ＣＡ０＝０、ＣＡ１＝０及びＣＡ２＝０である開始ロケーションでインデックスされる。読出しでは、ＣＡ０、ＣＡ１及びＣＡ２は、ＤＲＡＭ(29)から読み出される最初のデータワードを指定する。残りの７つのデータワードは、表１に示すように読み出される。
【００２０】
表１−書込及び読出インタリーブシーケンス
【表１】
図５は、本発明が実施されるコンピュータシステム(110)の一例のブロック図である。コンピュータシステム(110)は、プロセッサ(112)、メモリサブシステム(114)、及び拡張バスコントローラ(116)を含んでいる。メモリサブシステム(114)及び拡張バスコントローラ(116)は、ローカルバス(118)を通じてプロセッサ(112)と結合されている。また、拡張バスコントローラ(116)は、少なくとも一つの拡張バス(120)と結合されており、拡張バス(120)には、大容量ストレージデバイス、キーボード、マウス、グラフィックアダプタ、及びマルチメディアアダプタのような種々の周辺デバイス(121-123)が接続されてよい。プロセッサ(112)及びメモリサブシステム(114)は、一つのチップに集積されてもよい。
【００２２】
メモリサブシステム(114)は、メモリコントローラ(124)を含んでおり、このメモリコントローラ(124)は、複数の信号ライン(129)(130)(129a)(130a)(129b)(130b)(129c)(130c)を通じて、複数のメモリモジュール(125)(126)と結合されている。複数のデータ信号ライン(129)(129a)(129b)(129c)は、メモリコントローラ(124)及びメモリモジュール(125)(126)で使用されて、データＤＡＴＡがやり取りされる。アドレスＡＤＤＲは、複数のアドレス信号ライン(132)に亘って送られる。クロック信号ＣＬＫは、クロックライン(133)に与えられ、コマンドＣＭＤは、複数のコマンド信号ライン(134)に亘って送られる。メモリモジュール(125)(126)は、複数のメモリデバイス(136-139)(136'-139')及びレジスタ(141)(141')を夫々含んでいる。各メモリデバイス(136-139)(136'-139')は、高速の同期メモリデバイスであってよい。２つのメモリモジュール(125)(126)と関連する信号ライン(129-129c)(130-130c)のみが、図５に示されているが、使用されるメモリモジュールの数は制限されないことに留意すべきである。
【００２３】
複数の信号ライン(129-129c)(130-130c)(132)(133)(134)は、メモリモジュール(125)(126)をメモリコントローラ(124)に結合しており、メモリバス(143)として知られている。メモリバス(143)は、公知のように、例えばチップ選択ラインのような別途の信号ラインを有してもよい。なお、別途の信号ラインは、簡単化のために図示されていない。メモリバス(143)に渡るメモリデバイス(136-139)(136'-139')の各列は、メモリランクとして知られている。通常、図５に示すようなシングルサイドのメモリモジュールは、１つのメモリランクを含んでいる。しかしながら、２つのメモリランクを含むダブルサイドメモリモジュールも使用されてよい。
【００２４】
読出データは、クロック信号ＣＬＫにシリアルに同期して出力される。クロック信号ＣＬＫは、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動されている。書込データは、クロック信号ＣＬＫにシリアルに同期して入力される。クロック信号ＣＬＫは、メモリコントローラ(141)(141')によって、複数のクロック信号ライン(130)(130a)(130b)(130c)に亘って駆動されている。コマンド及びアドレスも、クロック信号ＣＬＫを用いてクロックされる。クロック信号ＣＬＫは、メモリコントローラ(124)によって駆動されて、メモリモジュール(125)(126)のレジスタ(141)(141')を超えてターミネータ(148)に至る。コマンド、アドレス及びクロック信号ライン(134)(132)(133)は、メモリモジュール(125)(126)のレジスタ(141)(141')と夫々直接結合されている。それらの信号は、メモリモジュール(125)(126)のメモリデバイス(136-139)(136'-139')に送られる前に、レジスタ(141)(141')に、夫々一時的に記憶される。
【００２５】
本発明は、その好ましい実施例について説明されてきたが、当該技術分野の通常の知識を有する者は、多くの修正及び変更が可能であることを理解するであろう。このような修正及び変更は、特許請求の範囲のみに限定される本発明の範囲に含まれる。
【図面の簡単な説明】
【００２６】
本発明が容易に理解されて簡単に実施されるために、本発明は、限定ではなく説明を目的として、以下の図と共に説明される。
【図１】図１は、コンピュータシステムアーキテクチャの機能ブロック図である。
【図２】図２は、メモリ回路バンクのブロック図である。
【図３】図３は、本発明のバースト読出順序付けを行うアーキテクチャを示す簡略化されたブロック図である。
【図４Ａ】図４Ａは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ４部におけるアドレッシングを示す。
【図４Ｂ】図４Ｂは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ８部におけるアドレッシングを示す。
【図４Ｃ】図４Ｃは、クリティカルなワードについてラップ開始ロケーションを特定する５１２メガビットｘ１６部におけるアドレッシングを示す。
【図５】図５は、本発明が適用されたコンピュータシステムを示す簡略化されたブロック図である。
Claims (16)
- 複数のメモリセルアレイ(42)と、複数のメモリセルから情報を読み出し、これらに情報を書き込む周辺デバイス(30)(32)(34)(36)(38)(40)(44)(46)(50)(52)(54)(56)(58)(60)(62)とを具えており、
ある複数のアドレスビットに応じて、前記複数のメモリセルから受け取ったビットの順序付けをするリオーダ回路(60)と、
前記複数のアドレスビットの幾つかを、読出動作の間に前記リオーダ回路(60)に送るアドレスシーケンサ(34)と、を含むことを特徴とするメモリデバイス(29)。 - 前記アドレスシーケンサ(34)は、列アドレスの少なくとも最下位の２つのビットを送る、請求項１に記載のメモリデバイス(29)。
- 前記アドレスシーケンサ(34)は、書込動作の間、前記複数のアドレスビットの前記幾つかを無視する、請求項１に記載のメモリデバイス(29)。
- 前記リオーダ回路(60)は、前記複数のメモリセルアレイ(42)からｎビットワードのブロックを受け取り、前記複数のアドレスビットによって特定のｎビットワードを特定して、前記特定のｎビットワードを出力する、請求項１に記載のメモリデバイス(29)。
- 前記メモリデバイス(29)はＤＲＡＭを含む、請求項１に記載のメモリデバイス(29)。
- 前記アドレスシーケンサ(34)は、コマンドライン及びアドレスラインに応答する、請求項１に記載のメモリデバイス(29)。
- データパッドは、前記リオーダ回路(60)に応答する、請求項１に記載のメモリデバイス(29)。
- プロセッサ(112)と、前記プロセッサ(112)に応答するメモリコントローラ(124)と、前記プロセッサ(112)及び前記メモリコントローラ(124)を相互接続する第１バス(118)と、複数のメモリデバイス(136)(136')(137)(137')(138)(138')(139)(139')と、前記メモリコントローラ(124)及び前記複数のメモリデバイス(136)(136')(137)(137')(138)(138')(139)(139')を相互接続する第２バス(143)とを具えており、
各メモリデバイスは、複数のメモリセルアレイ(42)と、
コマンド及びアドレス信号に応答する第１の複数の周辺デバイス(30)(32)(34)(36)(38)(40)(44)(46)と、
データに応答する第２の複数の周辺デバイス(50)(52)(54)(56)(58)(60)(62)とを具えており、
前記第２の複数の周辺デバイスは、ある複数のアドレスビットに応答して、前記複数のアレイから受け取ったビットを順序付ける回路(60)を具えているシステム。 - 前記第１の複数の周辺デバイスは、列アドレスの少なくとも最下位の２つのビットを、読出動作の間に前記回路(60)に送る第２回路(34)を具える、請求項８に記載のシステム。
- 前記第２回路(34)は、書込動作の間、前記複数のアドレスビットの前記幾つかを無視する、請求項９に記載のシステム。
- 前記回路(60)は、前記複数のメモリセルアレイ(42)からｎビットワードのブロックを受け取り、前記複数のアドレスビットによって特定のｎビットワードを特定して、前記特定のｎビットワードを出力する、請求項８に記載のシステム。
- 前記複数のメモリデバイスは複数のＤＲＡＭを含む、請求項８に記載のシステム。
- メモリデバイスから少なくとも一つのｎビットワードを出力する前に、ある複数のアドレスビットの情報に基づいて、メモリアレイから出力されるｎビットワードのブロックを再順序付けするステップを含む方法。
- 列アドレスの最下位ビットの少なくとも２つを調べるステップをさらに含んでおり、
前記再順序付けするステップは、前記調べるステップに応答する、請求項１３に記載の方法。 - 行アドレスと、列アドレスのある複数のビットとに応答して、複数のメモリアレイからｎビットワードのブロックを出力するステップをさらに含んでおり、
前記再順序付けするステップは、列アドレスの他のある複数のビットに応答して、ｎビットワードのメモリデバイスからの出力順序を制御するステップを含む、請求項１３に記載の方法。 - 前記出力するステップは、バンクアドレス入力の値を用いてアレイバンクを選択するステップと、
入力Ａ３−Ａｉ(ｉは最大列アドレスである)に与えられる列アドレスを用いて、読出及び書込アクセスの一方について、開始列のロケーションを特定するステップと、
入力Ａ０−Ａ２に与えられる列アドレスを用いて、読出アクセスについてバースト順序を特定するステップと、
書込アクセスの間、入力Ａ０−Ａ２に与えられる列アドレスを無視するステップとをさらに具える、請求項１５に記載の方法。
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| US6779074B2 (en) * | 2001-07-13 | 2004-08-17 | Micron Technology, Inc. | Memory device having different burst order addressing for read and write operations |
| US6775759B2 (en) * | 2001-12-07 | 2004-08-10 | Micron Technology, Inc. | Sequential nibble burst ordering for data |
| US7054999B2 (en) * | 2002-08-02 | 2006-05-30 | Intel Corporation | High speed DRAM cache architecture |
| US7142461B2 (en) * | 2002-11-20 | 2006-11-28 | Micron Technology, Inc. | Active termination control though on module register |
| US20040194500A1 (en) * | 2003-04-03 | 2004-10-07 | Broadway Entertainment, Inc. | Article of jewelry |
| KR100612414B1 (ko) * | 2003-04-28 | 2006-08-16 | 삼성전자주식회사 | 영상 데이터 처리 시스템 및 영상 데이터 독출/기입 방법 |
| US6982892B2 (en) | 2003-05-08 | 2006-01-03 | Micron Technology, Inc. | Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules |
| US20050172091A1 (en) * | 2004-01-29 | 2005-08-04 | Rotithor Hemant G. | Method and an apparatus for interleaving read data return in a packetized interconnect to memory |
| US7916574B1 (en) * | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7519877B2 (en) | 2004-08-10 | 2009-04-14 | Micron Technology, Inc. | Memory with test mode output |
| US20060171233A1 (en) * | 2005-01-18 | 2006-08-03 | Khaled Fekih-Romdhane | Near pad ordering logic |
| US20060256793A1 (en) * | 2005-05-13 | 2006-11-16 | Freescale Semiconductor, Inc. | Efficient multi-bank buffer management scheme for non-aligned data |
| US8239637B2 (en) * | 2007-01-19 | 2012-08-07 | Spansion Llc | Byte mask command for memories |
| US8230154B2 (en) * | 2007-01-19 | 2012-07-24 | Spansion Llc | Fully associative banking for memory |
| GB2480191A (en) * | 2007-02-02 | 2011-11-09 | Ubiquisys Ltd | Determining the location of a base station |
| US8085801B2 (en) * | 2009-08-08 | 2011-12-27 | Hewlett-Packard Development Company, L.P. | Resource arbitration |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
| US8792294B2 (en) * | 2012-01-09 | 2014-07-29 | Mediatek Inc. | DRAM and access and operating method thereof |
| US9396109B2 (en) * | 2013-12-27 | 2016-07-19 | Qualcomm Incorporated | Method and apparatus for DRAM spatial coalescing within a single channel |
| US9792049B2 (en) * | 2014-02-24 | 2017-10-17 | Cypress Semiconductor Corporation | Memory subsystem with wrapped-to-continuous read |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3605150B2 (ja) | 1994-08-22 | 2004-12-22 | 株式会社アドバンテスト | アドレスパターン発生器 |
| US5513148A (en) * | 1994-12-01 | 1996-04-30 | Micron Technology Inc. | Synchronous NAND DRAM architecture |
| US5850368A (en) | 1995-06-01 | 1998-12-15 | Micron Technology, Inc. | Burst EDO memory address counter |
| US5966724A (en) | 1996-01-11 | 1999-10-12 | Micron Technology, Inc. | Synchronous memory device with dual page and burst mode operations |
| US5749086A (en) | 1996-02-29 | 1998-05-05 | Micron Technology, Inc. | Simplified clocked DRAM with a fast command input |
| US5784705A (en) | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
| US5917760A (en) | 1996-09-20 | 1999-06-29 | Sldram, Inc. | De-skewing data signals in a memory system |
| US5903496A (en) | 1997-06-25 | 1999-05-11 | Intel Corporation | Synchronous page-mode non-volatile memory with burst order circuitry |
| US6640266B2 (en) * | 2000-03-24 | 2003-10-28 | Cypress Semiconductor Corp. | Method and device for performing write operations to synchronous burst memory |
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