JP2987111B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明はサファイア基板を
用いた半導体装置、特にサファイア基板を用いた発光ダ
イオード素子や集積回路等の半導体装置及びその製造方
法に関する。
用いた半導体装置、特にサファイア基板を用いた発光ダ
イオード素子や集積回路等の半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】近年、ＧａＮ、Ｉｎx Ｇａ1-x Ｎ、Ｇａ
x Ａｌ1-x Ｎといった、窒化ガリウム（ＧａＮ）系 III
−Ｖ族化合物半導体が、青色ＬＥＤや青色レーザーダイ
オード（ＬＤ）の材料として、注目されている。このＧ
ａＮ系化合物半導体を使うことによって、ある程度の発
光強度の青色素子を得ることが可能となってきた。これ
らのＧａＮ系化合物半導体を使った青色発光素子は基板
としてサファイア基板を用いており、例えば、特開平４
−３２１２８０号公報その他に幾つかの提案がされてい
る。図６に、このような従来のＬＥＤの基本構造の一例
を示す。すなわち、青色発光素子２は、サファイヤ基板
１００の上にバッファ層２０１を介して積層されたｎ型
ＧａＮ半導体層２０２、ｐ型ＧａＮ半導体層２０３から
なっている。これらｎ型ＧａＮ半導体層２０２、ｐ型Ｇ
ａＮ半導体層２０３間のｐｎ接合領域に、キャリアを注
入することによって発光を行うことができる。
x Ａｌ1-x Ｎといった、窒化ガリウム（ＧａＮ）系 III
−Ｖ族化合物半導体が、青色ＬＥＤや青色レーザーダイ
オード（ＬＤ）の材料として、注目されている。このＧ
ａＮ系化合物半導体を使うことによって、ある程度の発
光強度の青色素子を得ることが可能となってきた。これ
らのＧａＮ系化合物半導体を使った青色発光素子は基板
としてサファイア基板を用いており、例えば、特開平４
−３２１２８０号公報その他に幾つかの提案がされてい
る。図６に、このような従来のＬＥＤの基本構造の一例
を示す。すなわち、青色発光素子２は、サファイヤ基板
１００の上にバッファ層２０１を介して積層されたｎ型
ＧａＮ半導体層２０２、ｐ型ＧａＮ半導体層２０３から
なっている。これらｎ型ＧａＮ半導体層２０２、ｐ型Ｇ
ａＮ半導体層２０３間のｐｎ接合領域に、キャリアを注
入することによって発光を行うことができる。
【０００３】このような青色発光素子を製造するには、
所定のサファイヤ基板１００を用意し、このサファイア
基板１００をＭＯ−ＣＶＤ法等の反応室（成長室）内に
セットし、サファイア基板１００の上にＧａＮの半導体
の各層２０１，２０２，２０３を積層していく。その
後、その積層基板を反応室から取り出して、適当な大き
さに切り分けて個々のチップに分離する。最後に、その
チップをワイヤーフレームに接続し、必要な配線やモー
ルディング等を行って製品にする。
所定のサファイヤ基板１００を用意し、このサファイア
基板１００をＭＯ−ＣＶＤ法等の反応室（成長室）内に
セットし、サファイア基板１００の上にＧａＮの半導体
の各層２０１，２０２，２０３を積層していく。その
後、その積層基板を反応室から取り出して、適当な大き
さに切り分けて個々のチップに分離する。最後に、その
チップをワイヤーフレームに接続し、必要な配線やモー
ルディング等を行って製品にする。
【０００４】一方、近年の半導体集積回路、特にキガビ
ット時代に突入を開始したダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）技術における高集積化には著しい
ものがある。しかし、集積度の進展にともない、ＤＲＡ
Ｍのメモリセル面積は益々減少する傾向にあり、自然界
に存在するアルファ線により引き起こされる記憶内容の
消失、すなわち、いわゆるソフトエラーを防ぐためのセ
ル容量の確保が難しくなっている。そこで、図７に示す
ようなサファイア基板上の単結晶シリコン膜上に半導体
素子を作ることが行われている。シリコンの結晶格子間
隔をサファイアの格子間隔と整合することが可能であ
り、良質なシリコン膜が得られるからである。図７に示
すいわゆるＳＯＳ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈ
ｉｒｅ）素子は、微細化が容易でかつ高速動作が可能で
あり、高性能素子として有望である。つまり、ＳＯＳ素
子は、サファイア基板の上に形成された単結晶Ｓｉ層を
活性領域として作成されている構造のため、この活性領
域中のトランジスタ等の素子が完全に分離され、さらに
は集積回路等を作成した場合に、基板との結合容量が少
なく、ＣＭＯＳにおけるラッチアップの抑制も可能であ
る等の利点が期待されているからである。また同時にＳ
ＯＳ素子はアルファ線により発生する電子・正孔対を、
サファイア基板上の薄い単結晶シリコン膜内に制限する
ことができるためＤＲＡＭセル等におけるソフトエラー
耐性は飛躍的に向上する。図７はＳＯＳ構造のＤＲＡＭ
セルを示す図で、サファイア基板１００の上にエピタキ
シャル成長したシリコン膜３０３中に形成されたｎ+ ソ
ース領域３０６の上部にはコンタクト電極４０８を介し
てデータ線（ビット線）４０９が形成さされている。
又、ｎ+ ドレイン領域３０６の上部にはコンタクト電極
４１０を介して蓄積電極４０５、容量絶縁膜４０６、対
向電極４０７が形成されている。又、ｎ+ ソース領域３
０６とｎ+ ドレイン領域３０６との間のチャンネル領域
とシリコン膜３０３の上部にはゲート酸化膜３０４を介
してポリシリコン等のゲート電極３０５が形成され、こ
のゲート電極３０５は同時にＤＲＡＭのワード線として
機能する。
ット時代に突入を開始したダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）技術における高集積化には著しい
ものがある。しかし、集積度の進展にともない、ＤＲＡ
Ｍのメモリセル面積は益々減少する傾向にあり、自然界
に存在するアルファ線により引き起こされる記憶内容の
消失、すなわち、いわゆるソフトエラーを防ぐためのセ
ル容量の確保が難しくなっている。そこで、図７に示す
ようなサファイア基板上の単結晶シリコン膜上に半導体
素子を作ることが行われている。シリコンの結晶格子間
隔をサファイアの格子間隔と整合することが可能であ
り、良質なシリコン膜が得られるからである。図７に示
すいわゆるＳＯＳ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｓａｐｐｈ
ｉｒｅ）素子は、微細化が容易でかつ高速動作が可能で
あり、高性能素子として有望である。つまり、ＳＯＳ素
子は、サファイア基板の上に形成された単結晶Ｓｉ層を
活性領域として作成されている構造のため、この活性領
域中のトランジスタ等の素子が完全に分離され、さらに
は集積回路等を作成した場合に、基板との結合容量が少
なく、ＣＭＯＳにおけるラッチアップの抑制も可能であ
る等の利点が期待されているからである。また同時にＳ
ＯＳ素子はアルファ線により発生する電子・正孔対を、
サファイア基板上の薄い単結晶シリコン膜内に制限する
ことができるためＤＲＡＭセル等におけるソフトエラー
耐性は飛躍的に向上する。図７はＳＯＳ構造のＤＲＡＭ
セルを示す図で、サファイア基板１００の上にエピタキ
シャル成長したシリコン膜３０３中に形成されたｎ+ ソ
ース領域３０６の上部にはコンタクト電極４０８を介し
てデータ線（ビット線）４０９が形成さされている。
又、ｎ+ ドレイン領域３０６の上部にはコンタクト電極
４１０を介して蓄積電極４０５、容量絶縁膜４０６、対
向電極４０７が形成されている。又、ｎ+ ソース領域３
０６とｎ+ ドレイン領域３０６との間のチャンネル領域
とシリコン膜３０３の上部にはゲート酸化膜３０４を介
してポリシリコン等のゲート電極３０５が形成され、こ
のゲート電極３０５は同時にＤＲＡＭのワード線として
機能する。
【０００５】
【発明が解決しようとする課題】このような従来のサフ
ァイア基板を用いたＬＥＤやＳＯＳ−ＤＲＡＭ等の半導
体装置では、サファイヤ基板の硬度はかなり大きいた
め、半導体層が積層された状態でのカットは非常に困難
であった。通常、ダイアモンドカッターで切り分ける
が、それでもサファイヤ基板は予め非常に薄く、例えば
厚くとも２５０μｍ以下、場合によっては１００μｍ程
度まで、研磨しておく必要があった。しかし、このよう
な薄さまで研磨することは機械的強度等の点で非常に困
難であり、発光素子の発光層やＤＲＡＭのスイッチング
トランジスタのチャンネル領域となる成長層に歪を与え
る心配がある。さらに硬度の高い基板を薄く研磨するこ
とは、かなりの処理時間を必要とするという現実的な問
題があった。従って、生産コストがかさむことになり、
量産を行う場合の１つの障害となっていた。
ァイア基板を用いたＬＥＤやＳＯＳ−ＤＲＡＭ等の半導
体装置では、サファイヤ基板の硬度はかなり大きいた
め、半導体層が積層された状態でのカットは非常に困難
であった。通常、ダイアモンドカッターで切り分ける
が、それでもサファイヤ基板は予め非常に薄く、例えば
厚くとも２５０μｍ以下、場合によっては１００μｍ程
度まで、研磨しておく必要があった。しかし、このよう
な薄さまで研磨することは機械的強度等の点で非常に困
難であり、発光素子の発光層やＤＲＡＭのスイッチング
トランジスタのチャンネル領域となる成長層に歪を与え
る心配がある。さらに硬度の高い基板を薄く研磨するこ
とは、かなりの処理時間を必要とするという現実的な問
題があった。従って、生産コストがかさむことになり、
量産を行う場合の１つの障害となっていた。
【０００６】上記問題点に鑑み、本発明は、製作の容易
なサファイア基板を用いた半導体装置及びその製造方法
を提供することを目的とする。
なサファイア基板を用いた半導体装置及びその製造方法
を提供することを目的とする。
【０００７】本発明の他の目的は、歩留まりのよいＬＥ
Ｄ等の発光素子あるいはＳＯＳ−ＤＲＡＭなどの集積回
路及びその製造方法を提供することである。
Ｄ等の発光素子あるいはＳＯＳ−ＤＲＡＭなどの集積回
路及びその製造方法を提供することである。
【０００８】本発明の更に他の目的は、量産に適した発
光素子やＳＯＳ集積回路等の半導体装置及びその製造方
法を提供することである。
光素子やＳＯＳ集積回路等の半導体装置及びその製造方
法を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するめた
めに、本発明はサファイア基板上に形成されたＬＥＤや
ＳＯＳ−ＤＲＡＭ等の半導体装置であって、このサファ
イア基板の表面粗さを所定の平坦度、すなわちプローブ
（Ｐｒｏｂｅ）法で測定した場合において３０ｎｍ以下
の凹凸となる平坦度に相当するまで仕上げてあることを
特徴とする。プローブ法とは、たとえば直径０．６〜１
μｍφのタングステン針（プローブ）を触針として、試
料の表面の凹凸を測定する方法をいう。
めに、本発明はサファイア基板上に形成されたＬＥＤや
ＳＯＳ−ＤＲＡＭ等の半導体装置であって、このサファ
イア基板の表面粗さを所定の平坦度、すなわちプローブ
（Ｐｒｏｂｅ）法で測定した場合において３０ｎｍ以下
の凹凸となる平坦度に相当するまで仕上げてあることを
特徴とする。プローブ法とは、たとえば直径０．６〜１
μｍφのタングステン針（プローブ）を触針として、試
料の表面の凹凸を測定する方法をいう。
【００１０】すなわち本発明の半導体装置は図１および
図５に例示するようにサファイア基板１００の上に形成
された第１導電型の半導体単結晶層１０１，１０２，１
０３，あるいは３０３と、この半導体単結晶層の上部に
形成された第２導電型の半導体領域１０５，１０６，又
はこの半導体単結晶層の内部に形成された第２導電型の
半導体領域３０６とから少なとも構成される半導体装置
であって、サファイア基板１００の表面粗さが、上記平
坦度であることを特徴とする。
図５に例示するようにサファイア基板１００の上に形成
された第１導電型の半導体単結晶層１０１，１０２，１
０３，あるいは３０３と、この半導体単結晶層の上部に
形成された第２導電型の半導体領域１０５，１０６，又
はこの半導体単結晶層の内部に形成された第２導電型の
半導体領域３０６とから少なとも構成される半導体装置
であって、サファイア基板１００の表面粗さが、上記平
坦度であることを特徴とする。
【００１１】より具体的に説明するために、図１に示す
青色発光ダイオードを例に説明すれば、以下のようであ
る。すなわち、本発明の一例としての青色発光ダイオー
ドは、第１導電型を持つ窒化ガリウム（ＧａＮ）系半導
体から成る第１のクラッド層と、実質的に真性なＧａＮ
系半導体から成る活性層と、第１導電型とは反対の第２
導電型のＧａＮ系半導体から成る第２のクラッド層が、
サファイヤ基板上に積層されたダブルヘテロ構造（ＤＨ
構造）のＬＥＤで、前記サファイヤ基板の表面粗さは、
プローブ法で３０ｎｍ以下となっていることを特徴とす
る。第１導電型とはたとえばｎ型を言い、第２導電型と
はｎ型とは反対のｐ型を言うが、ｎ型とｐ型を逆にして
もよい。
青色発光ダイオードを例に説明すれば、以下のようであ
る。すなわち、本発明の一例としての青色発光ダイオー
ドは、第１導電型を持つ窒化ガリウム（ＧａＮ）系半導
体から成る第１のクラッド層と、実質的に真性なＧａＮ
系半導体から成る活性層と、第１導電型とは反対の第２
導電型のＧａＮ系半導体から成る第２のクラッド層が、
サファイヤ基板上に積層されたダブルヘテロ構造（ＤＨ
構造）のＬＥＤで、前記サファイヤ基板の表面粗さは、
プローブ法で３０ｎｍ以下となっていることを特徴とす
る。第１導電型とはたとえばｎ型を言い、第２導電型と
はｎ型とは反対のｐ型を言うが、ｎ型とｐ型を逆にして
もよい。
【００１２】又、本発明による半導体装置の製造方法を
発光ダイオードを例に説明すれば、第１導電型の窒化ガ
リウム系半導体から成るバッファ層と、第１導電型の窒
化ガリウム系半導体から成る第１のクラッド層と、実質
的に真正な窒化ガリウム系半導体から成る活性層と、第
１導電型とは反対の第２導電型の窒化ガリウム系半導体
から成る第２のクラッド層を、この順番でサファイア基
板上に連続的に積層し、前記サファイア基板を、表面が
滑らかになるように所定の厚さに至るまで研磨すること
を特徴とする。具体的にはその透過率が６０％以上にな
るまで研磨し、その後複数のチップに切り分けて製造さ
れる。この研磨は２６０μｍ〜４００μｍ程度の厚さで
終了すればよく、あまり薄くする必要はない。
発光ダイオードを例に説明すれば、第１導電型の窒化ガ
リウム系半導体から成るバッファ層と、第１導電型の窒
化ガリウム系半導体から成る第１のクラッド層と、実質
的に真正な窒化ガリウム系半導体から成る活性層と、第
１導電型とは反対の第２導電型の窒化ガリウム系半導体
から成る第２のクラッド層を、この順番でサファイア基
板上に連続的に積層し、前記サファイア基板を、表面が
滑らかになるように所定の厚さに至るまで研磨すること
を特徴とする。具体的にはその透過率が６０％以上にな
るまで研磨し、その後複数のチップに切り分けて製造さ
れる。この研磨は２６０μｍ〜４００μｍ程度の厚さで
終了すればよく、あまり薄くする必要はない。
【００１３】以上のような構成により、本発明の半導体
装置は、サファイア基板が厚くても、容易に切り分ける
ことができる。その為、サファイア基板の研磨は、非常
に簡略化される。また活性層やチャネル領域に歪が加わ
ることもない。
装置は、サファイア基板が厚くても、容易に切り分ける
ことができる。その為、サファイア基板の研磨は、非常
に簡略化される。また活性層やチャネル領域に歪が加わ
ることもない。
【００１４】従って、製品としての半導体装置の歩留ま
りは大幅に向上する。
りは大幅に向上する。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の第１の実施の形態
に係る窒化ガリウム（ＧａＮ）系化合物半導体青色発光
ダイオードの断面図である。本発明のＧａＮ系化合物半
導体青色発光ダイオード１は、サファイヤ基板１００の
上に、ＧａＮ系半導体から成るバッファ層１０１、ｎ型
のＧａＮ系半導体からなるｎ型コンタクト層１０２が形
成され、その上に、ｎ型のＧａＮ系半導体から成る第１
のクラッド層１０３、ＧａＮ系半導体から成る活性層１
０４、ｐ型のＧａＮ系半導体から成る第２のクラッド層
１０５、ｐ型のＧａＮ系半導体から成るｐ型コンタクト
層１０６及びｎ型半導体コンタクト層１０２に接続した
ｎ型電極１０８と第２のクラッド層１０５に接続したｐ
側電極１０７が形成されている。ｎ側電極１０８はｐ型
コンタクト層１０６，第２のクラッド層（ｐ型クラッド
層）１０５，活性層１０４，第２のクラッド層（ｎ型ク
ラッド層）１０３をエッチングして形成した溝部の底部
に形成されている。
施の形態を説明する。図１は本発明の第１の実施の形態
に係る窒化ガリウム（ＧａＮ）系化合物半導体青色発光
ダイオードの断面図である。本発明のＧａＮ系化合物半
導体青色発光ダイオード１は、サファイヤ基板１００の
上に、ＧａＮ系半導体から成るバッファ層１０１、ｎ型
のＧａＮ系半導体からなるｎ型コンタクト層１０２が形
成され、その上に、ｎ型のＧａＮ系半導体から成る第１
のクラッド層１０３、ＧａＮ系半導体から成る活性層１
０４、ｐ型のＧａＮ系半導体から成る第２のクラッド層
１０５、ｐ型のＧａＮ系半導体から成るｐ型コンタクト
層１０６及びｎ型半導体コンタクト層１０２に接続した
ｎ型電極１０８と第２のクラッド層１０５に接続したｐ
側電極１０７が形成されている。ｎ側電極１０８はｐ型
コンタクト層１０６，第２のクラッド層（ｐ型クラッド
層）１０５，活性層１０４，第２のクラッド層（ｎ型ク
ラッド層）１０３をエッチングして形成した溝部の底部
に形成されている。
【００１６】本発明では、ＧａＮ系半導体として、Ｉｎ
x Ａｌx Ｇａ1-x-y Ｎ化合物半導体を用いた。これは、
その組成ｘ，ｙを調整することで、広範囲の青色発光を
実現することができる。以下に具体的な組成の例を記載
する。ここで、組成ｘ，ｙは、０≦ｘ≦１、０≦ｙ≦１
と、ｘ＋ｙ＝１を満たしている。ＧａＮ系半導体から成
るバッファ層１０１は、ｎ型のＧａＮ系半導体からなる
ｎ型コンタクト層１０２と、サファイヤ基板１００との
格子間の不整合を緩和するものである。ＩｎxＡｌy Ｇ
ａ1-x-y Ｎの各パラメータの値は、例えば、０≦ｘ≦
１、０≦ｙ≦１，好ましくは、０≦ｘ≦０．５、０≦ｙ
≦０．５に選ばれる。ｎ型半導体コンタクト層１０２
は、ｎ側電極１０８へのコンタクト面を設けるためのも
のである。Ｉｎx Ａｌy Ｇａ1-x-y Ｎの各パラメータの
値は、ｎ型コンタクト層１０２の場合、例えば、０≦ｘ
≦１、０≦ｙ≦１好ましくは、０≦ｘ≦０．３、０≦ｙ
≦０．３に選ばれる。やはり、ｎ型とするために、シリ
コン（Ｓｉ）やセレン（Ｓｅ）といった不純物が添加さ
れているが、その不純物密度は、６×１０18ｃｍ-3であ
る。ｎ型クラッド層（第１のクラッド層）１０３は、発
光領域を形成するｐｉｎ接合のｎ側を構成する。ｎ型ク
ラッド層１０３のＩｎx Ａｌy Ｇａ1-x-y Ｎの各パラメ
ータの値は、発光させたい波長によって適宜調整される
が、例えば、０≦ｘ≦１、０≦ｙ≦１好ましくは、０≦
ｘ≦０．３、０．１≦ｙ≦１に選ばれる。又、やはり、
ｎ型とするために、ＳｉやＳｅといった不純物が添加さ
れているが、その不純物密度は、３×１０18ｃｍ-3であ
る。
x Ａｌx Ｇａ1-x-y Ｎ化合物半導体を用いた。これは、
その組成ｘ，ｙを調整することで、広範囲の青色発光を
実現することができる。以下に具体的な組成の例を記載
する。ここで、組成ｘ，ｙは、０≦ｘ≦１、０≦ｙ≦１
と、ｘ＋ｙ＝１を満たしている。ＧａＮ系半導体から成
るバッファ層１０１は、ｎ型のＧａＮ系半導体からなる
ｎ型コンタクト層１０２と、サファイヤ基板１００との
格子間の不整合を緩和するものである。ＩｎxＡｌy Ｇ
ａ1-x-y Ｎの各パラメータの値は、例えば、０≦ｘ≦
１、０≦ｙ≦１，好ましくは、０≦ｘ≦０．５、０≦ｙ
≦０．５に選ばれる。ｎ型半導体コンタクト層１０２
は、ｎ側電極１０８へのコンタクト面を設けるためのも
のである。Ｉｎx Ａｌy Ｇａ1-x-y Ｎの各パラメータの
値は、ｎ型コンタクト層１０２の場合、例えば、０≦ｘ
≦１、０≦ｙ≦１好ましくは、０≦ｘ≦０．３、０≦ｙ
≦０．３に選ばれる。やはり、ｎ型とするために、シリ
コン（Ｓｉ）やセレン（Ｓｅ）といった不純物が添加さ
れているが、その不純物密度は、６×１０18ｃｍ-3であ
る。ｎ型クラッド層（第１のクラッド層）１０３は、発
光領域を形成するｐｉｎ接合のｎ側を構成する。ｎ型ク
ラッド層１０３のＩｎx Ａｌy Ｇａ1-x-y Ｎの各パラメ
ータの値は、発光させたい波長によって適宜調整される
が、例えば、０≦ｘ≦１、０≦ｙ≦１好ましくは、０≦
ｘ≦０．３、０．１≦ｙ≦１に選ばれる。又、やはり、
ｎ型とするために、ＳｉやＳｅといった不純物が添加さ
れているが、その不純物密度は、３×１０18ｃｍ-3であ
る。
【００１７】ＧａＮ系半導体から成る活性層１０４は、
発光領域の中心となる領域を形成する実質的に真性な半
導体の層である。活性層１０４のＩｎx Ａｌy Ｇａ
1-x-y Ｎの各パラメータの値は、発光させたい波長によ
って適宜調整されるが、例えば、０≦ｘ≦１、０≦ｙ≦
１好ましくは、０≦ｘ≦０．５、０≦ｙ≦０．６に選ば
れる。ｐ型のＧａＮ系半導体から成る第２のクラッド層
（ｐ型クラッド層）１０５は、発光領域を形成するｐｉ
ｎ接合のｐ側を構成する。ｐ型クラッド層１０５のＩｎ
x Ａｌy Ｇａ1-x-y Ｎの各パラメータの値は、ｎ型クラ
ッド層１０３及び活性層１０４との関係で、発光させた
い波長によって適宜調整されるが、例えば、０≦ｘ≦
０、０≦ｙ≦１好ましくは、０≦ｘ≦０．３、０．１≦
ｙ≦１．０に選ばれる。又、ｐ型とするために、マグネ
シューム（Ｍｇ）、ベリリューム（Ｂｅ）、亜鉛（Ｚ
ｎ）といった不純物が添加されている。不純物密度は、
３×１０18ｃｍ-3である。ｐ型のＧａＮ系半導体から成
るｐ型コンタクト層１０６は、電極１０７へのコンタク
ト面を設けるためのものである。ｐ型コンタクト層１０
６のＩｎx Ａｌy Ｇａ1-x-y Ｎの各パラメータの値は、
例えば、０≦ｘ≦１、０≦ｙ≦１好ましくは、０≦ｘ≦
０．３、０≦ｙ≦０．３に選ばれる。又、ｐ型とするた
めに、やはりＭｇ、Ｂｅ、Ｚｎといった不純物が添加さ
れている。不純物密度は、６×１０18ｃｍ-3である。
発光領域の中心となる領域を形成する実質的に真性な半
導体の層である。活性層１０４のＩｎx Ａｌy Ｇａ
1-x-y Ｎの各パラメータの値は、発光させたい波長によ
って適宜調整されるが、例えば、０≦ｘ≦１、０≦ｙ≦
１好ましくは、０≦ｘ≦０．５、０≦ｙ≦０．６に選ば
れる。ｐ型のＧａＮ系半導体から成る第２のクラッド層
（ｐ型クラッド層）１０５は、発光領域を形成するｐｉ
ｎ接合のｐ側を構成する。ｐ型クラッド層１０５のＩｎ
x Ａｌy Ｇａ1-x-y Ｎの各パラメータの値は、ｎ型クラ
ッド層１０３及び活性層１０４との関係で、発光させた
い波長によって適宜調整されるが、例えば、０≦ｘ≦
０、０≦ｙ≦１好ましくは、０≦ｘ≦０．３、０．１≦
ｙ≦１．０に選ばれる。又、ｐ型とするために、マグネ
シューム（Ｍｇ）、ベリリューム（Ｂｅ）、亜鉛（Ｚ
ｎ）といった不純物が添加されている。不純物密度は、
３×１０18ｃｍ-3である。ｐ型のＧａＮ系半導体から成
るｐ型コンタクト層１０６は、電極１０７へのコンタク
ト面を設けるためのものである。ｐ型コンタクト層１０
６のＩｎx Ａｌy Ｇａ1-x-y Ｎの各パラメータの値は、
例えば、０≦ｘ≦１、０≦ｙ≦１好ましくは、０≦ｘ≦
０．３、０≦ｙ≦０．３に選ばれる。又、ｐ型とするた
めに、やはりＭｇ、Ｂｅ、Ｚｎといった不純物が添加さ
れている。不純物密度は、６×１０18ｃｍ-3である。
【００１８】ｐ側電極１０７は、ＧａＮ系半導体から成
る活性層１０４の発光にたいして透明な電極である。具
体的には、ＩＴＯ（インジューム・ティン・オキサイ
ド）のような金属と酸素の化合物から形成されるが、Ａ
ｌ、Ｎｉ等の金属を十分薄く形成してもよい。ｎ側電極
１０８は、もう一方の電極であるが、特に透明である必
要はない。例えばＴｉ，Ａｕ，Ｎｉ等の金属で形成して
もよい。
る活性層１０４の発光にたいして透明な電極である。具
体的には、ＩＴＯ（インジューム・ティン・オキサイ
ド）のような金属と酸素の化合物から形成されるが、Ａ
ｌ、Ｎｉ等の金属を十分薄く形成してもよい。ｎ側電極
１０８は、もう一方の電極であるが、特に透明である必
要はない。例えばＴｉ，Ａｕ，Ｎｉ等の金属で形成して
もよい。
【００１９】以上の設定では、Ｉｎx Ａｌy Ｇａ1-x-y
Ｎの各組成ｘ，ｙの値は、ｎ型クラッド層１０３及びｐ
型クラッド層１０５のバンドギャップが、活性層１０４
のバンドギャップよりも大きくなるよう決められてい
る。このようにすることによって、ＧａＮ系半導体から
成る活性層１０４へ注入されるキャリアの量を多くし、
発光強度を更に向上させることができる。
Ｎの各組成ｘ，ｙの値は、ｎ型クラッド層１０３及びｐ
型クラッド層１０５のバンドギャップが、活性層１０４
のバンドギャップよりも大きくなるよう決められてい
る。このようにすることによって、ＧａＮ系半導体から
成る活性層１０４へ注入されるキャリアの量を多くし、
発光強度を更に向上させることができる。
【００２０】次に青色ＬＥＤの製造方法を２（ａ）〜
（ｄ）および図３を用いて説明する。
（ｄ）および図３を用いて説明する。
【００２１】（ａ）まず所定の厚みのサファイア基板１
００上にＭＯＣＶＤ法等を用いて図２（ａ）に示すよう
にｎ−Ｉｎx Ａｌy Ｇａ1-x-y Ｎバッファ層１０１、ｎ
−Ｉｎx Ａｌy Ｇａ1-x-y Ｎコンタクト層１０２、ｎ−
Ｉｎx Ａｌy Ｇａ1-x-y Ｎクラッド層１０３，ノンドー
プＩｎx Ａｌy Ｇａ1-x-y Ｎ活性層１０４，ｐ−Ｉｎx
Ａｌy Ｇａ1-x-y Ｎクラッド層１０５，ｐ−Ｉｎx Ａｌ
y Ｇａ1-x-y Ｎコンタクト層１０６を連続的に積層す
る。常圧ＭＯ−ＣＶＤ法で成長する場合は反応ガスとし
て、例えば、Ｇａ（ＣＨ3 ）3 、Ｉｎ（ＣＨ3 ）3 ，Ａ
ｌ（ＣＨ3 ）3 及びＮＨ3 を用い、水素や窒素からなる
キャリアガスとともに導入すればよい。成長圧力は、常
圧ＭＯＣＶＤ法では当然ながら１気圧（約１００ｋＰ
ａ）である。減圧ＭＯＣＶＤ法で成長しても良いことは
勿論である。このようにして、バッファ層１０１〜コン
タクト層１０６までのＧａＮ系半導体連続成長を行う。
その際、反応ガスの各々の成分比率を切り替えて、各層
の組成比を調節すればよい。又、不純物を添加するため
には、適宜ＳｉＨ4 やＣＰ2 Ｍg 等を導入すればよい。
００上にＭＯＣＶＤ法等を用いて図２（ａ）に示すよう
にｎ−Ｉｎx Ａｌy Ｇａ1-x-y Ｎバッファ層１０１、ｎ
−Ｉｎx Ａｌy Ｇａ1-x-y Ｎコンタクト層１０２、ｎ−
Ｉｎx Ａｌy Ｇａ1-x-y Ｎクラッド層１０３，ノンドー
プＩｎx Ａｌy Ｇａ1-x-y Ｎ活性層１０４，ｐ−Ｉｎx
Ａｌy Ｇａ1-x-y Ｎクラッド層１０５，ｐ−Ｉｎx Ａｌ
y Ｇａ1-x-y Ｎコンタクト層１０６を連続的に積層す
る。常圧ＭＯ−ＣＶＤ法で成長する場合は反応ガスとし
て、例えば、Ｇａ（ＣＨ3 ）3 、Ｉｎ（ＣＨ3 ）3 ，Ａ
ｌ（ＣＨ3 ）3 及びＮＨ3 を用い、水素や窒素からなる
キャリアガスとともに導入すればよい。成長圧力は、常
圧ＭＯＣＶＤ法では当然ながら１気圧（約１００ｋＰ
ａ）である。減圧ＭＯＣＶＤ法で成長しても良いことは
勿論である。このようにして、バッファ層１０１〜コン
タクト層１０６までのＧａＮ系半導体連続成長を行う。
その際、反応ガスの各々の成分比率を切り替えて、各層
の組成比を調節すればよい。又、不純物を添加するため
には、適宜ＳｉＨ4 やＣＰ2 Ｍg 等を導入すればよい。
【００２２】（ｂ）次に、その上部にバッファ層１０１
〜コンタクト層１０６が連続的に堆積したサファイア基
板１００をＣＶＤ炉から取り出し、Ｕ溝エッチングの準
備をする。すなわち、ｐ−Ｉｎx Ａｌy Ｇａ1-x-y Ｎコ
ンタクト層１０６の上部にスパッタリング法又はＣＶＤ
法を用いてエッチングマスクとして用いる酸化膜（Ｓｉ
Ｏ2 膜）を形成する。そして所定のフォトリソグラフィ
技術により酸化膜の上にフォトレジストのパターンを形
成し、酸化膜を選択的にエッチングする。
〜コンタクト層１０６が連続的に堆積したサファイア基
板１００をＣＶＤ炉から取り出し、Ｕ溝エッチングの準
備をする。すなわち、ｐ−Ｉｎx Ａｌy Ｇａ1-x-y Ｎコ
ンタクト層１０６の上部にスパッタリング法又はＣＶＤ
法を用いてエッチングマスクとして用いる酸化膜（Ｓｉ
Ｏ2 膜）を形成する。そして所定のフォトリソグラフィ
技術により酸化膜の上にフォトレジストのパターンを形
成し、酸化膜を選択的にエッチングする。
【００２３】（ｃ）酸化膜エッチングに用いたフォトレ
ジストを残留し、フォトレジストおよびＳｉＯ2 膜から
なるエッチング用マスクを用いてｐ型コンタクト層１０
６、ｐ型クラッド層１０５、ノンドープ活性層１０４、
ｎ型クラッド層１０３をエッチングし、図２（ｂ）に示
すようなＵ溝１１８を形成し、Ｕ溝１１８の底部にｎ型
コンタクト層１０２を露出させる。ｎ型コンタクト層１
０２の一部をさらにエッチングしてもよい。
ジストを残留し、フォトレジストおよびＳｉＯ2 膜から
なるエッチング用マスクを用いてｐ型コンタクト層１０
６、ｐ型クラッド層１０５、ノンドープ活性層１０４、
ｎ型クラッド層１０３をエッチングし、図２（ｂ）に示
すようなＵ溝１１８を形成し、Ｕ溝１１８の底部にｎ型
コンタクト層１０２を露出させる。ｎ型コンタクト層１
０２の一部をさらにエッチングしてもよい。
【００２４】（ｄ）エッチング用マスク材を除去後、基
板を洗浄し、所定のスライトエッチング等を行ない、Ｉ
ＴＯ膜等の透明電極材料からなるｐ型電極１０７をｐ型
コンタクト層１０６の上に形成する。ｐ側電極１０７は
いわゆるリフトオフ法を用いてＩＴＯ膜等を図２（ｂ）
に示すようにパターニングする。ＩＴＯ膜はスパッタリ
ング又はＣＶＤ法等で堆積すればよい。
板を洗浄し、所定のスライトエッチング等を行ない、Ｉ
ＴＯ膜等の透明電極材料からなるｐ型電極１０７をｐ型
コンタクト層１０６の上に形成する。ｐ側電極１０７は
いわゆるリフトオフ法を用いてＩＴＯ膜等を図２（ｂ）
に示すようにパターニングする。ＩＴＯ膜はスパッタリ
ング又はＣＶＤ法等で堆積すればよい。
【００２５】（ｅ）次に基板を洗浄し、スパッタリング
法又は真空蒸着法によりＴｉ，Ａｌ，Ｎｉ等のｎ側電極
１０８用の金属材料を全面に堆積する。そしてフォトリ
ソグラフィ法、あるいはリフトオフ法を用いてＵ溝１１
８の底部に図２（ｂ）に示すようにｐ側電極１０８のパ
ターンニングを行う。リフトオフ法の場合は、金属薄膜
の堆積前にフォトレジストパターンを形成することはも
ちろんである。
法又は真空蒸着法によりＴｉ，Ａｌ，Ｎｉ等のｎ側電極
１０８用の金属材料を全面に堆積する。そしてフォトリ
ソグラフィ法、あるいはリフトオフ法を用いてＵ溝１１
８の底部に図２（ｂ）に示すようにｐ側電極１０８のパ
ターンニングを行う。リフトオフ法の場合は、金属薄膜
の堆積前にフォトレジストパターンを形成することはも
ちろんである。
【００２６】（ｆ）次に積層体１０１〜１０６の表面を
保護してワックス１４を用いサファイア基板１００を図
２（ｃ），（ｄ）に示すように所定の研磨治具１３に取
り付け、サファイア基板１００の表面が所定の滑らかさ
に達するまで研磨する。なお、サファイア基板の研磨に
ついては、後述する。
保護してワックス１４を用いサファイア基板１００を図
２（ｃ），（ｄ）に示すように所定の研磨治具１３に取
り付け、サファイア基板１００の表面が所定の滑らかさ
に達するまで研磨する。なお、サファイア基板の研磨に
ついては、後述する。
【００２７】（ｇ）このようにして、青色発光素子の基
本構造が完成した後、ダイヤモンドカッターで適当な大
きさに切り分けて多数のチップを得る。そしてこれらの
チップを所定のステムにマウントし、ワイヤボンディン
グ後モールディングすれば本発明の青色ＬＥＤが完成す
る。
本構造が完成した後、ダイヤモンドカッターで適当な大
きさに切り分けて多数のチップを得る。そしてこれらの
チップを所定のステムにマウントし、ワイヤボンディン
グ後モールディングすれば本発明の青色ＬＥＤが完成す
る。
【００２８】以下においてサファイア基板１００の研磨
について説明する。本発明ではサファイア基板１００の
研磨をその厚みが２６０μｍ以上、例えば２８０μｍか
ら４００μｍ程度までで研磨を終える。従来技術におい
てはこのままでは、ダイアモンドカッターを使ってもう
まくカットできないことは当業者の周知のことである
が、本発明者は試行錯誤の末、本発明の所定の表面処理
を行うことによって、このような厚いサファイア基板１
００であっても、楽にカットを行うことができる条件を
求めたのである。すなわち、表面を光学的に非常に滑ら
かにすることによって、厚いサファイア基板であっても
カットが容易となるのである。
について説明する。本発明ではサファイア基板１００の
研磨をその厚みが２６０μｍ以上、例えば２８０μｍか
ら４００μｍ程度までで研磨を終える。従来技術におい
てはこのままでは、ダイアモンドカッターを使ってもう
まくカットできないことは当業者の周知のことである
が、本発明者は試行錯誤の末、本発明の所定の表面処理
を行うことによって、このような厚いサファイア基板１
００であっても、楽にカットを行うことができる条件を
求めたのである。すなわち、表面を光学的に非常に滑ら
かにすることによって、厚いサファイア基板であっても
カットが容易となるのである。
【００２９】その方法を図２（ｃ），（ｄ）および図３
を参照して説明する。先ず、図３に示すようにガラス基
板１１に布１２を敷き、その上に水を流し研磨剤を置
く。研磨剤の粒子粗さは２０００番から４０００番程度
である。一方、図２（ｃ），（ｄ）に示すようにＧａＮ
系半導体の積層体の形成された面を上にしてサファイア
基板１００を、回転可能なホルダ１３に固定する。そし
て、ホルダ１３上のサファイア基板１００の下面を回転
させながら研磨剤に押し当てて研磨を行う。
を参照して説明する。先ず、図３に示すようにガラス基
板１１に布１２を敷き、その上に水を流し研磨剤を置
く。研磨剤の粒子粗さは２０００番から４０００番程度
である。一方、図２（ｃ），（ｄ）に示すようにＧａＮ
系半導体の積層体の形成された面を上にしてサファイア
基板１００を、回転可能なホルダ１３に固定する。そし
て、ホルダ１３上のサファイア基板１００の下面を回転
させながら研磨剤に押し当てて研磨を行う。
【００３０】このような研磨を、表面粗さが、プローブ
（Ｐｒｏｂｅ）法で測定した場合に３０ｎｍ以下好まし
くは１０ｎｍ以下相当になるまで行う。プローブ法は触
針（探針）を用いた表面の凹凸測定手段のことで、たと
えば商品名「アルフアステップ」，又は「タリステッ
プ」等の装置を用いればよい。実際にはプローブ法を使
わなくても、この表面の滑らかさは、基板の透過率で判
断することができる。すなわち、表面の滑らかさと、光
の透過率には一定の関係があることを本発明者は見い出
したので、この事実を用いる。具体的には、基板の研磨
後の透過率が６０％より小さい場合は表面粗さが大きす
ぎ、チップの切り分けがうまくいかず、歩留まりが低下
することを用いる。すなわち研磨後の透過率が６０％以
上となるように研磨すればよい。図４に、基板の透過率
と、チップの歩留まりとの関係を示す。図４から分かる
ように、本発明において、チップ化工程の歩留まりを良
くするには、透過率６０％以上、好ましくは７０％以上
になるまで研磨を行うことが好ましいことがわかる。図
４に示す事実は、サファイア基板表面の微細なクラック
等を除去し、表面を十分になめらかにしておけば、サフ
ァイア基板が厚くてもダイヤモンドカッターによるカッ
ティングが高い歩留まりを得ることができることを示す
ものである。
（Ｐｒｏｂｅ）法で測定した場合に３０ｎｍ以下好まし
くは１０ｎｍ以下相当になるまで行う。プローブ法は触
針（探針）を用いた表面の凹凸測定手段のことで、たと
えば商品名「アルフアステップ」，又は「タリステッ
プ」等の装置を用いればよい。実際にはプローブ法を使
わなくても、この表面の滑らかさは、基板の透過率で判
断することができる。すなわち、表面の滑らかさと、光
の透過率には一定の関係があることを本発明者は見い出
したので、この事実を用いる。具体的には、基板の研磨
後の透過率が６０％より小さい場合は表面粗さが大きす
ぎ、チップの切り分けがうまくいかず、歩留まりが低下
することを用いる。すなわち研磨後の透過率が６０％以
上となるように研磨すればよい。図４に、基板の透過率
と、チップの歩留まりとの関係を示す。図４から分かる
ように、本発明において、チップ化工程の歩留まりを良
くするには、透過率６０％以上、好ましくは７０％以上
になるまで研磨を行うことが好ましいことがわかる。図
４に示す事実は、サファイア基板表面の微細なクラック
等を除去し、表面を十分になめらかにしておけば、サフ
ァイア基板が厚くてもダイヤモンドカッターによるカッ
ティングが高い歩留まりを得ることができることを示す
ものである。
【００３１】以上説明したように、本発明によるＧａＮ
系化合物半導体青色発光素子は、研磨は短時間でよいの
で製造工程が非常に簡略となる。特にサファイア基板を
薄くすることなく、一定の厚さを保ったまま、光学的に
滑らかにすればサファイア基板を所定の、チップに切り
分けることが容易となり、量産にも適している。従っ
て、本発明の製造方法によれば製品としてのＧａＮ系青
色発光素子の歩留まりは大幅に向上する。
系化合物半導体青色発光素子は、研磨は短時間でよいの
で製造工程が非常に簡略となる。特にサファイア基板を
薄くすることなく、一定の厚さを保ったまま、光学的に
滑らかにすればサファイア基板を所定の、チップに切り
分けることが容易となり、量産にも適している。従っ
て、本発明の製造方法によれば製品としてのＧａＮ系青
色発光素子の歩留まりは大幅に向上する。
【００３２】以上の説明では青色発光ダイオードついて
説明したが、本発明はサファイア基板を用いる半導体装
置ならば適用可能であり、赤色、黄色、赤外の発光ダイ
オードや半導体レーザーでもよい。またサファイア基板
を用いたｐｉｎフォトダイオード等の光検出器にも適用
可能である。
説明したが、本発明はサファイア基板を用いる半導体装
置ならば適用可能であり、赤色、黄色、赤外の発光ダイ
オードや半導体レーザーでもよい。またサファイア基板
を用いたｐｉｎフォトダイオード等の光検出器にも適用
可能である。
【００３３】図５は本発明の第２の実施の形態に係るＳ
ＯＳ−ＤＲＡＭの概略断面図である。すなわち、本発明
は第１の実施の形態に示した発光素子に限らず、図５に
示すようなＤＲＡＭ等のＳＯＳ集積回路に用いてもよ
い。図５に示す本発明のＳＯＳ−ＤＲＡＭは厚さ２６０
μｍ〜４００μｍのサファイア基板の上にエピタキシャ
ル成長した厚さ０．５〜３μｍのシリコン薄膜３０３中
にスイッチングトランジスタを構成するｎ+ ソース領域
３０６、ｎ+ ドレイン領域３０６が形成されている。こ
のｎ+ ソース領域３０６の上部にはコンタクト電極（プ
ラグ）４０８を介してデータ線（ビット線）４０９が形
成されている。また、ｎ+ ドレイン領域３０６の上部に
はコンタクト電極４１０を介して蓄積電極４０５、絶縁
膜４０６、対向電極（プレート電極）４０７が形成され
ている。又、ｎ+ ソース領域３０６とｎ+ ドレイン領域
３０６との間がスイッチングトランジスタのチャンネル
領域となるシリコン膜３０３である。このチャンネル領
域３０３の上部にはゲート酸化膜３０４を介してポリシ
リコン等のスイッチングトランジスタのゲート電極３０
５が形成されている。ゲート電極３０５は同時にＤＲＡ
Ｍのワード線として機能する。サファイア基板として
（１０１２）面を選べば、このサファイア基板１００の
上に良好な結晶性を有したシリコン（１００）面が成長
する。図５に示すＳＯＳ−ＤＲＡＭはサファイア基板１
００の表面粗さをプローブ法で測定して３０ｎｍ以下の
凹凸に相当するように滑らかにしてあるので、その後の
ダイヤモンドカッターによるチップの切り出しの歩留り
が極めて高い。したがって図５に示すＳＯＳ−ＤＲＡＭ
はラッチアップ耐性に強く、浮遊容量も小さく、高速、
低消費電力動作が可能である。チップの切り出しの歩留
りが高いので量産に適している。またサファイア基板を
薄くしたことによるチャネル領域３０３に対する歪もな
く、低いリーク電流であり、保持特性にもすぐれてい
る。
ＯＳ−ＤＲＡＭの概略断面図である。すなわち、本発明
は第１の実施の形態に示した発光素子に限らず、図５に
示すようなＤＲＡＭ等のＳＯＳ集積回路に用いてもよ
い。図５に示す本発明のＳＯＳ−ＤＲＡＭは厚さ２６０
μｍ〜４００μｍのサファイア基板の上にエピタキシャ
ル成長した厚さ０．５〜３μｍのシリコン薄膜３０３中
にスイッチングトランジスタを構成するｎ+ ソース領域
３０６、ｎ+ ドレイン領域３０６が形成されている。こ
のｎ+ ソース領域３０６の上部にはコンタクト電極（プ
ラグ）４０８を介してデータ線（ビット線）４０９が形
成されている。また、ｎ+ ドレイン領域３０６の上部に
はコンタクト電極４１０を介して蓄積電極４０５、絶縁
膜４０６、対向電極（プレート電極）４０７が形成され
ている。又、ｎ+ ソース領域３０６とｎ+ ドレイン領域
３０６との間がスイッチングトランジスタのチャンネル
領域となるシリコン膜３０３である。このチャンネル領
域３０３の上部にはゲート酸化膜３０４を介してポリシ
リコン等のスイッチングトランジスタのゲート電極３０
５が形成されている。ゲート電極３０５は同時にＤＲＡ
Ｍのワード線として機能する。サファイア基板として
（１０１２）面を選べば、このサファイア基板１００の
上に良好な結晶性を有したシリコン（１００）面が成長
する。図５に示すＳＯＳ−ＤＲＡＭはサファイア基板１
００の表面粗さをプローブ法で測定して３０ｎｍ以下の
凹凸に相当するように滑らかにしてあるので、その後の
ダイヤモンドカッターによるチップの切り出しの歩留り
が極めて高い。したがって図５に示すＳＯＳ−ＤＲＡＭ
はラッチアップ耐性に強く、浮遊容量も小さく、高速、
低消費電力動作が可能である。チップの切り出しの歩留
りが高いので量産に適している。またサファイア基板を
薄くしたことによるチャネル領域３０３に対する歪もな
く、低いリーク電流であり、保持特性にもすぐれてい
る。
【００３４】
【発明の効果】従って、本発明による半導体装置ではサ
ファイア基板の研磨工程が短時間でよいので製造工程が
非常に簡略化され、生産コストが低減する。
ファイア基板の研磨工程が短時間でよいので製造工程が
非常に簡略化され、生産コストが低減する。
【００３５】又、特にサファイア基板を薄くする必要が
ないので、機械的にも安定で、ストレス、ストレイン等
の影響も心配する必要がない。このため、組み立て工程
の歩留りが高くサファイア基板から、容易に切り分ける
ことができ。従って、製品として高い発光効率や低いリ
ーク電流といった高性能が保証されると同時にその製造
歩留まりは大幅に向上する。
ないので、機械的にも安定で、ストレス、ストレイン等
の影響も心配する必要がない。このため、組み立て工程
の歩留りが高くサファイア基板から、容易に切り分ける
ことができ。従って、製品として高い発光効率や低いリ
ーク電流といった高性能が保証されると同時にその製造
歩留まりは大幅に向上する。
【図１】本発明の第１実施の形態に係る窒化ガリウム
（ＧａＮ）系化合物半導体青色発光ダイオード（ＬＥ
Ｄ）の半導体チップの層構造を示す断面図である。
（ＧａＮ）系化合物半導体青色発光ダイオード（ＬＥ
Ｄ）の半導体チップの層構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る青色ＬＥＤの
製造方法を示す説明図である。
製造方法を示す説明図である。
【図３】本発明の第１の実施の形態に係る青色ＬＬＥＤ
の研磨方法を説明する図である。
の研磨方法を説明する図である。
【図４】本発明の第１の実施の形態に係る青色ＬＥＤの
歩留まりと、サファイア基板の透過率の関係を示す図で
ある。
歩留まりと、サファイア基板の透過率の関係を示す図で
ある。
【図５】本発明の第２の実施の形態に係るＳＯＳ−ＤＲ
ＡＭの断面図である。
ＡＭの断面図である。
【図６】従来の青色ＬＥＤの半導体チップの層構造を示
す断面図である。
す断面図である。
【図７】従来のＳＯＳ−ＤＲＡＭの断面図である。
１，２ 窒化ガリウム（ＧａＮ）系化合物半導体青色発
光ダイオードの半導体チップ １１ ガラス基板 １２ 布 １３ 研磨治具 １４ ワックス １００ サファイア基板 １０１ ＧａＮ系ｎ型半導体バッファ層 １０２ ＧａＮ系ｎ型半導体コンタクト層 １０３ ＧａＮ系ｎ型半導体層 １０４ ＧａＮ系ｎ型半導体活性層 １０５ ＧａＮ系ｐ型半導体層 １０６ ＧａＮ系ｐ型半導体コンタクト層 １０７，１０８，２０４，２０５ 電極 ３０３ チャンネル領域 ３０４ ゲート酸化膜 ３０５ ワード線 ３０６ ｎ+ ソース／ドレイン領域 ４０５ 蓄積電極 ４０６ 絶縁膜 ４０７ 対向電極（プレート電極） ４０８ コンタクト電極（プラグ） ４０９ データ線（ビット線）
光ダイオードの半導体チップ １１ ガラス基板 １２ 布 １３ 研磨治具 １４ ワックス １００ サファイア基板 １０１ ＧａＮ系ｎ型半導体バッファ層 １０２ ＧａＮ系ｎ型半導体コンタクト層 １０３ ＧａＮ系ｎ型半導体層 １０４ ＧａＮ系ｎ型半導体活性層 １０５ ＧａＮ系ｐ型半導体層 １０６ ＧａＮ系ｐ型半導体コンタクト層 １０７，１０８，２０４，２０５ 電極 ３０３ チャンネル領域 ３０４ ゲート酸化膜 ３０５ ワード線 ３０６ ｎ+ ソース／ドレイン領域 ４０５ 蓄積電極 ４０６ 絶縁膜 ４０７ 対向電極（プレート電極） ４０８ コンタクト電極（プラグ） ４０９ データ線（ビット線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 33/00 H01L 21/304
Claims (16)
- 【請求項１】 サファイア基板と、該サファイア基板の
上部に形成された第１導電型の半導体単結晶層と、該第
１導電型の半導体単結晶層の上部又は内部に設けられた
第２導電型の半導体領域とを少なくとも具備し、 該サファイア基板の表面粗さは、プローブ法で１０ｎｍ
以下の凹凸に相当する表面粗さを有していることを特徴
とする半導体装置。 - 【請求項２】 前記第２導電型の半導体領域は複数個あ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２導電型の半導体領域はＭＯＳト
ランジスタのソース領域およびドレイン領域であり、該
ソース領域とドレイン領域の間の前記第１の半導体単結
晶層が該ＭＯＳトランジスタのチャネル領域であること
を特徴とする請求項２記載の半導体装置。 - 【請求項４】 サファイア基板の厚みは２６０μｍ〜４
００μｍであることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 サファイア基板と、該サファイア基板の
上部に形成された第１導電型の化合物半導体から成る第
１のクラッド層と、該クラッド層の上部に形成された実
質的に真性な化合物半導体から成る活性層と、該活性層
の上部に形成された該第１導電型とは反対の第２導電型
の化合物半導体から成る第２のクラッド層とを少なくと
も具備し、 該サファイア基板の表面粗さはプローブ法で１０ｎｍ以
下の凹凸に相当する表面粗さである特徴とする半導体装
置。 - 【請求項６】 前記サファイア基板の厚みは２６０μｍ
以上である特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記サファイア基板と前記第１導電型ク
ラッド層の間にさらに第１導電型の化合物半導体から成
るバッファ層を具備することを特徴とする請求項５記載
の半導体装置。 - 【請求項８】 前記サファイア基板の透過率は６０％以
上であることを特徴とする請求項５記載の半導体装置。 - 【請求項９】 前記第１のクラッド層，活性層、第２の
クラッド層を構成する各化合物半導体は III−Ｖ族化合
物半導体であることを特徴とする請求項５記載の半導体
装置。 - 【請求項１０】 III−Ｖ族化合物半導体は窒化ガリウ
ム系化合物半導体であることを特徴とする請求項９記載
の半導体装置。 - 【請求項１１】 前記窒化ガリウム系化合物半導体はＩ
ｎx Ａｌy Ｇａ1-x- y Ｎであることを特徴とする請求項
１０記載の半導体装置。 - 【請求項１２】 前記Ｉｎx Ａｌy Ｇａ1-x-y Ｎの各組
成ｘ，ｙの値は、前記第１のクラッド層については、０
≦Ｘ≦０．３、０．１≦ｙ≦１、前記活性層について
は、０≦ｘ≦０．６、０≦ｙ≦０．５、前記第２のクラ
ッド層については、０≦ｘ≦０．３、０．１≦ｙ≦１．
０であることを特徴とする請求項１１記載の半導体装
置。 - 【請求項１３】 次の各工程を少なくとも含むことを特
徴とする半導体装置の製造方法。 （イ）第１導電型の窒化ガリウム系半導体から成るバッ
ファ層と、第１導電型の窒化ガリウム系半導体から成る
第１のクラッド層と、実質的に真性な窒化ガリウム系半
導体からなる活性層と、第１導電型とは反対の第２導電
型の窒化ガリウム系半導体から成る第２のクラッド層
を、サファイア基板上に積層する工程 （ロ）該サファイア基板を、その透過率６０％以上にな
るまで研磨する工程 （ハ）該サファイア基板を切断し複数のチップに切り分
ける工程 - 【請求項１４】 前記研磨はサファイア基板の研磨後の
厚みが、２６０μｍ以上となるように研磨することを特
徴とする請求項１３記載の半導体装置の製造方法。 - 【請求項１５】 前記研磨はサファイア基板の表面粗さ
は、プローブ法での測定において１０ｎｍ以下相当とな
る表面粗さまで研磨することを特徴とする請求項１３記
載の半導体装置の製造方法。 - 【請求項１６】 前記窒化ガリウム系半導体はＩｎx Ａ
ｌy Ｇａ1-x-y Ｎであり、各組成ｘ，ｙの値は、前記バ
ッファ層については、０≦Ｘ≦０．５、０．５≦ｙ≦
１、前記第１のクラッド層については、０≦ｘ≦０．
３、０．１≦ｙ≦１、前記活性層については、０≦ｘ≦
０．６、０≦ｙ≦０．５、前記第２のクラッド層につい
ては、０≦ｘ≦０．３、０．１≦ｙ≦１．０であること
を特徴とする請求項１３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23051296A JP2987111B2 (ja) | 1995-08-31 | 1996-08-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-223989 | 1995-08-31 | ||
| JP22398995 | 1995-08-31 | ||
| JP23051296A JP2987111B2 (ja) | 1995-08-31 | 1996-08-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129928A JPH09129928A (ja) | 1997-05-16 |
| JP2987111B2 true JP2987111B2 (ja) | 1999-12-06 |
Family
ID=26525788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23051296A Expired - Lifetime JP2987111B2 (ja) | 1995-08-31 | 1996-08-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987111B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10032959B2 (en) | 2001-10-26 | 2018-07-24 | Lg Innotek Co., Ltd. | Diode having vertical structure |
| US10147841B2 (en) | 2001-07-17 | 2018-12-04 | Lg Innotek Co., Ltd. | Diode having high brightness and method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326477B2 (en) | 2003-09-23 | 2008-02-05 | Saint-Gobain Ceramics & Plastics, Inc. | Spinel boules, wafers, and methods for fabricating same |
| US7045223B2 (en) | 2003-09-23 | 2006-05-16 | Saint-Gobain Ceramics & Plastics, Inc. | Spinel articles and methods for forming same |
| JP4583060B2 (ja) * | 2004-03-26 | 2010-11-17 | 京セラ株式会社 | 単結晶サファイア基板の製造方法および窒化物半導体発光素子の製造方法 |
| JP4753628B2 (ja) * | 2004-06-11 | 2011-08-24 | 昭和電工株式会社 | 化合物半導体素子ウェハーの製造方法 |
| US7919815B1 (en) | 2005-02-24 | 2011-04-05 | Saint-Gobain Ceramics & Plastics, Inc. | Spinel wafers and methods of preparation |
| US8740670B2 (en) | 2006-12-28 | 2014-06-03 | Saint-Gobain Ceramics & Plastics, Inc. | Sapphire substrates and methods of making same |
| KR101715024B1 (ko) * | 2006-12-28 | 2017-03-10 | 생-고뱅 세라믹스 앤드 플라스틱스, 인코포레이티드 | 사파이어 기판 |
| JP2010045262A (ja) * | 2008-08-15 | 2010-02-25 | Showa Denko Kk | 半導体発光素子の製造方法 |
| JP2010056366A (ja) * | 2008-08-29 | 2010-03-11 | Showa Denko Kk | ウェーハの研削装置及び半導体発光素子の製造方法 |
-
1996
- 1996-08-30 JP JP23051296A patent/JP2987111B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10147841B2 (en) | 2001-07-17 | 2018-12-04 | Lg Innotek Co., Ltd. | Diode having high brightness and method thereof |
| US10553744B2 (en) | 2001-07-17 | 2020-02-04 | Lg Innotek Co., Ltd. | Diode having high brightness and method thereof |
| US10032959B2 (en) | 2001-10-26 | 2018-07-24 | Lg Innotek Co., Ltd. | Diode having vertical structure |
| US10326055B2 (en) | 2001-10-26 | 2019-06-18 | Lg Innotek Co., Ltd. | Diode having vertical structure |
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| Publication number | Publication date |
|---|---|
| JPH09129928A (ja) | 1997-05-16 |
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