JP2982738B2 - セラミック・チップサイズパッケージの構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置を搭載す
る容器に関し、特にセラミックを用いたチップサイズパ
ッケージの構造に関する。
る容器に関し、特にセラミックを用いたチップサイズパ
ッケージの構造に関する。
【０００２】
【従来の技術】従来のチップサイズパッケージ技術につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【０００３】図１０は、第１の従来技術として、特開平
７−３２１２４４号公報に記載の構成の一例を示す断面
図である。図１０を参照して、ＬＳＩ８上の電極部にバ
ンプ１１を搭載する。パッケージは、フィルムキャリア
１０上にＴＡＢリード１０−１、樹脂ダム１０−３を設
け、パッケージ外周部のＴＡＢリード上に半田ボール６
を接続する構造を有する。ＬＳＩへの搭載は、フィルム
キャリア下部の不図示の接着層にてＬＳＩ８とフィルム
キャリア１０を接続する。その際、ＴＡＢリード先端
（最内周部）は、バンプと電気的に接続される構造を有
する。ＬＳＩにパッケージを搭載した後、樹脂ダム１０
−３の内側に樹脂を流し、硬化させる。
７−３２１２４４号公報に記載の構成の一例を示す断面
図である。図１０を参照して、ＬＳＩ８上の電極部にバ
ンプ１１を搭載する。パッケージは、フィルムキャリア
１０上にＴＡＢリード１０−１、樹脂ダム１０−３を設
け、パッケージ外周部のＴＡＢリード上に半田ボール６
を接続する構造を有する。ＬＳＩへの搭載は、フィルム
キャリア下部の不図示の接着層にてＬＳＩ８とフィルム
キャリア１０を接続する。その際、ＴＡＢリード先端
（最内周部）は、バンプと電気的に接続される構造を有
する。ＬＳＩにパッケージを搭載した後、樹脂ダム１０
−３の内側に樹脂を流し、硬化させる。
【０００４】図１１は、第２の従来技術として、上記特
開平７−３２１２４４号公報に記載の構成を示す断面図
である。図１１を参照すると、この第２の従来技術は、
概ね図１０と構造は同じである。相違する点は、ＬＳＩ
８との接続を、バンプではなくボンディングワイヤー５
で行っていることである。
開平７−３２１２４４号公報に記載の構成を示す断面図
である。図１１を参照すると、この第２の従来技術は、
概ね図１０と構造は同じである。相違する点は、ＬＳＩ
８との接続を、バンプではなくボンディングワイヤー５
で行っていることである。
【０００５】図１２は、第３の従来技術の外観を示す斜
視図である。図１２を参照して、この第３の従来技術
は、平面的にはＬＳＩ８を同寸のフィルムキャリア１０
を備えている。核（重要な点）は、絶縁フィルム１０−
２であり、下部（ＬＳＩ８と接続する側）に接着層１０
−６を配し、またフィルムキャリア１０上部は周囲に電
極リード１０−１、中央部にランド１０−８を設け、両
者は配線１０−７によって電気的に接続されている構造
を有する。ＬＳＩ８の電極パッド８−１と対向する部位
にはビアホール１０−５が形成されている。このビアホ
ール１０−５は電極リード１０−１と電気的に接続され
ており、且つ電極パッド８−１側は接着層１０−６から
僅かに飛び出す構造をとる。
視図である。図１２を参照して、この第３の従来技術
は、平面的にはＬＳＩ８を同寸のフィルムキャリア１０
を備えている。核（重要な点）は、絶縁フィルム１０−
２であり、下部（ＬＳＩ８と接続する側）に接着層１０
−６を配し、またフィルムキャリア１０上部は周囲に電
極リード１０−１、中央部にランド１０−８を設け、両
者は配線１０−７によって電気的に接続されている構造
を有する。ＬＳＩ８の電極パッド８−１と対向する部位
にはビアホール１０−５が形成されている。このビアホ
ール１０−５は電極リード１０−１と電気的に接続され
ており、且つ電極パッド８−１側は接着層１０−６から
僅かに飛び出す構造をとる。
【０００６】ＬＳＩ８には、位置あわせ後、ビアホール
部１０−５を熱圧着（ＴＡＢ・ＩＬＢボンダーによる）
にて電気的に接続後、全体に熱を加えてフィルムキャリ
ア１０とＬＳＩ８を均一に接続する。その後、半田ボー
ル６を取り付ける。
部１０−５を熱圧着（ＴＡＢ・ＩＬＢボンダーによる）
にて電気的に接続後、全体に熱を加えてフィルムキャリ
ア１０とＬＳＩ８を均一に接続する。その後、半田ボー
ル６を取り付ける。
【０００７】図１３は、第４の従来技術の外観を示す斜
視図である。図１３を参照して、この第４の従来技術の
基本構造は、図１２（第３の従来技術）と同じである。
相違点は、ＬＳＩ８の周囲部に外枠１０−９を設け、電
極リードを外枠部１０−９迄延在し、配線によって外枠
部のランド迄接続している点である。この構造によっ
て、半田ボール６のピッチを縮小することなく、端子数
（半田ボール数）を増加させることが可能となる。また
ＬＳＩ８よりもパッケージが大きくなることから、ＬＳ
Ｉへ外枠を固定するために、ＬＳＩ裏面側を樹脂７で覆
う構造を採用している。
視図である。図１３を参照して、この第４の従来技術の
基本構造は、図１２（第３の従来技術）と同じである。
相違点は、ＬＳＩ８の周囲部に外枠１０−９を設け、電
極リードを外枠部１０−９迄延在し、配線によって外枠
部のランド迄接続している点である。この構造によっ
て、半田ボール６のピッチを縮小することなく、端子数
（半田ボール数）を増加させることが可能となる。また
ＬＳＩ８よりもパッケージが大きくなることから、ＬＳ
Ｉへ外枠を固定するために、ＬＳＩ裏面側を樹脂７で覆
う構造を採用している。
【０００８】図１４は、第５の従来技術の構成を示す断
面図である。図１４を参照すると、この第５の従来技術
の構造は、図１２（第３の従来技術）とよく似ている。
その相違点は、ＴＡＢリード１０−１とＬＳＩ８との接
続部にバンプ１１が介在していること、及び外枠１５を
配していること、更に外枠１５とパッケージ間に樹脂７
を流し込んで外枠を固定していることである。
面図である。図１４を参照すると、この第５の従来技術
の構造は、図１２（第３の従来技術）とよく似ている。
その相違点は、ＴＡＢリード１０−１とＬＳＩ８との接
続部にバンプ１１が介在していること、及び外枠１５を
配していること、更に外枠１５とパッケージ間に樹脂７
を流し込んで外枠を固定していることである。
【０００９】図１５は、第６の従来技術の構成を示す断
面図である。図１５を参照すると、この第６の従来技術
は、ＬＳＩ８の周囲電極部にバンプ１１を設け、これを
直接セラミックキャリア１２に接続する、いわゆるフリ
ップチップ接続を行う構造をとるものである。ＬＳＩ８
とセラミックキャリア１２間には樹脂７を毛細管現象を
用いて充填する（アンダーフィル）。また、セラミック
キャリア１２の下部（図１４における下部）に半田ボー
ル６を形成して、ピッチ変換を行っている。
面図である。図１５を参照すると、この第６の従来技術
は、ＬＳＩ８の周囲電極部にバンプ１１を設け、これを
直接セラミックキャリア１２に接続する、いわゆるフリ
ップチップ接続を行う構造をとるものである。ＬＳＩ８
とセラミックキャリア１２間には樹脂７を毛細管現象を
用いて充填する（アンダーフィル）。また、セラミック
キャリア１２の下部（図１４における下部）に半田ボー
ル６を形成して、ピッチ変換を行っている。
【００１０】図１６は、第７の従来技術の構成を示す断
面図である。図１６を参照すると、この第７の従来技術
の構造は、上記第１、第２の従来技術と同様、ＬＳＩ８
の中央部に電極パッドを設けていること、フィルムキャ
リアの代わりに接着層１０−６を介してリードフレーム
１３を取り付けていること（ＬＯＣ構造）、ＬＳＩ８と
リードフレーム１３間の接続にワイヤー５を用いている
ことが特徴としてあげられる。また、接続部は、樹脂７
にて覆い、リードフレーム１３の外周部を僅かに樹脂か
ら露出させる構造をとっている。
面図である。図１６を参照すると、この第７の従来技術
の構造は、上記第１、第２の従来技術と同様、ＬＳＩ８
の中央部に電極パッドを設けていること、フィルムキャ
リアの代わりに接着層１０−６を介してリードフレーム
１３を取り付けていること（ＬＯＣ構造）、ＬＳＩ８と
リードフレーム１３間の接続にワイヤー５を用いている
ことが特徴としてあげられる。また、接続部は、樹脂７
にて覆い、リードフレーム１３の外周部を僅かに樹脂か
ら露出させる構造をとっている。
【００１１】図１７は、第８の従来技術の構成を示す断
面図である。図１７を参照して、この第８の従来技術に
おいては、ＬＳＩ８上の電極パッドにバンプ１１を形成
した後モールド樹脂１４で全体を覆う。その際、バンプ
１１の先端部が樹脂１４から僅かに露出するようにコン
トロールする。その後、バンプ１１先端部に半田ボール
６を形成する。
面図である。図１７を参照して、この第８の従来技術に
おいては、ＬＳＩ８上の電極パッドにバンプ１１を形成
した後モールド樹脂１４で全体を覆う。その際、バンプ
１１の先端部が樹脂１４から僅かに露出するようにコン
トロールする。その後、バンプ１１先端部に半田ボール
６を形成する。
【００１２】
【発明が解決しようとする課題】上記した各従来技術
は、それぞれ下記に掲げる問題点を有している。
は、それぞれ下記に掲げる問題点を有している。
【００１３】（１）第１の問題点は、高速で動作するＬ
ＳＩへの適用が困難な点である、ということである。
ＳＩへの適用が困難な点である、ということである。
【００１４】その理由は、第６の従来技術（図１５参
照）を除く各パッケージ構造では、ＬＳＩとの接続部か
らパッケージ外部の電極（半田ボールもしくはリードフ
レーム外周部）への引き回しが１対１であり、信号配線
を裏打ちするＧＮＤ層や、電源・ＧＮＤのインダクタン
スを低減可能な電源層・ＧＮＤ層が存在しない（存在で
きない）構造であることによる。
照）を除く各パッケージ構造では、ＬＳＩとの接続部か
らパッケージ外部の電極（半田ボールもしくはリードフ
レーム外周部）への引き回しが１対１であり、信号配線
を裏打ちするＧＮＤ層や、電源・ＧＮＤのインダクタン
スを低減可能な電源層・ＧＮＤ層が存在しない（存在で
きない）構造であることによる。
【００１５】従って、（ａ）信号配線の特性インピーダ
ンスを一定に保つことができない、（ｂ）信号の同時動
作によって発生するノイズが他の配線にのる、（ｃ）基
準となるＧＮＤ電位のレベルが変動する、等の問題があ
った。
ンスを一定に保つことができない、（ｂ）信号の同時動
作によって発生するノイズが他の配線にのる、（ｃ）基
準となるＧＮＤ電位のレベルが変動する、等の問題があ
った。
【００１６】第６の従来技術では、セラミックキャリア
を用いているので、内部に電源・ＧＮＤの層を積層する
ことが可能であるので、上記の問題は回避できるが、フ
リップチップ接続を行うため、（ａ）ＬＳＩの電極部に
バンプ（高温半田）を形成する必要がある、（ｂ）ＬＳ
Ｉ〜セラミックキャリアの接続に特殊なボンダー（フリ
ップチップボンダー）が必要である、（ｃ）アンダーフ
ィル用の特殊な（暖めながら樹脂を毛細管現象で充填さ
せる）樹脂封止装置が必要等、既存の生産ラインが適用
できない、工程が大幅に増加するのでコストがアップす
る、等の問題がある。
を用いているので、内部に電源・ＧＮＤの層を積層する
ことが可能であるので、上記の問題は回避できるが、フ
リップチップ接続を行うため、（ａ）ＬＳＩの電極部に
バンプ（高温半田）を形成する必要がある、（ｂ）ＬＳ
Ｉ〜セラミックキャリアの接続に特殊なボンダー（フリ
ップチップボンダー）が必要である、（ｃ）アンダーフ
ィル用の特殊な（暖めながら樹脂を毛細管現象で充填さ
せる）樹脂封止装置が必要等、既存の生産ラインが適用
できない、工程が大幅に増加するのでコストがアップす
る、等の問題がある。
【００１７】（２）第２の問題点は、多ピン大型ＬＳＩ
では、半田ボール・リードフレーム先端等の外部電極を
平坦に保つことが困難な点である、ということである。
では、半田ボール・リードフレーム先端等の外部電極を
平坦に保つことが困難な点である、ということである。
【００１８】その理由は、第６、第８の従来技術以外の
各パッケージでは、フィルムキャリアをベースに用いて
いる、からである。フィルムキャリアはフレキシブルな
構造のため、扱いは比較的たやすいが、反面、ＬＳＩと
の接続部にあたる接着層の凹凸がそのままフィルムキャ
リアの凹凸に反映されてしまい、結果的に、この凹凸が
外部電極の平坦性を悪化させる原因となる。従って、サ
イズの大きいＬＳＩ程、面内での均一性は悪化するの
で、歩留りを維持することが困難となる。
各パッケージでは、フィルムキャリアをベースに用いて
いる、からである。フィルムキャリアはフレキシブルな
構造のため、扱いは比較的たやすいが、反面、ＬＳＩと
の接続部にあたる接着層の凹凸がそのままフィルムキャ
リアの凹凸に反映されてしまい、結果的に、この凹凸が
外部電極の平坦性を悪化させる原因となる。従って、サ
イズの大きいＬＳＩ程、面内での均一性は悪化するの
で、歩留りを維持することが困難となる。
【００１９】一方、フィルムキャリアを用いていない第
６、第８の従来技術においても、ＬＳＩパッド上にバン
プを形成するので、バンプ高さのバラツキを抑えなけれ
ばならない、という問題がある。特に、バンプピッチ
は、ＬＳＩの電極パッドピッチと同じであるため、バン
プの直径は、外部の半田ボールに比べて極めて小さくな
る。しかしながら、寸法公差もその分小さくできる訳で
はないので、結果的に、高さのバラツキをコントロール
するのは難しいという問題がある。
６、第８の従来技術においても、ＬＳＩパッド上にバン
プを形成するので、バンプ高さのバラツキを抑えなけれ
ばならない、という問題がある。特に、バンプピッチ
は、ＬＳＩの電極パッドピッチと同じであるため、バン
プの直径は、外部の半田ボールに比べて極めて小さくな
る。しかしながら、寸法公差もその分小さくできる訳で
はないので、結果的に、高さのバラツキをコントロール
するのは難しいという問題がある。
【００２０】（３）第３の問題点は、第１、第３、第
４、第５、第６、第８の従来技術では、ＴＡＢボンダ
ー、フリップチップボンダー、ＩＢＢボンダー（インナ
ーバンプボンディングボンダー）等汎用のワイヤーボン
ダーを用いていない分コストがかるという、ことであ
る。第２、第７の従来技術は、汎用のワイヤーボンダー
で対処できる分有利といえる。
４、第５、第６、第８の従来技術では、ＴＡＢボンダ
ー、フリップチップボンダー、ＩＢＢボンダー（インナ
ーバンプボンディングボンダー）等汎用のワイヤーボン
ダーを用いていない分コストがかるという、ことであ
る。第２、第７の従来技術は、汎用のワイヤーボンダー
で対処できる分有利といえる。
【００２１】（４）第４の問題点は、チップコンデンサ
等のチップ部品が搭載できないことである。
等のチップ部品が搭載できないことである。
【００２２】この理由は、スペースが確保できないこ
と、上記第１の問題点で説明したように、電源層、ＧＮ
Ｄ層をパッケージ内部に有していないこと等によるもの
である。
と、上記第１の問題点で説明したように、電源層、ＧＮ
Ｄ層をパッケージ内部に有していないこと等によるもの
である。
【００２３】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、上記
問題点を解消し、特性の良好な伝送線路を設計可能とし
高速化・伝送効率を向上し、生産性の向上を達成してコ
ストの増大を抑止し、更に半田ボール先端の平坦性を確
保可能とした、セラミック・チップサイズパッケージの
構造を提供することにある。
題点に鑑みてなされたものであって、その目的は、上記
問題点を解消し、特性の良好な伝送線路を設計可能とし
高速化・伝送効率を向上し、生産性の向上を達成してコ
ストの増大を抑止し、更に半田ボール先端の平坦性を確
保可能とした、セラミック・チップサイズパッケージの
構造を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明に係るセラミック・チップサイズパッ
ケージの構造は、ボンディングステッチを周囲に配置し
た第１のセラミック基板上に、前記第１のセラミック基
板よりも外形が小さく且つ半田ボールを搭載するランド
を備えた第２のセラミック基板を、前記ボンディングス
テッチが露出するように積層した構造を有するセラミッ
クチップサイズ基板を備え、前記ボンディングステッチ
とＬＳＩの電極パッド間をワイヤーで接続する接続部が
樹脂で覆われ、前記ランドに半田ボールを備えてなり、
前記第１のセラミック基板の外形寸法が前記ＬＳＩより
も小さい、ことを特徴とする。
め、本願第１発明に係るセラミック・チップサイズパッ
ケージの構造は、ボンディングステッチを周囲に配置し
た第１のセラミック基板上に、前記第１のセラミック基
板よりも外形が小さく且つ半田ボールを搭載するランド
を備えた第２のセラミック基板を、前記ボンディングス
テッチが露出するように積層した構造を有するセラミッ
クチップサイズ基板を備え、前記ボンディングステッチ
とＬＳＩの電極パッド間をワイヤーで接続する接続部が
樹脂で覆われ、前記ランドに半田ボールを備えてなり、
前記第１のセラミック基板の外形寸法が前記ＬＳＩより
も小さい、ことを特徴とする。
【００２５】また、本願第２発明に係るセラミック・チ
ップサイズパッケージの構造は、表面に半田ボールを搭
載するランドを備えた第２のセラミック基板を第１のセ
ラミック基板上に積層してなる、セラミックチップサイ
ズ基板（「セラミックＣＳＰ基板」という）を備え、前
記第１のセラミック基板の外形寸法は、接続するＬＳＩ
よりも大きく、且つ該ＬＳＩの周囲電極パッドに対応す
る位置にスリット状の開口窓を備え、前記開口窓と平行
に前記開口窓の片側もしくは両側にボンディングステッ
チを設置し、前記第２のセラミック基板は、前記開口窓
外側に沿って連なる外周部位と、前記開口窓内側に島状
に配する部位からなり、且つ前記第１のセラミック基板
のボンディングステッチが露出するように前記第１のセ
ラミック基板と前記第２のセラミック基板とが互いに積
層され、前記セラミックＣＳＰ基板を前記ＬＳＩの電極
パッドが前記開口窓から露出するように接続し、前記Ｌ
ＳＩの電極パッドと前記ボンディングステッチ間をワイ
ヤーで接続し、該ワイヤー接続箇所及びＬＳＩ裏面の、
前記ＬＳＩと前記セラミックＣＳＰ基板とを樹脂で覆
い、ランド部に半田ボールを備えてなる、ことを特徴と
する。
ップサイズパッケージの構造は、表面に半田ボールを搭
載するランドを備えた第２のセラミック基板を第１のセ
ラミック基板上に積層してなる、セラミックチップサイ
ズ基板（「セラミックＣＳＰ基板」という）を備え、前
記第１のセラミック基板の外形寸法は、接続するＬＳＩ
よりも大きく、且つ該ＬＳＩの周囲電極パッドに対応す
る位置にスリット状の開口窓を備え、前記開口窓と平行
に前記開口窓の片側もしくは両側にボンディングステッ
チを設置し、前記第２のセラミック基板は、前記開口窓
外側に沿って連なる外周部位と、前記開口窓内側に島状
に配する部位からなり、且つ前記第１のセラミック基板
のボンディングステッチが露出するように前記第１のセ
ラミック基板と前記第２のセラミック基板とが互いに積
層され、前記セラミックＣＳＰ基板を前記ＬＳＩの電極
パッドが前記開口窓から露出するように接続し、前記Ｌ
ＳＩの電極パッドと前記ボンディングステッチ間をワイ
ヤーで接続し、該ワイヤー接続箇所及びＬＳＩ裏面の、
前記ＬＳＩと前記セラミックＣＳＰ基板とを樹脂で覆
い、ランド部に半田ボールを備えてなる、ことを特徴と
する。
【００２６】また、本願第３発明は、前記第２発明にお
いて、前記ＬＳＩ裏面の外側の前記セラミックＣＳＰ基
板部に、電源層、及びＧＮＤ層とそれぞれ電気的に接続
された電極を、互いに対向するように設け、前記電極部
にチップ部品を搭載する、ことを特徴とする。
いて、前記ＬＳＩ裏面の外側の前記セラミックＣＳＰ基
板部に、電源層、及びＧＮＤ層とそれぞれ電気的に接続
された電極を、互いに対向するように設け、前記電極部
にチップ部品を搭載する、ことを特徴とする。
【００２７】そして、本願第４発明に係るセラミック・
チップサイズパッケージの構造は、前記第１、第２、又
は第３発明のいずれかにおいて、前記セラミックＣＳＰ
基板の内部に、平面的な広がりを有する電源層あるい
は、ＧＮＤ層あるいはそれらの層をそれぞれ少なくとも
１層形成することを特徴とする。
チップサイズパッケージの構造は、前記第１、第２、又
は第３発明のいずれかにおいて、前記セラミックＣＳＰ
基板の内部に、平面的な広がりを有する電源層あるい
は、ＧＮＤ層あるいはそれらの層をそれぞれ少なくとも
１層形成することを特徴とする。
【００２８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、セラミック・チップサイズパッケージ（ＣＳＰ）基
板をセラミック主基板（図２の１−１）とセラミック従
基板（図２の１−２）の２つに分け、これらを積層して
一体化させる構造をとる。
に説明する。本発明は、その好ましい実施の形態におい
て、セラミック・チップサイズパッケージ（ＣＳＰ）基
板をセラミック主基板（図２の１−１）とセラミック従
基板（図２の１−２）の２つに分け、これらを積層して
一体化させる構造をとる。
【００２９】まずセラミック従基板は、外周部にボンデ
ィングステッチ（図２の３−１）を有し、ボンディング
ステッチから内部の接続ビア迄配線を引き回す。セラミ
ック従基板の外形は搭載するＬＳＩ（図２の８）の周辺
電極パッド領域よりも小さくする。必要に応じて配線下
にＧＮＤ層（ベタ層）を設ける。
ィングステッチ（図２の３−１）を有し、ボンディング
ステッチから内部の接続ビア迄配線を引き回す。セラミ
ック従基板の外形は搭載するＬＳＩ（図２の８）の周辺
電極パッド領域よりも小さくする。必要に応じて配線下
にＧＮＤ層（ベタ層）を設ける。
【００３０】セラミック主基板（図２の１−１）は、外
形寸法はセラミック従基板（図２の１−２）よりも小さ
くし、従基板上にボンディングステッチ（図２の３−
１）を露出させるように積層する。
形寸法はセラミック従基板（図２の１−２）よりも小さ
くし、従基板上にボンディングステッチ（図２の３−
１）を露出させるように積層する。
【００３１】セラミック従基板の配線ビアから表面のラ
ンド迄は、ビアホール（図２の４）で接続する。表面
（ランド面）からセラミック従基板迄の間に、必要に応
じて電源層・ＧＮＤ層（各ベタ層）（図２の３−３）を
設ける。形としては、セラミックＣＳＰ基板のＬＳＩ接
続面から上に、ＧＮＤ層、信号配線（ボンディングステ
ッチから接続ビア迄を含む配線層）、ＧＮＤ層、電源
層、ランドという層構成が、電気特性上、有利である。
ンド迄は、ビアホール（図２の４）で接続する。表面
（ランド面）からセラミック従基板迄の間に、必要に応
じて電源層・ＧＮＤ層（各ベタ層）（図２の３−３）を
設ける。形としては、セラミックＣＳＰ基板のＬＳＩ接
続面から上に、ＧＮＤ層、信号配線（ボンディングステ
ッチから接続ビア迄を含む配線層）、ＧＮＤ層、電源
層、ランドという層構成が、電気特性上、有利である。
【００３２】実装について説明すると、ＬＳＩ上に接着
層を介して、セラミックＣＳＰ基板（従基板・主基板が
一体となった基板）を搭載する（図３（ｂ）参照）。そ
の後、ワイヤーボンディングにて、ＬＳＩ電極パッド〜
ボンディングステッチ間を接続し（図３（ｃ）参照）、
接続部を樹脂で封止した後（図４（ｄ）参照）、ランド
２部に半田ボール６を接続する（図４（ｅ）、図２参
照）。
層を介して、セラミックＣＳＰ基板（従基板・主基板が
一体となった基板）を搭載する（図３（ｂ）参照）。そ
の後、ワイヤーボンディングにて、ＬＳＩ電極パッド〜
ボンディングステッチ間を接続し（図３（ｃ）参照）、
接続部を樹脂で封止した後（図４（ｄ）参照）、ランド
２部に半田ボール６を接続する（図４（ｅ）、図２参
照）。
【００３３】上記の構成により、信号配線は上下をＧＮ
Ｄ層（ベタ層）で挟まれることになるので、 配線幅、ＧＮＤ〜配線間隔、セラミックの比誘電率か
ら任意の特性インピーダンスを持つ伝送線路を設計でき
る、 クロストークノイズ（同時動作ノイズ）に対するマー
ジンが増える、 ＧＮＤ・電源が低インダクタンスで電気的に接続され
るので、電位変動が生じにくい、 という特性上の効果がある。
Ｄ層（ベタ層）で挟まれることになるので、 配線幅、ＧＮＤ〜配線間隔、セラミックの比誘電率か
ら任意の特性インピーダンスを持つ伝送線路を設計でき
る、 クロストークノイズ（同時動作ノイズ）に対するマー
ジンが増える、 ＧＮＤ・電源が低インダクタンスで電気的に接続され
るので、電位変動が生じにくい、 という特性上の効果がある。
【００３４】更に、 汎用のワイヤーボンダーを利用するので、工程費用が
安い、 セラミックを用いているのでランド面の凹凸が少な
く、従って半田ボール先端の平坦性も良くなる、 等、従来の問題点が解決できる。なお、チップ部品搭載
等は、後述する実施例で詳細に説明する。
安い、 セラミックを用いているのでランド面の凹凸が少な
く、従って半田ボール先端の平坦性も良くなる、 等、従来の問題点が解決できる。なお、チップ部品搭載
等は、後述する実施例で詳細に説明する。
【００３５】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。
【００３６】［第１の実施例］図１は、本発明の第１の
実施例の外観を示す斜視図であり、図２は、図１のＡ−
Ａ′線の断面図である。本実施例において、セラミック
ＣＳＰ基板１は、セラミック主基板１−１とセラミック
従基板１−２の２つのコンポーネントを積層して一体化
してなる構造とされている。
実施例の外観を示す斜視図であり、図２は、図１のＡ−
Ａ′線の断面図である。本実施例において、セラミック
ＣＳＰ基板１は、セラミック主基板１−１とセラミック
従基板１−２の２つのコンポーネントを積層して一体化
してなる構造とされている。
【００３７】セラミック従基板１−２は外周部にボンデ
ィングステッチ３−１を有し、ビアホール４迄配線にて
接続される。セラミック主基板１−１の外形は従基板よ
り小さく、セラミック従基板１−２のボンディングステ
ッチ３−１が外側に露出するようにセラミック従基板上
１−２に積層される。セラミック従基板１−２の配線
は、ビアホール４部からランド２に向かって引き回され
る。
ィングステッチ３−１を有し、ビアホール４迄配線にて
接続される。セラミック主基板１−１の外形は従基板よ
り小さく、セラミック従基板１−２のボンディングステ
ッチ３−１が外側に露出するようにセラミック従基板上
１−２に積層される。セラミック従基板１−２の配線
は、ビアホール４部からランド２に向かって引き回され
る。
【００３８】信号配線（ボンディングステッチ３−１か
ら内部のビアホール４迄の引き回し部）は、上下をＧＮ
Ｄ層３−３で挟まれる構造をとる。このＧＮＤ層３−３
は、不図示のビアホールにて、ボンディングステッチ
（ＧＮＤに対応）近傍で接続されるとともに、相互に不
図示の複数のビアホールで接続される。なお、図２の断
面図では図示していないが、ランド部とＧＮＤ層３−３
間に電源層を設けることも可能である。
ら内部のビアホール４迄の引き回し部）は、上下をＧＮ
Ｄ層３−３で挟まれる構造をとる。このＧＮＤ層３−３
は、不図示のビアホールにて、ボンディングステッチ
（ＧＮＤに対応）近傍で接続されるとともに、相互に不
図示の複数のビアホールで接続される。なお、図２の断
面図では図示していないが、ランド部とＧＮＤ層３−３
間に電源層を設けることも可能である。
【００３９】このセラミック・チップサイズパッケージ
（ＣＣＳＰ）の製造方法について、図３及び図４を参照
して説明する。図３及び図４は、本実施例の製造につい
て工程順に示した斜視図である。
（ＣＣＳＰ）の製造方法について、図３及び図４を参照
して説明する。図３及び図４は、本実施例の製造につい
て工程順に示した斜視図である。
【００４０】セラミックＣＳＰ基板１を、不図示の接着
層を介してＬＳＩ８上に設置する。また、図３（ａ）は
位置合わせ、図３（ｂ）はマウント後の状態を示してい
る。ＬＳＩ８の電極パッド８−１は、ボンディングステ
ッチ３−１よりも外側に配置されるように予め設計す
る。すなわちセラミックＣＳＰ基板１外周部が、ＬＳＩ
８の電極パッド領域よりも内側になるように設計する。
層を介してＬＳＩ８上に設置する。また、図３（ａ）は
位置合わせ、図３（ｂ）はマウント後の状態を示してい
る。ＬＳＩ８の電極パッド８−１は、ボンディングステ
ッチ３−１よりも外側に配置されるように予め設計す
る。すなわちセラミックＣＳＰ基板１外周部が、ＬＳＩ
８の電極パッド領域よりも内側になるように設計する。
【００４１】その後、図３（ｃ）に示すように、ボンデ
ィングワイヤー５にて電極パッド８−１とボンディング
ステッチ３−１間を接続する。
ィングワイヤー５にて電極パッド８−１とボンディング
ステッチ３−１間を接続する。
【００４２】次に、図４（ｄ）に示すように、接続部７
を樹脂にて封止する。樹脂７は、成形型等を用いて、Ｌ
ＳＩ８外端部の垂線とセラミック主基板１−１の表面か
らの水平線とで内側に囲まれる部位を封止する。
を樹脂にて封止する。樹脂７は、成形型等を用いて、Ｌ
ＳＩ８外端部の垂線とセラミック主基板１−１の表面か
らの水平線とで内側に囲まれる部位を封止する。
【００４３】その後、ランド２に半田ボール６を取り付
ける（図４（ｅ）参照）。
ける（図４（ｅ）参照）。
【００４４】今、セラミックをアルミナ（比誘電率＝
９．６）とし、信号配線〜ＧＮＤベタ層距離をそれぞれ
０．２５ｍｍ、配線幅を０．１ｍｍとすれば、信号配線
の特性インピーダンスは約５０オーム一定とすることが
できる。
９．６）とし、信号配線〜ＧＮＤベタ層距離をそれぞれ
０．２５ｍｍ、配線幅を０．１ｍｍとすれば、信号配線
の特性インピーダンスは約５０オーム一定とすることが
できる。
【００４５】また上下のＧＮＤベタ層から外側迄のクリ
アランスをそれぞれ０．１ｍｍとしＬＳＩの厚さを０．
３５ｍｍとすれば、半田ボール部を除くパッケージ厚さ
は１．０５ｍｍとなり、高さの点でもＳＯＰ（small o
ut line package）よりも小さくすることが可能であ
る。
アランスをそれぞれ０．１ｍｍとしＬＳＩの厚さを０．
３５ｍｍとすれば、半田ボール部を除くパッケージ厚さ
は１．０５ｍｍとなり、高さの点でもＳＯＰ（small o
ut line package）よりも小さくすることが可能であ
る。
【００４６】［第２の実施例］本発明の第２の実施例に
ついて説明する。図５は本発明の第２の実施例の斜視
図、図６は図５のＡ−Ａ′線の断面図、図７は製造工程
を順に示した斜視図、をそれぞれ示したものである。
ついて説明する。図５は本発明の第２の実施例の斜視
図、図６は図５のＡ−Ａ′線の断面図、図７は製造工程
を順に示した斜視図、をそれぞれ示したものである。
【００４７】本実施例では、前記第１の実施例と異な
り、セラミックＣＳＰ基板１を構成するセラミック主基
板１−１、セラミック従基板１−２の形状を変えてい
る。セラミック従基板１−２は、ＬＳＩ８よりも外形寸
法を大きくし、ＬＳＩ８の電極パッドに対応する位置に
スリット状の開口窓１−３を設けている（図７参照）。
この開口窓１−３を挟んだ両側にボンディングステッチ
３−１を開口窓１−３と平行に配置する。またランド部
２を有するセラミック主基板１−１は、外側のボンディ
ングステッチの外周部を取り囲むようなリング状のもの
と、内側のボンディングステッチの内周部に島状に接続
されるものの２通りが、セラミック主基板１−２上に積
層される。
り、セラミックＣＳＰ基板１を構成するセラミック主基
板１−１、セラミック従基板１−２の形状を変えてい
る。セラミック従基板１−２は、ＬＳＩ８よりも外形寸
法を大きくし、ＬＳＩ８の電極パッドに対応する位置に
スリット状の開口窓１−３を設けている（図７参照）。
この開口窓１−３を挟んだ両側にボンディングステッチ
３−１を開口窓１−３と平行に配置する。またランド部
２を有するセラミック主基板１−１は、外側のボンディ
ングステッチの外周部を取り囲むようなリング状のもの
と、内側のボンディングステッチの内周部に島状に接続
されるものの２通りが、セラミック主基板１−２上に積
層される。
【００４８】セラミック従基板１−２の内外周のボンデ
ィングステッチ３−１は、配線によって内外のビアホー
ル４迄引き回される。このビアホール部から主基板の内
外のランド２に向かって配線は引き回される（図６参
照）。信号配線３−２（ボンディングステッチから内部
のビアホール窓の引き回し部）は、上下をＧＮＤ層３−
３で挟まれる構造をとる。このＧＮＤ層３−３は、不図
示のビアホールにて、ボンディングステッチ（ＧＮＤに
対応）近傍で接続されるとともに、相互に図示していな
い複数のビアホールで接続される。図６の断面図では図
示していないが、ランド部とＧＮＤ層３−３間に電源層
を設けることも可能である。
ィングステッチ３−１は、配線によって内外のビアホー
ル４迄引き回される。このビアホール部から主基板の内
外のランド２に向かって配線は引き回される（図６参
照）。信号配線３−２（ボンディングステッチから内部
のビアホール窓の引き回し部）は、上下をＧＮＤ層３−
３で挟まれる構造をとる。このＧＮＤ層３−３は、不図
示のビアホールにて、ボンディングステッチ（ＧＮＤに
対応）近傍で接続されるとともに、相互に図示していな
い複数のビアホールで接続される。図６の断面図では図
示していないが、ランド部とＧＮＤ層３−３間に電源層
を設けることも可能である。
【００４９】上記の構造のセラミックＣＳＰ基板を図示
していない接着層を介してＬＳＩ８上に設置する。その
後ワイヤーボンディングを行い（図７（ａ）参照）、樹
脂７にてリング状主基板と島状主基板間を充填する。ま
た、ＬＳＩ側面とセラミックＣＳＰ基板で囲まれる領域
も樹脂にて充填する（図７（ｂ）参照）。最後に、ラン
ド２に半田ボールを搭載する（図７（ｃ）参照）。
していない接着層を介してＬＳＩ８上に設置する。その
後ワイヤーボンディングを行い（図７（ａ）参照）、樹
脂７にてリング状主基板と島状主基板間を充填する。ま
た、ＬＳＩ側面とセラミックＣＳＰ基板で囲まれる領域
も樹脂にて充填する（図７（ｂ）参照）。最後に、ラン
ド２に半田ボールを搭載する（図７（ｃ）参照）。
【００５０】この構造により、半田ボールピッチを広げ
ることなく、多ピン化を計ることが可能になる。
ることなく、多ピン化を計ることが可能になる。
【００５１】今セラミックをアルミナ（比誘電率＝９．
６）とし、信号配線〜ＧＮＤベタ層距離をそれぞれ０．
２５ｍｍ、配線幅を０．１ｍｍとすれば、信号配線の特
性インピーダンスは約５０オーム一定とすることができ
る。
６）とし、信号配線〜ＧＮＤベタ層距離をそれぞれ０．
２５ｍｍ、配線幅を０．１ｍｍとすれば、信号配線の特
性インピーダンスは約５０オーム一定とすることができ
る。
【００５２】また上下のＧＮＤベタ層から外側迄のクリ
アランスをそれぞれ０．１ｍｍとしＬＳＩの厚さを０．
３５ｍｍとすれば半田ボール部を除くパッケージ厚さは
１．０５ｍｍとなり、高さの点でもＳＯＰよりも小さく
することが可能である。
アランスをそれぞれ０．１ｍｍとしＬＳＩの厚さを０．
３５ｍｍとすれば半田ボール部を除くパッケージ厚さは
１．０５ｍｍとなり、高さの点でもＳＯＰよりも小さく
することが可能である。
【００５３】［第３の実施例］本発明の第３の実施例に
ついて以下に説明する。図８は本発明の第３の実施例の
斜視図であり、（ａ）は表側から、（ｂ）は裏側からみ
た図である。また、図９は図８のＡ−Ａ′線の断面を示
した図である。本実施例の構造と、前記第２の実施例と
の相違点は、信号配線３−２下のＧＮＤ層３−３の更に
下に電源層３−４を設けたこと、電源層３−４ならびに
ＧＮＤ層３−３からビアホールにてセラミック従基板１
−２裏面（セラミックＣＳＰ基板裏面）に電極３−５を
形成したこと、さらに、この電極間にチップコンデンサ
９を設けたことである。なお、チップコンデンサ取り付
け側には図では樹脂を充填していないが、樹脂を充填し
てもよい。
ついて以下に説明する。図８は本発明の第３の実施例の
斜視図であり、（ａ）は表側から、（ｂ）は裏側からみ
た図である。また、図９は図８のＡ−Ａ′線の断面を示
した図である。本実施例の構造と、前記第２の実施例と
の相違点は、信号配線３−２下のＧＮＤ層３−３の更に
下に電源層３−４を設けたこと、電源層３−４ならびに
ＧＮＤ層３−３からビアホールにてセラミック従基板１
−２裏面（セラミックＣＳＰ基板裏面）に電極３−５を
形成したこと、さらに、この電極間にチップコンデンサ
９を設けたことである。なお、チップコンデンサ取り付
け側には図では樹脂を充填していないが、樹脂を充填し
てもよい。
【００５４】本実施例では、複数のチップ・コンデンサ
を電源〜ＧＮＤ間に挿入できる構造を有するため、第
１、第２の実施例に比較して電源〜ＧＮＤ間の静電容量
値が大幅増加し、電源系のノイズに対して強くなるとい
う効果がある。
を電源〜ＧＮＤ間に挿入できる構造を有するため、第
１、第２の実施例に比較して電源〜ＧＮＤ間の静電容量
値が大幅増加し、電源系のノイズに対して強くなるとい
う効果がある。
【００５５】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００５６】（１）本発明の第１の効果は、電気特性を
向上する、ということである。即ち、信号配線の上下を
ＧＮＤで挟むことにより、配線の特性インピーダンスを
任意に設定（設計）できること、ＧＮＤ・電源のインダ
クタンスが低減し、電位変動を防止できること、さらに
信号線間のクロストークが低減し、同時動作ノイズを防
止できること等の効果を奏する。これによって、ＧＴＬ
（gunning tranceiver logic）、ＨＳＴＬ（high sp
eed transmission logic）等の振幅が小さく且つ高速
動作する信号を扱うＬＳＩの搭載が可能となる。
向上する、ということである。即ち、信号配線の上下を
ＧＮＤで挟むことにより、配線の特性インピーダンスを
任意に設定（設計）できること、ＧＮＤ・電源のインダ
クタンスが低減し、電位変動を防止できること、さらに
信号線間のクロストークが低減し、同時動作ノイズを防
止できること等の効果を奏する。これによって、ＧＴＬ
（gunning tranceiver logic）、ＨＳＴＬ（high sp
eed transmission logic）等の振幅が小さく且つ高速
動作する信号を扱うＬＳＩの搭載が可能となる。
【００５７】その理由は、本発明においては、基板に多
層配線が容易に実現可能なセラミックを用いたことによ
る。
層配線が容易に実現可能なセラミックを用いたことによ
る。
【００５８】（２）本発明の第２の効果は、組立に汎用
の設備を流用することにより、コストアップを抑止でき
る、ということである。
の設備を流用することにより、コストアップを抑止でき
る、ということである。
【００５９】その理由は、本発明においては、形状の工
夫によって、汎用のワイヤーボンディング装置を使用可
能としたことによる。
夫によって、汎用のワイヤーボンディング装置を使用可
能としたことによる。
【００６０】（３）本発明による第３の効果は、半田ボ
ール部の平坦性（約５０ミクロン）が確保できる、とい
うことである。
ール部の平坦性（約５０ミクロン）が確保できる、とい
うことである。
【００６１】この理由は、本発明においては、平坦性が
よく且つ硬度が高いセラミックを用いていることによ
る。
よく且つ硬度が高いセラミックを用いていることによ
る。
【図１】本発明の第１の実施例の構成を示す斜視図であ
る。
る。
【図２】本発明の第１の実施例の構成を示す断面図であ
る。
る。
【図３】本発明の第１の実施例の製造工程を工程順に示
す斜視図である。
す斜視図である。
【図４】本発明の第１の実施例の製造工程を工程順に示
す斜視図である。
す斜視図である。
【図５】本発明の第２の実施例を示す斜視図である。
【図６】本発明の第２の実施例を示す断面図である。
【図７】本発明の第２の実施例の製造工程を工程順に示
す図である。
す図である。
【図８】本発明の第３の実施例の構成を示す斜視図であ
る。
る。
【図９】本発明の第３の実施例の構成を示す断面図であ
る。
る。
【図１０】第１の従来技術（特開平７−３２１２４４号
公報）の構成を示す断面図である。
公報）の構成を示す断面図である。
【図１１】第２の従来技術（特開平７−３２１２４４号
公報）の構成を示す断面図である。
公報）の構成を示す断面図である。
【図１２】第３の従来技術の構成を示す斜視図である。
【図１３】第４の従来技術の構成を示す斜視図である。
【図１４】第５の従来技術の構成を示す断面図である。
【図１５】第６の従来技術の構成を示す断面図である。
【図１６】第７の従来技術の構成を示す断面図である。
【図１７】第８の従来技術の構成を示す斜視図である。
１ セラミックＣＳＰ基板 １−１ セラミック主基板 １−２ セラミック従基板 ２ ランド ３ 配線層 ３−１ ボンディングステッチ ３−２ 信号配線 ３−３ ＧＮＤ層 ３−４ 電源層 ３−５ 電極 ４ ビアホール ５ ボンディングワイヤー ６ 半田ボール ７ 樹脂 ８ ＬＳＩ ８−１ 電極パッド ９ チップコンデンサ １０ フィルムキャリア １０−１ ＴＡＢリード １０−２ 絶縁フィルム １０−３ 樹脂ダム １０−４ 電極リード １０−５ ビアホール １０−６ 接着層 １０−７ 配線 １０−８ ランド １０−９ 外枠 １１ バンプ １２ セラミックキャリア １３ リードフレーム １４ モールド樹脂 １５ 外枠
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/12 H01L 21/60
Claims (5)
- 【請求項１】 ボンディングステッチを周囲に配置した
第１のセラミック基板上に、前記第１のセラミック基板
よりも外形が小さく且つ半田ボールを搭載するランドを
備えた第２のセラミック基板を、前記ボンディングステ
ッチが露出するように積層した構造を有するセラミック
チップサイズ基板を備え、 前記ボンディングステッチとＬＳＩの電極パッド間をワ
イヤーで接続する接続部が樹脂で覆われ、前記ランドに
半田ボールを備えてなり、前記第１のセラミック基板の
外形寸法が前記ＬＳＩよりも小さい、ことを特徴とす
る、セラミック・チップサイズパッケージ（ＣＣＳＰ）
の構造。 - 【請求項２】表面に半田ボールを搭載するランドを備え
た第２のセラミック基板を第１のセラミック基板上に積
層してなる、セラミックチップサイズ基板（「セラミッ
クＣＳＰ基板」という）を備え、 前記第１のセラミック基板の外形寸法は、接続するＬＳ
Ｉよりも大きく、且つ該ＬＳＩの周囲電極パッドに対応
する位置にスリット状の開口窓を備え、前記開口窓と平
行に前記開口窓の片側もしくは両側にボンディングステ
ッチを設置し、 前記第２のセラミック基板は、前記開口窓外側に沿って
連なる外周部位と、前記開口窓内側に島状に配する部位
からなり、且つ前記第１のセラミック基板のボンディン
グステッチが露出するように前記第１のセラミック基板
と前記第２のセラミック基板とが互いに積層され、 前記セラミックＣＳＰ基板を前記ＬＳＩの電極パッドが
前記開口窓から露出するように接続し、前記ＬＳＩの電
極パッドと前記ボンディングステッチ間をワイヤーで接
続し、 該ワイヤー接続箇所及びＬＳＩ裏面の、前記ＬＳＩと前
記セラミックＣＳＰ基板とを樹脂で覆い、 ランド部に半田ボールを備えてなる、ことを特徴とす
る、セラミック・チップサイズパッケージ（ＣＣＳＰ）
の構造。 - 【請求項３】前記セラミックＣＳＰ基板の外周部表面に
搭載されるチップ部品の電極に対応して、電源電極とＧ
ＮＤ電極とを設けたことを特徴とする請求項２記載のセ
ラミック・チップサイズパッケージ（ＣＣＳＰ）の構
造。 - 【請求項４】前記セラミックＣＳＰ基板の内部に、平面
的な広がりを有する電源層あるいは、ＧＮＤ層あるいは
それらの層をそれぞれ少なくとも１層形成することを特
徴とする、請求項１〜３のいずれか一に記載のセラミッ
ク・チップサイズパッケージ（ＣＣＳＰ）の構造。 - 【請求項５】前記セラミックの材質が、アルミナ、ムラ
イト、ＡｌＮの少なくとも一つからなることを特徴とす
る、請求項１〜４のいずれか一に記載のセラミック・チ
ップサイズパッケージ（ＣＣＳＰ）の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102623A JP2982738B2 (ja) | 1997-04-04 | 1997-04-04 | セラミック・チップサイズパッケージの構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9102623A JP2982738B2 (ja) | 1997-04-04 | 1997-04-04 | セラミック・チップサイズパッケージの構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284638A JPH10284638A (ja) | 1998-10-23 |
| JP2982738B2 true JP2982738B2 (ja) | 1999-11-29 |
Family
ID=14332379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9102623A Expired - Lifetime JP2982738B2 (ja) | 1997-04-04 | 1997-04-04 | セラミック・チップサイズパッケージの構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982738B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319609B1 (ko) | 1999-03-09 | 2002-01-05 | 김영환 | 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 |
| KR100352236B1 (ko) | 2001-01-30 | 2002-09-12 | 삼성전자 주식회사 | 접지 금속층을 갖는 웨이퍼 레벨 패키지 |
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| DE10216873A1 (de) * | 2002-04-17 | 2003-11-13 | Infineon Technologies Ag | Kontaktierbare integrierte Schaltung und Verfahren zur Herstellung einer solchen Schaltung |
| US8946873B2 (en) | 2007-08-28 | 2015-02-03 | Micron Technology, Inc. | Redistribution structures for microfeature workpieces |
-
1997
- 1997-04-04 JP JP9102623A patent/JP2982738B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284638A (ja) | 1998-10-23 |
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