[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003110084A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003110084A
JP2003110084A JP2001302288A JP2001302288A JP2003110084A JP 2003110084 A JP2003110084 A JP 2003110084A JP 2001302288 A JP2001302288 A JP 2001302288A JP 2001302288 A JP2001302288 A JP 2001302288A JP 2003110084 A JP2003110084 A JP 2003110084A
Authority
JP
Japan
Prior art keywords
wiring
chip
semiconductor chip
semiconductor
child
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001302288A
Other languages
English (en)
Other versions
JP4917225B2 (ja
Inventor
Kazutaka Shibata
和孝 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2001302288A priority Critical patent/JP4917225B2/ja
Priority to US10/255,961 priority patent/US6727582B2/en
Publication of JP2003110084A publication Critical patent/JP2003110084A/ja
Priority to US10/754,605 priority patent/US7091591B2/en
Priority to US11/451,400 priority patent/US7687896B2/en
Priority to US12/659,296 priority patent/US20100164087A1/en
Application granted granted Critical
Publication of JP4917225B2 publication Critical patent/JP4917225B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】信号の伝送速度を向上させることができる半導
体装置を提供する。 【解決手段】親チップ１と子チップ２，３とは、それぞ
れの活性面１ａと活性面２ａ，３ａとが対向されてフリ
ップチップ接続されている。親チップ１および子チップ
２，３のそれぞれの活性面１ａ，２ａ，３ａには、機能
素子および半導体プロセスによる配線が形成されてい
る。親チップ１には、親チップ１を厚さ方向に貫通する
スルーホール９が設けられている。スルーホール９の内
部には、導電体１２が充填されている。スルーホール９
の直下には、外部接続用の端子としてのバンプ８が設け
られている。活性面１ａ上の配線とバンプ８とは、導電
体１２により電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの表
面に他の半導体チップを重ね合わせて接続するチップオ
ンチップ構造を有する半導体装置に関し、特に信号を高
速伝送可能な半導体装置に関する。
【０００２】
【従来の技術】信号伝送速度の向上を目的とした半導体
装置として、マルチチップモジュールがある。マルチチ
ップモジュールにおいては、１つのパッケージ内で配線
基板上に複数の半導体チップが高密度に実装され、半導
体チップを相互に接続する配線が短くされることによ
り、信号の高速伝送を図っている。配線基板上には、機
能素子が形成された複数の半導体チップが実装されてお
り、個々の半導体チップは、配線基板にフェイスダウン
状態で接続（フリップチップ接続）されている。配線基
板としては、通常、絶縁基板に多層配線が施されたもの
が用いられる。すなわち、配線基板は、表層の配線、内
層各層の配線、および層間を接続する配線を含んで構成
されている。
【０００３】配線基板上に実装された半導体チップの上
には、さらに他の半導体チップが積み重ねて配置されて
チップオンチップ構造が形成される場合もある。このよ
うなマルチチップモジュールにおいては、配線基板と半
導体チップとの間、および配線基板における半導体チッ
プ相互間の配線長を短くすることにより、各半導体チッ
プに形成された機能素子間の信号の高速伝送を実現しよ
うとしている。また、配線基板の下面に設けたバンプな
どを介して、他の配線基板などに接続可能なため、外部
接続のための配線長も比較的短く、外部との信号の伝送
も或る程度高速に行うことが可能である。
【０００４】
【発明が解決しようとする課題】ところが、このような
マルチチップモジュールにおいて、配線基板の配線は、
半導体プロセスによる配線に比して、配線幅や配線相互
の間隔が広い。このため、配線基板上に半導体チップを
相互に密に実装した場合でも、配線が相互に干渉しない
ように配置するためには、配線の層数を増やすなどの必
要があり、結局配線長は長かった。そのため、信号の伝
送速度を充分に高くすることができなかった。
【０００５】また、半導体チップは絶縁基板を用いた配
線基板を介して外部接続されるので、配線長の短縮には
限界があり、外部接続における信号伝送速度を充分に高
くすることができなかった。そこで、この発明の目的
は、信号の伝送速度を向上させることができる半導体装
置を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】上記の
課題を解決するための請求項１記載の発明は、第１の半
導体チップ（１）と、互いに横方向に配された第２の半
導体チップ（２）および第３の半導体チップ（３，４）
とを活性面（１ａ，２ａ，３ａ）を対向させて相互接続
して構成される半導体装置であって、上記第２の半導体
チップおよび上記第３の半導体チップが、それぞれ活性
面に機能素子（２ｃ，３ｃ）を備えており、上記第１の
半導体チップが、活性面に上記第２の半導体チップおよ
び上記第３の半導体チップを接続する配線（Ｌ１２３）
を備えており、活性面とは反対側の面に外部接続用の端
子（８）を備えていることを特徴とする半導体装置であ
る。
【０００７】なお、括弧内の英数字は後述の実施形態に
おける対応構成要素等を示す。以下、この項において同
じ。第１の半導体チップの配線は、半導体プロセスによ
り形成されるものであり、配線幅や配線相互の間隔は、
たとえば、１μｍ以下とすることができる。絶縁基板を
用いた配線基板では、配線の幅や配線相互の間隔が数十
μｍないし数百μｍ程度であるので、これらに比べて半
導体プロセスによる配線は、格段に微細である。これに
より、第１の半導体チップの配線は、多層化した場合で
も、長さを短くすることができる。したがって、第２の
半導体チップと第３の半導体チップとを短い配線長で接
続（内部接続）することができる。
【０００８】また、第１の半導体チップは、活性面の反
対側の面に外部接続用の端子を備えている。外部接続用
の端子は、たとえば、半田ボール等で構成されたバンプ
とすることができる。この外部接続用の端子を用いて、
他の配線基板などに面実装することができる。したがっ
て、半導体チップは、配線基板を介することなく、短い
距離で外部接続されるので、この半導体装置の外部との
信号伝送速度は大きい。
【０００９】以上のように、このような半導体装置は、
内部接続、外部接続ともに短い配線長で行うことができ
るので、信号の伝送速度を向上させることが可能であ
る。第１の半導体チップには、第２の半導体チップおよ
び第３の半導体チップ以外に、さらに他の半導体チップ
が接続されていてもよい。また、第２または第３の半導
体チップの上には、縦方向にさらに別の半導体チップが
積み重ねられて接続されていてもよい。
【００１０】第１ないし第３の半導体チップを同種の半
導体材料（たとえば、シリコン）で構成することによ
り、これらの熱膨張係数を一致させることができるの
で、熱膨張／収縮の差により応力が生ずることを回避で
きる。請求項２記載の発明は、上記第１の半導体チップ
が、活性面に機能素子（１ｃ）を備えていることを特徴
とする請求項１記載の半導体装置である。第１の半導体
チップに配線基板としての役割以外に、機能を持たせる
ことにより、半導体装置内において、機能素子を有する
半導体チップがより密に配された状態とすることができ
る。これにより、半導体装置の小型化や高機能化を実現
することができる。
【００１１】また、第１の半導体チップが機能素子を有
することにより、機能素子は第１ないし第３の半導体チ
ップに分散配置された状態となるので、平均的な配線長
を短くすることができる。すなわち、第１の半導体チッ
プには、第１の半導体チップ内の機能素子相互間や第１
の半導体チップの機能素子と第２または第３の半導体チ
ップの機能素子との間を接続するための配線も設けられ
ている。これらの配線の大部分は、第２および第３の半
導体チップの機能素子相互間を接続するための配線と比
べて短い。
【００１２】これにより、従来のマルチチップモジュー
ルのように、互いに横方向に配された半導体チップの機
能素子を接続する場合と比べて、全体として配線長は短
くなる。このため、信号の伝送速度をさらに向上するこ
とができる。請求項３記載の発明は、上記第１の半導体
チップが、スルーホール（９）を有することを特徴とす
る請求項１または２記載の半導体装置である。第１の半
導体チップに設けられたスルーホールは、内部に導電体
が配されたものとすることができる。この場合、スルー
ホール内の導電体を介して、活性面上の配線と外部接続
用の端子とを短い距離で接続することができる。このよ
うな構成により、外部との信号の伝送速度をより高くす
ることができる。
【００１３】スルーホール内部は、たとえば、導電性ペ
ーストを用いて導電体で充填してもよい。このような場
合、スルーホール直下に外部接続用の端子を設けてもよ
い。これにより、活性面上の配線と外部接続用の端子と
の間の距離（第１の半導体チップの厚さにほぼ等し
い。）は、最短となる。第１の半導体チップの活性面上
の配線は、すべてスルーホールを介して外部接続用の端
子に接続する必要はなく、信号の高速伝送に必要な配線
を優先して、スルーホールにより外部接続することがで
きる。
【００１４】請求項４記載の発明は、上記第２の半導体
チップおよび上記第３の半導体チップが、それぞれ内部
の機能素子を相互に接続する配線（Ｌ２２，Ｌ３３）を
備えており、上記第１の半導体チップの配線（Ｌ１１，
Ｌ１２，Ｌ１３，Ｌ１２３）が、上記第２の半導体チッ
プの配線および上記第３の半導体チップの配線より断面
積が大きいことを特徴とする請求項１ないし３のいずれ
かに記載の半導体装置である。
【００１５】第１の半導体チップの配線は、上記のよう
に半導体プロセスにより形成されるので幅が狭い。配線
は、断面積が小さくなると、単位長さあたりの抵抗が高
くなり、配線全体の抵抗が増大してしまう。本発明によ
れば、第１の半導体チップの配線は、第２または第３の
半導体チップの配線より断面積が大きい。したがって、
第１の半導体チップの配線の単位長さあたりの抵抗は低
いので、第１の半導体チップの配線全体の抵抗は低い。
このような構成により、第１の半導体チップを配線基板
として良好な機能を有するものとすることができる。第
１の半導体チップの配線は、すべて同じ断面積にする必
要はなく、たとえば、長い配線を優先して断面積を大き
くしてもよい。
【００１６】第１の半導体チップにおける配線を、第２
または第３の半導体チップにおける配線よりも断面積を
大きくするためには、その幅を広くしたり、その厚さを
厚くしたりすればよい。
【００１７】
【発明の実施の形態】以下では、添付図面を参照して、
本発明の実施の形態について詳細に説明する。図１は、
本発明の一実施形態に係る半導体装置の図解的な斜視図
である。１つの大きな半導体チップ（親チップ）１の上
に、これより小さな半導体チップ（子チップ）２，３，
４が互いに横方向に配されるように接続されている。子
チップ２の上には、さらに子チップ２とほぼ同じ大きさ
の子チップ５，６が、縦方向に積層されて接続されてい
る。
【００１８】図２は、図１の半導体装置の子チップ２，
３，５，６を含む断面の図解的な断面図である。図３
は、親チップ１および子チップ２，３の配線を示す図解
的な断面図である。親チップ１と子チップ２，３とは、
それぞれの活性面１ａと活性面２ａ，３ａとが対向され
てフリップチップ接続されている。すなわち、子チップ
２，３の活性面２ａ，３ａには、バンプ２ｂ，３ｂが設
けられており、バンプ２ｂ，３ｂが親チップ１の活性面
１ａに設けられた電極パッド（図示せず。）に接続する
ことにより、機械的および電気的に接続されている。親
チップ１および子チップ２，３のそれぞれの活性面１
ａ，２ａ，３ａには、機能素子１ｃ，２ｃ，３ｃがそれ
ぞれ形成されている。
【００１９】活性面１ａには、親チップ１の機能素子１
ｃ相互間を接続する配線Ｌ１１、親チップ１の機能素子
１ｃと子チップ２，３との間を接続するための配線Ｌ１
２，Ｌ１３、および子チップ２と子チップ３との間を接
続するための配線Ｌ１２３が形成されている。活性面２
ａには、子チップ２の機能素子２ｃ相互間を接続する配
線Ｌ２２、および子チップ２の機能素子２ｃと親チップ
１との間を接続するための配線Ｌ２１が形成されてい
る。活性面３ａには、子チップ３の機能素子３ｃ相互間
を接続する配線Ｌ３３、および子チップ３の機能素子３
ｃと親チップ１との間を接続するための配線Ｌ３１が形
成されている。
【００２０】親チップ１の機能素子１ｃと子チップ２の
機能素子２ｃとは、配線Ｌ１２、バンプ２ｂ、および配
線Ｌ２１により接続されている。親チップ１の機能素子
１ｃと子チップ３の機能素子３ｃとは、配線Ｌ１３、バ
ンプ３ｂ、および配線Ｌ３１により接続されている。子
チップ２の機能素子２ｃと子チップ３の機能素子３ｃと
は、配線Ｌ２１、バンプ２ｂ、配線Ｌ１２３、バンプ３
ｂ、および配線Ｌ３１により接続されている。
【００２１】親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１
３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２
２，Ｌ３１，Ｌ３３より太くかつ厚く形成されて、子チ
ップ２，３の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３より
も断面積が大きくなっている。すなわち、親チップ１と
子チップ２，３とでは、デザインルールが異なる。親チ
ップ１には、親チップ１を厚さ方向に貫通するスルーホ
ール９が設けられている。スルーホール９の内部には、
導電体１２が充填されている。導電体１２は、たとえ
ば、導電ペーストを用いて充填することができる。スル
ーホール９の直下には、外部接続用の端子としてのバン
プ８が設けられている。バンプ８は、たとえば、半田ボ
ールで構成されたものとすることができる。活性面１ａ
上の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３とバンプ８
とは、導電体１２により電気的に接続されている。スル
ーホール９の一部は、親チップ１と子チップ２，３との
接合部（バンプ２ｂ，３ｂ）の直下に設けられている。
【００２２】子チップ２，５には、子チップ２，５を厚
さ方向に貫通するスルーホール２１，２２がそれぞれ設
けられており、スルーホール２１，２２内には、導電体
２３，２４がそれぞれ充填されている。子チップ５，６
の下面（親チップ１側の面）は、機能素子や配線が形成
された活性面５ａ，６ａとなっている。活性面５ａ，６
ａには、導電体２３，２４の直上の位置に、それぞれバ
ンプ５ｂ，６ｂが設けられている。バンプ５ｂ，６ｂと
導電体２３，２４とは、導電体２３，２４の上部に形成
された電極パッド（図示しない。）を介して、それぞれ
接合されている。これにより、子チップ２と子チップ５
とは電気的に接続されており、子チップ５と子チップ６
とは電気的に接続されている。
【００２３】このような半導体装置の内部において、親
チップ１と子チップ２，３とは、バンプ２ｂ，３ｂを介
して接続されている。子チップ２の機能素子２ｃと子チ
ップ３の機能素子３ｃとは、親チップ１の活性面１ａ上
に形成された配線Ｌ１２３を介して接続されている。親
チップ１の配線Ｌ１２３は、半導体プロセスによるもの
であるので、配線幅や配線相互の間隔は、たとえば、１
μｍ以下とすることができる。絶縁基板を用いた配線基
板では、配線幅や配線相互の間隔が数十μｍないし数百
μｍ程度であるので、これらに比べて半導体プロセスに
よる配線は、格段に微細である。これにより、親チップ
１の配線Ｌ１２３は、多層化した場合でも、長さを短く
することができる。したがって、子チップ２と子チップ
３とを短い配線長で接続（内部接続）することができ
る。
【００２４】また、親チップ１が機能素子１ｃを有する
ことにより、機能素子１ｃ，２ｃ，３ｃは親チップ１お
よび子チップ２，３に分散配置された状態となるので、
平均的な配線長を短くすることができる。すなわち、親
チップ１には、親チップ１内の機能素子１ｃ相互間や親
チップ１の機能素子１ｃと子チップ２，３の機能素子２
ｃ，３ｃとの間を接続するための配線Ｌ１１，Ｌ１２，
Ｌ１３も設けられている。これらの配線Ｌ１１，Ｌ１
２，Ｌ１３の大部分は、子チップ２，３の機能素子２
ｃ，３ｃ相互間を接続するための配線Ｌ１２３と比べて
短い。これにより、従来のマルチチップモジュールのよ
うに、互いに横方向に配された半導体チップの機能素子
を接続する場合と比べて、全体として配線長は短くな
る。
【００２５】親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１
３，Ｌ１２３と外部接続用の端子であるバンプ８とは、
スルーホール９内の導電体１２を介して接続されている
ので、配線距離が短い。そして、この半導体装置は、親
チップ１のバンプ８を用いて、配線基板１０に面実装す
ることができる。バンプ８は、たとえば、配線基板１０
に設けられた接続パッド１１に接続することができる。
このため、親チップ１および子チップ２，３は、短い距
離で外部接続できる。
【００２６】以上のように、この半導体装置は内部接
続、外部接続ともに短い配線長でなされている。このた
め、内部での信号伝送速度および外部との信号伝送速度
はともに大きいので、半導体装置全体として信号伝送速
度を向上することができる。子チップ４（図１参照）の
構造および親チップ１との接続様式は、子チップ２，３
と同様である。したがって、子チップ４も短い距離で外
部接続できる。親チップ１および子チップ２，３を、同
種の半導体材料（たとえば、シリコン）で構成すること
により、これらの熱膨張係数を一致させることができる
ので、熱膨張／収縮の差により応力が生じ接合が劣化す
ることを回避できる。
【００２７】親チップ１の配線Ｌ１１，Ｌ１２，Ｌ１
３，Ｌ１２３は、子チップ２，３の配線Ｌ２１，Ｌ２
２，Ｌ３１，Ｌ３３に比べて、幅が広くかつ厚さが厚い
ので、単位長さあたりの抵抗が低い。したがって、親チ
ップ１の配線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子
チップ２，３間を接続する長い配線Ｌ１２３を含んでい
ても、全体として低い抵抗を有する。親チップ１の配線
Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３は、子チップ２，３
の配線Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３と比べて、厚さ
が同じで幅のみが広くてもよく、幅が同じで厚さのみが
厚くてもよい。また、親チップ１の配線Ｌ１１，Ｌ１
２，Ｌ１３，Ｌ１２３は、子チップ２，３の配線Ｌ２
１，Ｌ２２，Ｌ３１，Ｌ３３と比べて、一律に幅が広く
または（および）厚さが厚くされている必要はない。た
とえば、子チップ２の機能素子２ｃと子チップ３の機能
素子３ｃとを接続するための長い配線Ｌ１２３のみを幅
が広くまたは（および）厚さが厚くされていてもよい。
この場合、効率的に親チップ１の配線Ｌ１１，Ｌ１２，
Ｌ１３，Ｌ１２３の平均的な抵抗を低減することができ
る。
【００２８】バンプ８は、スルーホール９の直下に配さ
れていなくてもよい。その場合、活性面１ａと反対側の
面に配線を設け、スルーホール９内の導電体１２とバン
プ８とを接続してもよい。その場合、スルーホール９の
内部は、完全に導電体１２で充填されていなくてもよ
く、たとえば、スルーホール９の内面のみにめっき等に
より導電膜が形成されていてもよい。親チップ１の活性
面１ａや子チップ２，３，４，５，６を保護するため
に、これらを含む領域が樹脂で封止されていてもよい。
【００２９】その他、特許請求の範囲に記載された事項
の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の図解的
な斜視図である。
【図２】図１の半導体装置の図解的な断面図である。
【図３】親チップおよび子チップの配線を示す図解的な
断面図である。
【符号の説明】
１ 親チップ ２，３，４，５，６ 子チップ １ａ，２ａ，３ａ 活性面 ２ｂ，３ｂ，８ バンプ １ｃ，２ｃ，３ｃ 機能素子 Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１２３ 親チップの配線 Ｌ２１，Ｌ２２，Ｌ３１，Ｌ３３ 子チップの配線 ９ スルーホール １２ 導電体

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体チップと、互いに横方向に配
    された第２の半導体チップおよび第３の半導体チップと
    を活性面を対向させて相互接続して構成される半導体装
    置であって、 上記第２の半導体チップおよび上記第３の半導体チップ
    が、それぞれ活性面に機能素子を備えており、 上記第１の半導体チップが、活性面に上記第２の半導体
    チップおよび上記第３の半導体チップを接続する配線を
    備えており、活性面とは反対側の面に外部接続用の端子
    を備えていることを特徴とする半導体装置。
  2. 【請求項２】上記第１の半導体チップが、活性面に機能
    素子を備えていることを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】上記第１の半導体チップが、スルーホール
    を有することを特徴とする請求項１または２記載の半導
    体装置。
  4. 【請求項４】上記第２の半導体チップおよび上記第３の
    半導体チップが、それぞれ内部の機能素子を相互に接続
    する配線を備えており、 上記第１の半導体チップの配線が、上記第２の半導体チ
    ップの配線および上記第３の半導体チップの配線より断
    面積が大きいことを特徴とする請求項１ないし３のいず
    れかに記載の半導体装置。
JP2001302288A 2001-09-28 2001-09-28 半導体装置 Expired - Lifetime JP4917225B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2001302288A JP4917225B2 (ja) 2001-09-28 2001-09-28 半導体装置
US10/255,961 US6727582B2 (en) 2001-09-28 2002-09-27 Semiconductor device
US10/754,605 US7091591B2 (en) 2001-09-28 2004-01-12 Semiconductor device
US11/451,400 US7687896B2 (en) 2001-09-28 2006-06-13 Semiconductor device having a stacked chip structure
US12/659,296 US20100164087A1 (en) 2001-09-28 2010-03-03 Semiconductor device having a stacked chip structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001302288A JP4917225B2 (ja) 2001-09-28 2001-09-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2003110084A true JP2003110084A (ja) 2003-04-11
JP4917225B2 JP4917225B2 (ja) 2012-04-18

Family

ID=19122555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001302288A Expired - Lifetime JP4917225B2 (ja) 2001-09-28 2001-09-28 半導体装置

Country Status (2)

Country Link
US (4) US6727582B2 (ja)
JP (1) JP4917225B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005043622A1 (ja) * 2003-10-30 2005-05-12 Japan Science And Technology Agency 半導体装置及びその製造方法
JP2006278817A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
US7223634B2 (en) 2003-07-31 2007-05-29 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, circuit board, and electronic apparatus
JP2007516616A (ja) * 2003-12-17 2007-06-21 チップパック，インク． ダイの上にスタックされたインバーテッドパッケージを有するマルチチップパッケージモジュール
CN100461403C (zh) * 2005-02-18 2009-02-11 富士通微电子株式会社 半导体器件
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK2284266T3 (da) 2002-11-14 2014-01-13 Thermo Fisher Scient Biosciences Inc sIRNA-MOLEKYLE MOD TP53
JP3972813B2 (ja) * 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4074862B2 (ja) * 2004-03-24 2008-04-16 ローム株式会社 半導体装置の製造方法、半導体装置、および半導体チップ
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법
US20060182993A1 (en) * 2004-08-10 2006-08-17 Mitsubishi Chemical Corporation Compositions for organic electroluminescent device and organic electroluminescent device
JP2006278906A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7838997B2 (en) 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7560813B2 (en) * 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7781886B2 (en) * 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US8294252B1 (en) * 2006-08-31 2012-10-23 Altera Corporation Stacked semiconductor substrates
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US8014166B2 (en) * 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
TWI798525B (zh) * 2010-02-16 2023-04-11 凡 歐貝克 具有半導體裝置和結構之系統
CN102315203A (zh) * 2010-07-08 2012-01-11 环鸿科技股份有限公司 芯片与基材的组装结构
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
KR101883152B1 (ko) * 2011-08-04 2018-08-01 삼성전자 주식회사 반도체 장치
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
US10475759B2 (en) * 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8546955B1 (en) * 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US9589913B1 (en) * 2013-03-29 2017-03-07 Rockwell Collins, Inc. Flip chip stacking utilizing interposer
KR102551751B1 (ko) 2018-11-06 2023-07-05 삼성전자주식회사 반도체 패키지

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151701A (ja) * 1992-11-09 1994-05-31 Sharp Corp 半導体装置の製造方法
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール
JPH1070235A (ja) * 1996-08-27 1998-03-10 Matsushita Electric Ind Co Ltd 半導体装置
WO1998040915A1 (fr) * 1997-03-10 1998-09-17 Seiko Epson Corporation Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime
JPH11111913A (ja) * 1997-09-30 1999-04-23 Fuji Xerox Co Ltd 機能変更可能な半導体装置
JPH11195746A (ja) * 1997-10-08 1999-07-21 Lucent Technol Inc 集積回路パッケージ
JPH11288977A (ja) * 1998-03-31 1999-10-19 Nippon Steel Corp 複数チップ混載型半導体装置
JP2000012764A (ja) * 1998-06-17 2000-01-14 Toshiba Corp 半導体集積回路装置
JP2000114386A (ja) * 1998-10-08 2000-04-21 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
JP2001135776A (ja) * 1999-11-02 2001-05-18 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
JPH04133473A (ja) * 1990-09-26 1992-05-07 Seiko Epson Corp 半導体装置
JP3092676B2 (ja) 1991-10-17 2000-09-25 日立電線株式会社 半導体装置
JPH07176684A (ja) 1993-12-17 1995-07-14 Interu Japan Kk 半導体装置
FR2720190B1 (fr) * 1994-05-20 1996-08-02 Matra Marconi Space France Procédé de raccordement des plages de sortie d'une puce à circuit intégré, et module multipuces ainsi obtenu.
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US6365975B1 (en) * 1997-04-02 2002-04-02 Tessera, Inc. Chip with internal signal routing in external element
US5798567A (en) * 1997-08-21 1998-08-25 Hewlett-Packard Company Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
US6265771B1 (en) * 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
JP3718360B2 (ja) * 1999-02-09 2005-11-24 ローム株式会社 半導体装置
JP2000311982A (ja) 1999-04-26 2000-11-07 Toshiba Corp 半導体装置と半導体モジュールおよびそれらの製造方法
JP3360655B2 (ja) * 1999-07-08 2002-12-24 日本電気株式会社 半導体装置
TW415056B (en) * 1999-08-05 2000-12-11 Siliconware Precision Industries Co Ltd Multi-chip packaging structure
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
JP3765952B2 (ja) * 1999-10-19 2006-04-12 富士通株式会社 半導体装置
US6351391B1 (en) * 2000-05-15 2002-02-26 International Business Machines Corporation Signal busses on printed board structures mounting ASIC chips with signal termination resistor devices using planar signal terminating devices
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151701A (ja) * 1992-11-09 1994-05-31 Sharp Corp 半導体装置の製造方法
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール
JPH1070235A (ja) * 1996-08-27 1998-03-10 Matsushita Electric Ind Co Ltd 半導体装置
WO1998040915A1 (fr) * 1997-03-10 1998-09-17 Seiko Epson Corporation Composant electronique et dispositif a semi-conducteurs, procede de fabrication correspondant, carte a circuit imprime ainsi equipee, et equipement electronique comportant cette carte a circuit imprime
JPH11111913A (ja) * 1997-09-30 1999-04-23 Fuji Xerox Co Ltd 機能変更可能な半導体装置
JPH11195746A (ja) * 1997-10-08 1999-07-21 Lucent Technol Inc 集積回路パッケージ
JPH11288977A (ja) * 1998-03-31 1999-10-19 Nippon Steel Corp 複数チップ混載型半導体装置
JP2000012764A (ja) * 1998-06-17 2000-01-14 Toshiba Corp 半導体集積回路装置
JP2000114386A (ja) * 1998-10-08 2000-04-21 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法
JP2001135776A (ja) * 1999-11-02 2001-05-18 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7223634B2 (en) 2003-07-31 2007-05-29 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, circuit board, and electronic apparatus
US9093431B2 (en) 2003-10-30 2015-07-28 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
EP1686623A1 (en) * 2003-10-30 2006-08-02 Japan Science and Technology Agency Semiconductor device and process for fabricating the same
US8664666B2 (en) 2003-10-30 2014-03-04 Oki Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
US11127657B2 (en) 2003-10-30 2021-09-21 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
US9559041B2 (en) 2003-10-30 2017-01-31 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
KR100814177B1 (ko) * 2003-10-30 2008-03-14 마사미치 이시하라 반도체 장치 및 그 제조방법
US10559521B2 (en) 2003-10-30 2020-02-11 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
US10199310B2 (en) 2003-10-30 2019-02-05 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
US7944058B2 (en) 2003-10-30 2011-05-17 Oki Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
US9887147B2 (en) 2003-10-30 2018-02-06 Lapis Semiconductor Co., Ltd. Semiconductor device and process for fabricating the same
WO2005043622A1 (ja) * 2003-10-30 2005-05-12 Japan Science And Technology Agency 半導体装置及びその製造方法
EP1686623A4 (en) * 2003-10-30 2007-07-11 Japan Science & Tech Agency SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
JP2007516616A (ja) * 2003-12-17 2007-06-21 チップパック，インク． ダイの上にスタックされたインバーテッドパッケージを有するマルチチップパッケージモジュール
US8970049B2 (en) 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
CN100461403C (zh) * 2005-02-18 2009-02-11 富士通微电子株式会社 半导体器件
US9076789B2 (en) 2005-02-18 2015-07-07 Socionext Inc. Semiconductor device having a high frequency external connection electrode positioned within a via hole
US8344490B2 (en) 2005-02-18 2013-01-01 Fujitsu Semiconductor Limited Semiconductor device having a high frequency electrode positioned with a via hole
JP4575205B2 (ja) * 2005-03-30 2010-11-04 Ｏｋｉセミコンダクタ株式会社 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
JP2006278817A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
JP4917225B2 (ja) 2012-04-18
US20060275957A1 (en) 2006-12-07
US6727582B2 (en) 2004-04-27
US20030062620A1 (en) 2003-04-03
US7687896B2 (en) 2010-03-30
US20100164087A1 (en) 2010-07-01
US20040140555A1 (en) 2004-07-22
US7091591B2 (en) 2006-08-15

Similar Documents

Publication Publication Date Title
JP4917225B2 (ja) 半導体装置
US11469201B2 (en) Semiconductor package and method for fabricating base for semiconductor package
TWI479630B (zh) 具中心接觸件之增強堆疊微電子總成以及其之系統、模組及配置
KR100535181B1 (ko) 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
US20180012831A1 (en) Semiconductor device
KR20140028014A (ko) 두 개 이상의 다이에 대한 다중 다이 페이스-다운 적층
US20050173796A1 (en) Microelectronic assembly having array including passive elements and interconnects
US7230332B2 (en) Chip package with embedded component
JP3171172B2 (ja) 混成集積回路
US6759753B2 (en) Multi-chip package
JP2005286126A (ja) 半導体装置
JPH0575014A (ja) 半導体チツプの実装構造
JP4083376B2 (ja) 半導体モジュール
JP2001177049A (ja) 半導体装置及びｉｃカード
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100776130B1 (ko) 적층형 반도체 패키지
JP2005101186A (ja) 積層型半導体集積回路
US20030057569A1 (en) Semiconductor device
JP2001168227A (ja) 多ピン・ボールグリッドアレイ・パッケージ用の基板、多ピン・ボールグリッドアレイ・パッケージ及び半導体装置
JPH0685010A (ja) マルチチップモジュール
JPH04184962A (ja) 半導体集積回路装置
TW515057B (en) Stackable flip-chip ball grid array package body
JPH02210858A (ja) 半導体装置
KR20040057657A (ko) 패키지의 적층 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110922

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120119

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4917225

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350