JP2978644B2 - Ｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｐｒｏｍ内蔵マイクロコンピュータInfo
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- JP2978644B2 JP2978644B2 JP22846592A JP22846592A JP2978644B2 JP 2978644 B2 JP2978644 B2 JP 2978644B2 JP 22846592 A JP22846592 A JP 22846592A JP 22846592 A JP22846592 A JP 22846592A JP 2978644 B2 JP2978644 B2 JP 2978644B2
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- Japan
- Prior art keywords
- prom
- circuit
- predetermined voltage
- built
- microcomputer
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- Microcomputers (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＲＯＭ内蔵マイクロコ
ンピュータに関する。
ンピュータに関する。
【０００２】
【従来の技術】図２は、一般的なＰＲＯＭ内蔵マイクロ
コンピュータの一例を示す図である。クロック端子２０
１、モード設定端子２０２はモードコントロール回路２
０３に接続され、モードコントロール回路２０３は電圧
制御回路２０４、プログラムカウンタ２０５に接続さ
れ、プログラムカウンタ２０５は所定の本数のアドレス
線をＰＲＯＭ２０７に出力し、電圧制御回路２０４は所
定の電圧をＰＲＯＭ２０７に供給する。ＰＲＯＭ２０７
の出力（８ビット分）は切り替え回路２０６に接続さ
れ、切り替え回路２０６の出力（８ビット分）はＣＰＵ
２０８と端子２０９〜２１６に接続されている。
コンピュータの一例を示す図である。クロック端子２０
１、モード設定端子２０２はモードコントロール回路２
０３に接続され、モードコントロール回路２０３は電圧
制御回路２０４、プログラムカウンタ２０５に接続さ
れ、プログラムカウンタ２０５は所定の本数のアドレス
線をＰＲＯＭ２０７に出力し、電圧制御回路２０４は所
定の電圧をＰＲＯＭ２０７に供給する。ＰＲＯＭ２０７
の出力（８ビット分）は切り替え回路２０６に接続さ
れ、切り替え回路２０６の出力（８ビット分）はＣＰＵ
２０８と端子２０９〜２１６に接続されている。
【０００３】図２を元に従来のＰＲＯＭ内蔵マイクロコ
ンピュータにおいて、ＰＲＯＭに書き込んだ内容を読み
出す場合の動作について説明する。
ンピュータにおいて、ＰＲＯＭに書き込んだ内容を読み
出す場合の動作について説明する。
【０００４】モード設定端子２０２を所定の状態（たと
えば１０Ｖ以上）にすることにより、切り替え回路２０
６はＰＲＯＭ２０７の出力を端子２０９〜２１６に出力
し、電圧制御回路２０４はＰＲＯＭ２０７に所定の電圧
を供給する。ＰＲＯＭ２０７内では、記憶セルのコント
ロールゲートに前記所定電圧が供給される。また、クロ
ック端子２０１に所定の数のクロック信号を入力するこ
とにより、プログラムカウンタ２０５は、読み出そうと
しているアドレスをＰＲＯＭ２０７に出力する。
えば１０Ｖ以上）にすることにより、切り替え回路２０
６はＰＲＯＭ２０７の出力を端子２０９〜２１６に出力
し、電圧制御回路２０４はＰＲＯＭ２０７に所定の電圧
を供給する。ＰＲＯＭ２０７内では、記憶セルのコント
ロールゲートに前記所定電圧が供給される。また、クロ
ック端子２０１に所定の数のクロック信号を入力するこ
とにより、プログラムカウンタ２０５は、読み出そうと
しているアドレスをＰＲＯＭ２０７に出力する。
【０００５】以上の設定により、ＰＲＯＭ２０７の所定
アドレスに書き込んだ内容を、端子２０９〜２１６に出
力することができる。さらにクロック端子２０１からク
ロック信号を入力することによりプログラムカウンタ２
０５の指すアドレスを変更することができ、このマイク
ロコンピュータの外部から、ＰＲＯＭに書き込んでいる
全てのアドレスの内容を読み出すことができる。
アドレスに書き込んだ内容を、端子２０９〜２１６に出
力することができる。さらにクロック端子２０１からク
ロック信号を入力することによりプログラムカウンタ２
０５の指すアドレスを変更することができ、このマイク
ロコンピュータの外部から、ＰＲＯＭに書き込んでいる
全てのアドレスの内容を読み出すことができる。
【０００６】ここで、記憶セルがデータをどのように記
憶しているか説明する。
憶しているか説明する。
【０００７】図３は一般的な記憶セルの断面図である。
論理値１を書き込んだ状態とは、フローティングゲート
３０１に電荷がたまっていない状態を指し、コントロー
ルゲート３０２の電圧が２Ｖ程度以上でソース３０３、
ドレイン３０４間が“オン”状態（以下、このときのコ
ントロールゲート３０２の電圧をＶＴとする）になる。
論理値１を書き込んだ状態とは、フローティングゲート
３０１に電荷がたまっていない状態を指し、コントロー
ルゲート３０２の電圧が２Ｖ程度以上でソース３０３、
ドレイン３０４間が“オン”状態（以下、このときのコ
ントロールゲート３０２の電圧をＶＴとする）になる。
【０００８】また、論理値０を書き込んだ状態とは、フ
ローティングゲート３０１にマイナスの電荷がたまって
いる状態を指し、ＶＴは８Ｖ程度以上となる。フローテ
ィングゲート３０１は、周囲をＳｉＯ2 絶縁層３０５に
囲まれ、どこにも接続されていないために、理想的には
たまっている電荷がぬけることはないが、実際には、わ
ずかづつではあるが電荷がぬけていき、ＶＴがさがって
くる。
ローティングゲート３０１にマイナスの電荷がたまって
いる状態を指し、ＶＴは８Ｖ程度以上となる。フローテ
ィングゲート３０１は、周囲をＳｉＯ2 絶縁層３０５に
囲まれ、どこにも接続されていないために、理想的には
たまっている電荷がぬけることはないが、実際には、わ
ずかづつではあるが電荷がぬけていき、ＶＴがさがって
くる。
【０００９】一般的に、良好な製造条件下にあれば、Ｖ
Ｔが下がり始めるまでに数十年かかるが、悪い製造条件
下では、数時間で下がり始める場合もある。スクリーニ
ング時に、その製品が保証している年数電荷がぬけない
かテストするために、高温環境下に置く等の加速試験を
行うが、ユーザの使用環境は色々であり、完全なスクリ
ーニングは不可能である。
Ｔが下がり始めるまでに数十年かかるが、悪い製造条件
下では、数時間で下がり始める場合もある。スクリーニ
ング時に、その製品が保証している年数電荷がぬけない
かテストするために、高温環境下に置く等の加速試験を
行うが、ユーザの使用環境は色々であり、完全なスクリ
ーニングは不可能である。
【００１０】
【発明が解決しようとする課題】以上説明した通り、従
来のＰＲＯＭ内蔵マイクロコンピュータは、フローティ
ングゲートにたまっているマイナス電荷が僅かづつでは
あるがぬけていくために、装置に組み込んだ後、いつか
は誤動作するようになる。しかしながら、装置に組み込
んだ後に電荷のぬけを検出するので、多くの端子に検出
するための処理を施さなくてはならず、また、ＰＲＯＭ
に書き込んでいる内容を別に用意しなくてはならず、実
用的でない。
来のＰＲＯＭ内蔵マイクロコンピュータは、フローティ
ングゲートにたまっているマイナス電荷が僅かづつでは
あるがぬけていくために、装置に組み込んだ後、いつか
は誤動作するようになる。しかしながら、装置に組み込
んだ後に電荷のぬけを検出するので、多くの端子に検出
するための処理を施さなくてはならず、また、ＰＲＯＭ
に書き込んでいる内容を別に用意しなくてはならず、実
用的でない。
【００１１】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＰＲＯ
Ｍ内蔵マイクロコンピュータを提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＰＲＯ
Ｍ内蔵マイクロコンピュータを提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＰＲＯＭ内蔵マイクロコンピュータ
は、マイクロコンピュータに内蔵された複数ビットを並
列に出力可能なＰＲＯＭにおいて、記憶セルのコントロ
ールゲートを第１の所定電圧または第２の所定電圧にす
る電圧制御回路と、前記第１の所定電圧において、読み
出したデータを記憶するラッチ回路と、前記第２の所定
電圧において読み出したデータと前記ラッチ回路に記憶
したデータとを比較する比較回路と、を備え、前記比較
回路の比較結果を１個の出力端子に出力することを特徴
とする。
に、本発明に係るＰＲＯＭ内蔵マイクロコンピュータ
は、マイクロコンピュータに内蔵された複数ビットを並
列に出力可能なＰＲＯＭにおいて、記憶セルのコントロ
ールゲートを第１の所定電圧または第２の所定電圧にす
る電圧制御回路と、前記第１の所定電圧において、読み
出したデータを記憶するラッチ回路と、前記第２の所定
電圧において読み出したデータと前記ラッチ回路に記憶
したデータとを比較する比較回路と、を備え、前記比較
回路の比較結果を１個の出力端子に出力することを特徴
とする。
【００１３】
【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。
図面を参照しながら具体的に説明する。
【００１４】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【００１５】図１を参照するに、クロック端子１０１、
モード設定端子１０２はモードコントロール回路１０３
に接続され、モードコントロール回路１０３は電圧制御
回路１０４、プログラムカウンタ１０５、切り替え回路
１０６、ラッチ１１７、比較回路１１８に接続されてい
る。プログラムカウンタ１０５は所定の本数のアドレス
線をＰＲＯＭ１０７に出力し、電圧制御回路１０４は所
定の電圧をＰＲＯＭ１０７に供給する。ＰＲＯＭ１０７
の出力（８ビット分）は切り替え回路１０６に接続さ
れ、切り替え回路１０６の出力（８ビット分）はＣＰＵ
１０８とラッチ１１７、比較回路１１８に接続されてい
る。比較回路１１８は一致信号を端子１１９に出力して
いる。
モード設定端子１０２はモードコントロール回路１０３
に接続され、モードコントロール回路１０３は電圧制御
回路１０４、プログラムカウンタ１０５、切り替え回路
１０６、ラッチ１１７、比較回路１１８に接続されてい
る。プログラムカウンタ１０５は所定の本数のアドレス
線をＰＲＯＭ１０７に出力し、電圧制御回路１０４は所
定の電圧をＰＲＯＭ１０７に供給する。ＰＲＯＭ１０７
の出力（８ビット分）は切り替え回路１０６に接続さ
れ、切り替え回路１０６の出力（８ビット分）はＣＰＵ
１０８とラッチ１１７、比較回路１１８に接続されてい
る。比較回路１１８は一致信号を端子１１９に出力して
いる。
【００１６】図１を元に本発明に係るＰＲＯＭの読み出
し動作については説明する。モード設定端子１０２を所
定の状態（たとえば１０Ｖ以上）にすることにより、電
圧制御回路１０４は第１の所定電圧（たとえば３Ｖ）を
ＰＲＯＭ１０７に出力し、ＰＲＯＭ１０７内の記憶セル
のコントロールゲートを前記第１の所定電圧にする。さ
らに、切り替え回路１０６は、ＰＲＯＭ１０７の出力を
ラッチ１１７に接続し、ラッチ１１７はＰＲＯＭ１０７
の出力をラッチする。
し動作については説明する。モード設定端子１０２を所
定の状態（たとえば１０Ｖ以上）にすることにより、電
圧制御回路１０４は第１の所定電圧（たとえば３Ｖ）を
ＰＲＯＭ１０７に出力し、ＰＲＯＭ１０７内の記憶セル
のコントロールゲートを前記第１の所定電圧にする。さ
らに、切り替え回路１０６は、ＰＲＯＭ１０７の出力を
ラッチ１１７に接続し、ラッチ１１７はＰＲＯＭ１０７
の出力をラッチする。
【００１７】次に、モード設定端子１０２を所定の状態
（たとえば５Ｖ）にすることにより、電圧制御回路１０
４は第２の所定電圧（たとえば７Ｖ）をＰＲＯＭ１０７
に出力し、ＰＲＯＭ１０７内の記憶セルのコントロール
ゲートを前記第２の所定電圧にする。
（たとえば５Ｖ）にすることにより、電圧制御回路１０
４は第２の所定電圧（たとえば７Ｖ）をＰＲＯＭ１０７
に出力し、ＰＲＯＭ１０７内の記憶セルのコントロール
ゲートを前記第２の所定電圧にする。
【００１８】さらに、切り替え回路１０６は、ＰＲＯＭ
１０７の出力を比較回路１１８に出力し、比較回路１１
８は、今入力されたＰＲＯＭ１０７の出力とラッチ１１
７にラッチされている内容とを比較し、一致していれば
所定の一致信号を端子１１９に出力する。また、クロッ
ク端子１０１に所定の数のクロック信号を入力すること
により、プログラムカウンタ１０５は、読み出そうとし
ているアドレスをＰＲＯＭ１０７に出力する。
１０７の出力を比較回路１１８に出力し、比較回路１１
８は、今入力されたＰＲＯＭ１０７の出力とラッチ１１
７にラッチされている内容とを比較し、一致していれば
所定の一致信号を端子１１９に出力する。また、クロッ
ク端子１０１に所定の数のクロック信号を入力すること
により、プログラムカウンタ１０５は、読み出そうとし
ているアドレスをＰＲＯＭ１０７に出力する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
第１の所定電圧と第２の所定電圧にて読み出した内容を
比較することにより、記憶セルの電荷ぬけを、外部より
ごく少数端子で検出することができ、装置に組み込んだ
後にも、装置の電源投入時にテストするようにしておく
等により、装置の誤動作を的確に防止することができ
る。
第１の所定電圧と第２の所定電圧にて読み出した内容を
比較することにより、記憶セルの電荷ぬけを、外部より
ごく少数端子で検出することができ、装置に組み込んだ
後にも、装置の電源投入時にテストするようにしておく
等により、装置の誤動作を的確に防止することができ
る。
【図１】本発明の一実施例を示すブロック構成図であ
る。
る。
【図２】従来の回路例を示すブロック図である。
【図３】一般的な記憶セルの断面図である。
１１９、２０９〜２１６…端子 １０１、２０１…クロック端子 １０２、２０２…モード設定端子 １０３、２０３…モードコントロール回路 １０４、２０４…電圧制御回路 １０５、２０５…プログラムカウンタ １０６、２０６…切り替え回路 １０７、２０７…ＰＲＯＭ １０８、２０８…ＣＰＵ １１７…ラッチ １１８…比較回路 ３０１…フローティングゲート ３０２…コントロールゲート ３０３…Ｎチャンネル型拡散層ソース ３０４…Ｎチャンネル型拡散層ドレイン ３０５…ＳｉＯ2 絶縁層 ３０６…Ｐ型シリコン単結晶基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G06F 15/78 G11C 16/02
Claims (2)
- 【請求項１】 マイクロコンピュータに内蔵された複数
ビットを並列に出力可能なＰＲＯＭにおいて、記憶セル
のコントロールゲートを第１の所定電圧または第２の所
定電圧にする電圧制御回路と、 前記第１の所定電圧において、読み出したデータを記憶
するラッチ回路と、 前記第２の所定電圧において読み出したデータと前記ラ
ッチ回路に記憶したデータとを比較する比較回路と、 を備え、前記比較回路の比較結果を１個の出力端子に出
力することを特徴としたＰＲＯＭ内蔵マイクロコンピュ
ータ。 - 【請求項２】 前記ラッチ回路、前記比較回路、前記Ｐ
ＲＯＭ及びモードコントロール回路間に、該モードコン
トロール回路の制御により前記ＰＲＯＭの出力を前記ラ
ッチ回路または前記比較回路に切り替え出力する切り替
え回路を有することを更に特徴とする請求項１に記載の
ＰＲＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22846592A JP2978644B2 (ja) | 1992-08-27 | 1992-08-27 | Ｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22846592A JP2978644B2 (ja) | 1992-08-27 | 1992-08-27 | Ｐｒｏｍ内蔵マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676600A JPH0676600A (ja) | 1994-03-18 |
| JP2978644B2 true JP2978644B2 (ja) | 1999-11-15 |
Family
ID=16876911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22846592A Expired - Lifetime JP2978644B2 (ja) | 1992-08-27 | 1992-08-27 | Ｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2978644B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2649002C (en) * | 2006-12-22 | 2010-04-20 | Sidense Corp. | A program verify method for otp memories |
| JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175998A (ja) * | 1986-01-29 | 1987-08-01 | Hitachi Ltd | Ｒｏｍのリフレツシユ方式 |
| JPH02105393A (ja) * | 1988-10-13 | 1990-04-17 | Nec Corp | プログラマブル・リードオンリ・メモリ |
-
1992
- 1992-08-27 JP JP22846592A patent/JP2978644B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0676600A (ja) | 1994-03-18 |
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