JP2613674B2 - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JP2613674B2 JP2613674B2 JP2295013A JP29501390A JP2613674B2 JP 2613674 B2 JP2613674 B2 JP 2613674B2 JP 2295013 A JP2295013 A JP 2295013A JP 29501390 A JP29501390 A JP 29501390A JP 2613674 B2 JP2613674 B2 JP 2613674B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- memory
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリを内蔵した集積回路装置に関する。
［従来の技術］ CPU（中央処理装置）、周辺回路及びROM（読みだし専
用メモリ）等からなるシステムを１つの半導体チップ上
に形成した従来の集積回路装置は、そのROMの良否を判
定するために、テストモードを設定することによりROM
に書き込まれているデータを外部に読み出すことができ
るように構成されており、この読み出されたデータと所
定のデータとを比較することによってROMの良否を判定
している。
用メモリ）等からなるシステムを１つの半導体チップ上
に形成した従来の集積回路装置は、そのROMの良否を判
定するために、テストモードを設定することによりROM
に書き込まれているデータを外部に読み出すことができ
るように構成されており、この読み出されたデータと所
定のデータとを比較することによってROMの良否を判定
している。
［発明が解決しようとする課題］ しかしながら、上記の従来の集積回路装置において
は、誰でもこのROMのデータを容易に入手することがで
きるので、ROM内のデータを秘密にしておくことができ
ないとい問題がある。
は、誰でもこのROMのデータを容易に入手することがで
きるので、ROM内のデータを秘密にしておくことができ
ないとい問題がある。
本発明は上記問題に鑑みなされたものであり、メモリ
内に記憶されているデータを外部に読み出すことなく、
該メモリの良否を判定することのできる集積回路装置を
提供することにある。
内に記憶されているデータを外部に読み出すことなく、
該メモリの良否を判定することのできる集積回路装置を
提供することにある。
［課題を解決するための手段］ 本発明の前記目的は、メモリ及びデータ入出力回路を
含む集積回路装置であって、メモリの良否を判定すべく
データ入出力回路を外部からデータを入力することのみ
が可能なテストモードに設定する手段と、テストモード
が設定されたときに外部から供給されるデータとメモリ
から読み出されたデータとを順次比較する手段と、外部
供給データとメモリ読み出しデータとの各比較結果がす
べて一致のときに、一致検出信号を出力し、一以上の不
一致があったときは不一致検出信号を出力する出力制御
手段と、出力制御手段の出力を外部に出力する手段とを
備え、出力制御手段は、一致検出信号をカウントするカ
ウンタであることを特徴とする集積回路装置によって達
成される。
含む集積回路装置であって、メモリの良否を判定すべく
データ入出力回路を外部からデータを入力することのみ
が可能なテストモードに設定する手段と、テストモード
が設定されたときに外部から供給されるデータとメモリ
から読み出されたデータとを順次比較する手段と、外部
供給データとメモリ読み出しデータとの各比較結果がす
べて一致のときに、一致検出信号を出力し、一以上の不
一致があったときは不一致検出信号を出力する出力制御
手段と、出力制御手段の出力を外部に出力する手段とを
備え、出力制御手段は、一致検出信号をカウントするカ
ウンタであることを特徴とする集積回路装置によって達
成される。
［作用］ 集積回路装置に内蔵されたROM等のメモリに書き込ま
れているデータが正常であるか否かを判定する際、まず
テストモードを設定する。これにより、データ入出力回
路は、データを出力することが禁止され、データを入力
することのみが可能な状態になる。この状態で外部から
所定のデータを集積回路装置に入力する。集積回路装置
はこの入力されたデータとメモリから読み出したデータ
とを比較し、これらが一致するか否かを示す信号を外部
に出力する。これにより、メモリの機密性を損なうこと
なくメモリの良否を判定することができる。
れているデータが正常であるか否かを判定する際、まず
テストモードを設定する。これにより、データ入出力回
路は、データを出力することが禁止され、データを入力
することのみが可能な状態になる。この状態で外部から
所定のデータを集積回路装置に入力する。集積回路装置
はこの入力されたデータとメモリから読み出したデータ
とを比較し、これらが一致するか否かを示す信号を外部
に出力する。これにより、メモリの機密性を損なうこと
なくメモリの良否を判定することができる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。第
１図は本発明に係る集積回路装置の一実施例を示す要部
ブロック図、第２図は第１図の比較回路の具体例を示す
回路図、第３図は第１図の出力制御部の具体例を示す回
路図である。
１図は本発明に係る集積回路装置の一実施例を示す要部
ブロック図、第２図は第１図の比較回路の具体例を示す
回路図、第３図は第１図の出力制御部の具体例を示す回
路図である。
第１図の集積回路装置は、不図示のCPUとこのCPUに関
連する周辺回路及びメモリを含んでなる。
連する周辺回路及びメモリを含んでなる。
第１図において、11はROM、12は外部との間でデータ
の入出力を行うデータ入出力部でありデータバス13を介
してデータ入出力端子14に接続されている。16はデータ
入出力部12及び内部データバス15aを経て外部から入力
されるデータDEXTと内部データバス15bを経てROM11から
読み出されるデータDROMとを比較する比較回路、17はRO
M11のテスト時、データ入出力時12を入力のみが可能な
状態に設定するとともに比較回路16をアクティブにする
制御回路、18は比較結果を所定のタイミングで１回だけ
出力するための出力制御部である。
の入出力を行うデータ入出力部でありデータバス13を介
してデータ入出力端子14に接続されている。16はデータ
入出力部12及び内部データバス15aを経て外部から入力
されるデータDEXTと内部データバス15bを経てROM11から
読み出されるデータDROMとを比較する比較回路、17はRO
M11のテスト時、データ入出力時12を入力のみが可能な
状態に設定するとともに比較回路16をアクティブにする
制御回路、18は比較結果を所定のタイミングで１回だけ
出力するための出力制御部である。
さらに、この集積回路装置にはROM11のアドレスを指
定するアドレス信号ａを入力するための入力端子19、RO
M11をアクティブにするROM選択信号ｂを入力するための
入力端子20、ROM11にデータの読み出しを命令するROMデ
ータ出力信号ｃを入力するための入力端子21、及び出力
制御部18から出力される比較結果信号ｄを外部に取り出
すための出力端子22が備えられている。
定するアドレス信号ａを入力するための入力端子19、RO
M11をアクティブにするROM選択信号ｂを入力するための
入力端子20、ROM11にデータの読み出しを命令するROMデ
ータ出力信号ｃを入力するための入力端子21、及び出力
制御部18から出力される比較結果信号ｄを外部に取り出
すための出力端子22が備えられている。
次に、第２図を参照して第２図を参照して第１図の比
較回路16の具体的な構成例を説明する。第２図の比較回
路は、外部からの８ビットのデータDEXTとROM11から読
み出された８ビットのデータDROMとを各ビット毎に比較
するためのものであり、各ビット（D1〜D7）に１対１に
対応する８個のビット比較回路23を備えている。
較回路16の具体的な構成例を説明する。第２図の比較回
路は、外部からの８ビットのデータDEXTとROM11から読
み出された８ビットのデータDROMとを各ビット毎に比較
するためのものであり、各ビット（D1〜D7）に１対１に
対応する８個のビット比較回路23を備えている。
各ビット比較回路23はANDゲートG1、NORゲートG2及び
これらのゲートの出力に接続されたORゲートG3から構成
される。例えば、データDEXT及びデータDROMの第１位の
ビットD0が互いに等しい場合には、第２図の最上部のビ
ット比較回路23のORゲートG3から“1"が出力され、異な
る場合には“0"が出力される。
これらのゲートの出力に接続されたORゲートG3から構成
される。例えば、データDEXT及びデータDROMの第１位の
ビットD0が互いに等しい場合には、第２図の最上部のビ
ット比較回路23のORゲートG3から“1"が出力され、異な
る場合には“0"が出力される。
各ビット比較回路の出力はNANDゲートG4の入力に接続
されており、このNANDゲートG4の出力が１バイト、即ち
D0〜D7についての比較の結果を示す１バイト比較結果信
号ｅとなる。D0〜D7のすべてについてデータDEXTとデー
タDROMとが一致している場合はANDゲートG4の入力はす
べて“1"であり、従って１バイト比較結果信号は“0"と
なる。
されており、このNANDゲートG4の出力が１バイト、即ち
D0〜D7についての比較の結果を示す１バイト比較結果信
号ｅとなる。D0〜D7のすべてについてデータDEXTとデー
タDROMとが一致している場合はANDゲートG4の入力はす
べて“1"であり、従って１バイト比較結果信号は“0"と
なる。
次に、第３図を参照して第１図の出力制御部18の具体
的な構成例を説明する。この出力制御部18は直列に接続
された13段のＤフリップフロップF1,F2,…,F13を備えて
おり8KバイトのROM容量に対応した回路構成となってい
る。フリップフロップF1,F2,…F13は、外部からのデー
タDEXT及びROM11から読み出されたデータDROMの各１バ
イト分のデータが一致している時に比較回路23から出力
される１バイト比較結果信号の数をカウントアップする
カウンタであり、8Kバイトのすべについてデータが一致
すると最終段のフリップフロップF13から“1"がANDゲー
ト24の一方の入力に供給される。
的な構成例を説明する。この出力制御部18は直列に接続
された13段のＤフリップフロップF1,F2,…,F13を備えて
おり8KバイトのROM容量に対応した回路構成となってい
る。フリップフロップF1,F2,…F13は、外部からのデー
タDEXT及びROM11から読み出されたデータDROMの各１バ
イト分のデータが一致している時に比較回路23から出力
される１バイト比較結果信号の数をカウントアップする
カウンタであり、8Kバイトのすべについてデータが一致
すると最終段のフリップフロップF13から“1"がANDゲー
ト24の一方の入力に供給される。
ANDゲート24の他方の入力にはインバータ25を介してR
OM11をテストする際に“0"に設定される信号ROMTSTが供
給されるので、比較結果信号ｄはテストモード時のみ出
力される。
OM11をテストする際に“0"に設定される信号ROMTSTが供
給されるので、比較結果信号ｄはテストモード時のみ出
力される。
次に上記の構成を有する集積回路装置の動作を説明す
る。
る。
テストモードが選択されると、制御回路17はデータ入
出力回路12を入力のみ可能な状態に設定するとともに比
較回路16をアクティブにし、さらに信号ROMTSTを“0"に
する。この状態で外部からアドレス信号ａ、ROM選択信
号ｂ、ROMデータ出力信号ｃが夫々入力端子19,20,21を
介してROM11に供給されるとROM11に記憶されているデー
タDROMが順次読み出されて比較回路16に入力され、外部
からデータ入出力端子14を介して順次比較回路16に入力
されるデータDEXTと１バイト毎に比較される。
出力回路12を入力のみ可能な状態に設定するとともに比
較回路16をアクティブにし、さらに信号ROMTSTを“0"に
する。この状態で外部からアドレス信号ａ、ROM選択信
号ｂ、ROMデータ出力信号ｃが夫々入力端子19,20,21を
介してROM11に供給されるとROM11に記憶されているデー
タDROMが順次読み出されて比較回路16に入力され、外部
からデータ入出力端子14を介して順次比較回路16に入力
されるデータDEXTと１バイト毎に比較される。
これらの１バイトのデータが一致している場合は比較
回路16は“0"を１バイト比較結果信号ｅとして出力制御
部18に供給する。8KバイトのすべてについてDROMとDEXT
が一致している場合は、出力制御回路18は213個の“0"
を受け取り、最終段のフリップフロップF13からROM11が
正常であることを示す比較結果信号ｄがANDゲータ24を
経て出力端子22から外部に出力される。
回路16は“0"を１バイト比較結果信号ｅとして出力制御
部18に供給する。8KバイトのすべてについてDROMとDEXT
が一致している場合は、出力制御回路18は213個の“0"
を受け取り、最終段のフリップフロップF13からROM11が
正常であることを示す比較結果信号ｄがANDゲータ24を
経て出力端子22から外部に出力される。
尚、上記実施例ではROM11の容量は8Kバイトである
が、出力制御部18のフリップフロップの段数を変えるこ
とにより、2Kバイト、4Kバイト、16Kバイト、32Kバイト
等、任意のROM容量に対応することができる。
が、出力制御部18のフリップフロップの段数を変えるこ
とにより、2Kバイト、4Kバイト、16Kバイト、32Kバイト
等、任意のROM容量に対応することができる。
［発明の効果］ 本発明の集積回路装置は、内蔵のメモリの良否を判定
すべくテストモードが設定された時に、データ入出力部
を入力のみが可能な状態に設定するとともに、外部から
入力されるデータとメモリから読み出されたデータとを
集積回路装置の内部で比較し、メモリ内のデータとは異
なる信号により比較結果を外部に出力するように構成さ
れているので、メモリに記憶されているデータの機密性
を保つことが可能になる。
すべくテストモードが設定された時に、データ入出力部
を入力のみが可能な状態に設定するとともに、外部から
入力されるデータとメモリから読み出されたデータとを
集積回路装置の内部で比較し、メモリ内のデータとは異
なる信号により比較結果を外部に出力するように構成さ
れているので、メモリに記憶されているデータの機密性
を保つことが可能になる。
第１図は本発明の集積回路装置の実施例の構成を示すブ
ロック図、第２図は第１図の比較回路の回路図、第３図
は第１図の出力制御部の回路図である。 11……ROM、12……データ入出力部、16……比較回路、1
7……制御回路、18……出力制御部、G1……ANDゲート、
G2……NORゲート、G3……ORゲート、F1〜F3……フリッ
プフロップ。
ロック図、第２図は第１図の比較回路の回路図、第３図
は第１図の出力制御部の回路図である。 11……ROM、12……データ入出力部、16……比較回路、1
7……制御回路、18……出力制御部、G1……ANDゲート、
G2……NORゲート、G3……ORゲート、F1〜F3……フリッ
プフロップ。
Claims (1)
- 【請求項１】メモリ及びデータ入出力回路を含む集積回
路装置であって、該メモリの良否を判定すべく該データ
入出力回路を外部からデータを入力することのみが可能
なテストモードに設定する手段と、該テストモードが設
定されたときに外部から供給されるデータと該メモリか
ら読み出されたデータとを順次比較する手段と、該外部
供給データと該メモリ読み出しデータとの各比較結果が
すべて一致のときに、一致検出信号を出力し、一以上の
不一致があったときは不一致検出信号を出力する出力制
御手段と、該出力制御手段の出力を外部に出力する手段
とを備え、該出力制御手段は、一致検出信号をカウント
するカウンタであることを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295013A JP2613674B2 (ja) | 1990-10-31 | 1990-10-31 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295013A JP2613674B2 (ja) | 1990-10-31 | 1990-10-31 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04168700A JPH04168700A (ja) | 1992-06-16 |
| JP2613674B2 true JP2613674B2 (ja) | 1997-05-28 |
Family
ID=17815208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295013A Expired - Fee Related JP2613674B2 (ja) | 1990-10-31 | 1990-10-31 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613674B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP5462453B2 (ja) | 2008-06-19 | 2014-04-02 | 富士通セミコンダクター株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724096A (en) * | 1980-07-16 | 1982-02-08 | Casio Comput Co Ltd | Rom checking system |
| JPS6097449A (ja) * | 1983-10-31 | 1985-05-31 | Nec Corp | 読み出し専用メモリを有する情報処理装置 |
-
1990
- 1990-10-31 JP JP2295013A patent/JP2613674B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04168700A (ja) | 1992-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0062431B1 (en) | A one chip microcomputer | |
| JP3316001B2 (ja) | 半導体メモリに対するデータ伝達方法およびこの方法を実施するための半導体メモリ | |
| US5687180A (en) | Method and circuit for checking operation of input buffers of a semiconductor circuit | |
| US5113093A (en) | Semiconductor integrated circuit with multiple operation | |
| US5164918A (en) | Integrated circuit | |
| JP2953737B2 (ja) | 複数ビット並列テスト回路を具備する半導体メモリ | |
| JP2613674B2 (ja) | 集積回路装置 | |
| KR19990079785A (ko) | 내장 자기 테스트 회로 | |
| JPH06208516A (ja) | セキュリティ回路 | |
| JP2806026B2 (ja) | メモリテスト回路 | |
| JP3224946B2 (ja) | 半導体集積回路 | |
| JP2978644B2 (ja) | Ｐｒｏｍ内蔵マイクロコンピュータ | |
| US5924123A (en) | Semiconductor storage apparatus with copy guard function | |
| JP2535833B2 (ja) | 集積回路 | |
| JPH0520474A (ja) | １チツプマイクロコンピユータ | |
| JP3092179B2 (ja) | 半導体集積回路 | |
| JPH0554641A (ja) | 半導体記憶装置 | |
| JPS601659B2 (ja) | メモリ保護方式 | |
| JPH0599987A (ja) | テスト回路 | |
| JPS62153841A (ja) | 交換レンズの情報出力装置 | |
| JPH03269900A (ja) | 半導体集積回路 | |
| JPH0561708A (ja) | 半導体集積装置 | |
| JPH08105942A (ja) | 半導体集積回路 | |
| JPH02158832A (ja) | コンパレータ | |
| JPH0793039B2 (ja) | メモリアドレス制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |