JP2975979B2 - ボールグリッドアレイ半導体パッケージ用可撓性回路基板 - Google Patents
ボールグリッドアレイ半導体パッケージ用可撓性回路基板Info
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Description
【0001】
【発明の属する技術分野】本発明はダイフラグ(Die Fl
ag)構造を有するボールグリッドアレイ(Ball Grid Ar
ray :BGA)半導体パッケージ用可撓性回路基板に関
するもので、より詳しくは半導体チップ搭載板として熱
放出及びグラウンド用ソルダボールパッドを用いたダイ
フラグ構造を有するボールグリッドアレイ半導体パッケ
ージ用可撓性回路基板に関するものである。
ag)構造を有するボールグリッドアレイ(Ball Grid Ar
ray :BGA)半導体パッケージ用可撓性回路基板に関
するもので、より詳しくは半導体チップ搭載板として熱
放出及びグラウンド用ソルダボールパッドを用いたダイ
フラグ構造を有するボールグリッドアレイ半導体パッケ
ージ用可撓性回路基板に関するものである。
【0002】
【従来の技術】一般に、ボールグリッドアレイ半導体パ
ッケージは、回路基板の上面に半導体チップが装着さ
れ、マザーボード(Mother Board)のような導電性材料
に対する電気的接続が半導体チップの付着された回路基
板面の対向面上に位置するソルダボールのアレイにより
なされる構造の半導体パッケージで、ボールグリッドア
レイ半導体パッケージは200ピン以上の多ピンデバイ
ス又は高集積化された大規模集積回路(VLSI)、マ
イクロプロセッサ等の用途として脚光を浴びている。
ッケージは、回路基板の上面に半導体チップが装着さ
れ、マザーボード(Mother Board)のような導電性材料
に対する電気的接続が半導体チップの付着された回路基
板面の対向面上に位置するソルダボールのアレイにより
なされる構造の半導体パッケージで、ボールグリッドア
レイ半導体パッケージは200ピン以上の多ピンデバイ
ス又は高集積化された大規模集積回路(VLSI)、マ
イクロプロセッサ等の用途として脚光を浴びている。
【0003】このようなボールグリッドアレイ半導体パ
ッケージに使用される回路基板としては、通常、厚さ数
百ミクロン以上の印刷回路基板が使用されてきたが、最
近、半導体パッケージの軽薄化に寄与するとともに、ビ
アホールを形成させる必要がなくて、工程性が良好であ
り、熱抵抗率が低い、厚さ数十ミクロンの範囲の可撓性
フィルムに回路パターンを形成させた可撓性回路基板が
注目を浴びている。
ッケージに使用される回路基板としては、通常、厚さ数
百ミクロン以上の印刷回路基板が使用されてきたが、最
近、半導体パッケージの軽薄化に寄与するとともに、ビ
アホールを形成させる必要がなくて、工程性が良好であ
り、熱抵抗率が低い、厚さ数十ミクロンの範囲の可撓性
フィルムに回路パターンを形成させた可撓性回路基板が
注目を浴びている。
【0004】図8は従来の平板型ダイフラグ20’構造
を有する可撓性回路基板10’を示す平面図で、このよ
うな従来のダイフラグ20’構造は正方形又は長方形の
半導体チップ搭載板30’とパワーボンディング用リン
グ又はストリップ21とから構成され、ダイフラグ2
0’の外郭部底面にソルダボールが融着されるソルダボ
ール13及び一端に金鍍金されたワイヤーボンディング
用フィンガー12が形成された多数の導電性トレース1
1が位置する。正方形又は長方形の半導体チップ搭載板
30’のコーナーにはグラウンド用トレース24が接続
され、パワーボンディング用リング又はストリップ21
にはパワーシグナル伝達トレース22が接続されてい
る。
を有する可撓性回路基板10’を示す平面図で、このよ
うな従来のダイフラグ20’構造は正方形又は長方形の
半導体チップ搭載板30’とパワーボンディング用リン
グ又はストリップ21とから構成され、ダイフラグ2
0’の外郭部底面にソルダボールが融着されるソルダボ
ール13及び一端に金鍍金されたワイヤーボンディング
用フィンガー12が形成された多数の導電性トレース1
1が位置する。正方形又は長方形の半導体チップ搭載板
30’のコーナーにはグラウンド用トレース24が接続
され、パワーボンディング用リング又はストリップ21
にはパワーシグナル伝達トレース22が接続されてい
る。
【0005】図9は従来の図8の平板型ダイフラグ2
0’の構造を有する可撓性回路基板10’を用いたボー
ルグリッドアレイ半導体パッケージ1’の側断面図であ
る。
0’の構造を有する可撓性回路基板10’を用いたボー
ルグリッドアレイ半導体パッケージ1’の側断面図であ
る。
【0006】このような従来の平板型ダイフラグ20’
構造を有する可撓性回路基板10’の全体的構成は、可
撓性樹脂フィルム14と、前記可撓性樹脂フィルム14
の上面に形成され、ソルダボールパッド13を有する電
気的導電性の多数のトレースでなる印刷回路パターン
と、前記印刷回路パターンにより取り囲まれた内側中央
部に形成される正方形又は長方形の半導体チップ搭載板
30’と、その外郭のグラウンドボンディング用リム2
3とからなる。ソルダボールパッド13の底面にはソル
ダボール5融着用ソルダボールランドが形成されるよ
う、化学的エッチング法等により可撓性樹脂フィルム1
4が穿孔されている。
構造を有する可撓性回路基板10’の全体的構成は、可
撓性樹脂フィルム14と、前記可撓性樹脂フィルム14
の上面に形成され、ソルダボールパッド13を有する電
気的導電性の多数のトレースでなる印刷回路パターン
と、前記印刷回路パターンにより取り囲まれた内側中央
部に形成される正方形又は長方形の半導体チップ搭載板
30’と、その外郭のグラウンドボンディング用リム2
3とからなる。ソルダボールパッド13の底面にはソル
ダボール5融着用ソルダボールランドが形成されるよ
う、化学的エッチング法等により可撓性樹脂フィルム1
4が穿孔されている。
【0007】工程効率性を考慮して可撓性回路基板1
0’を堅固な状態に維持するため、四角環状の金属フレ
ーム(ヒートスプレッダ6として機能)が可撓性回路基
板10’上に接着層7を介在して接着される。半導体チ
ップ2は可撓性回路基板10’の中央の半導体チップ搭
載板30’上にエポキシ樹脂等の接着層7を介在して実
装される。従って、四角環状の金属フレーム6は半導体
チップ2を取り囲む形状にその外郭部に位置する。半導
体チップ2上のボンドパッドと導電性トレース11の先
端のワイヤーボンディング用フィンガー12又はパワー
ボンディング用リング21とはワイヤー3でボンディン
グされて電気的に接続される。半導体チップ2とワイヤ
ー3等は樹脂封止部4により外部環境から保護される。
外部に対する入力端子としてのソルダボール5は半導体
チップ搭載板30’の外郭下部のソルダボールパッド1
3に融着される。
0’を堅固な状態に維持するため、四角環状の金属フレ
ーム(ヒートスプレッダ6として機能)が可撓性回路基
板10’上に接着層7を介在して接着される。半導体チ
ップ2は可撓性回路基板10’の中央の半導体チップ搭
載板30’上にエポキシ樹脂等の接着層7を介在して実
装される。従って、四角環状の金属フレーム6は半導体
チップ2を取り囲む形状にその外郭部に位置する。半導
体チップ2上のボンドパッドと導電性トレース11の先
端のワイヤーボンディング用フィンガー12又はパワー
ボンディング用リング21とはワイヤー3でボンディン
グされて電気的に接続される。半導体チップ2とワイヤ
ー3等は樹脂封止部4により外部環境から保護される。
外部に対する入力端子としてのソルダボール5は半導体
チップ搭載板30’の外郭下部のソルダボールパッド1
3に融着される。
【0008】半導体チップ搭載板30’の母材は銅層で
あるが、銅層は樹脂封止部形成用エポキシ樹脂との接着
性が良好でないので、その上面にニッケル層が鍍金さ
れ、その上面にはさらに高価の金層が鍍金されている。
あるが、銅層は樹脂封止部形成用エポキシ樹脂との接着
性が良好でないので、その上面にニッケル層が鍍金さ
れ、その上面にはさらに高価の金層が鍍金されている。
【0009】
【発明が解決しようとする課題】このような従来のダイ
フラグ20’の構造を有する可撓性回路基板10’にお
いては、半導体チップ搭載板30’が比較的広い面積を
有する正方形又は長方形のプレーンに形成されるため、
金鍍金時にコストアップ(Cost-up )される問題がある
とともに、半導体チップの作動時に発生される熱による
素材相互間の熱膨張係数の差により起こる機械的応力の
吸収が足りなくて、完成されたパッケージの曲がり又は
クラックが発生する憂いがある。従って、入出力端子と
してのソルダボールの融着時、ソルダボールの偏平度
(Coplanarity )が良好でなくて、マザーボード等への
実装時、接続不良乃至短絡が発生する憂いがある。
フラグ20’の構造を有する可撓性回路基板10’にお
いては、半導体チップ搭載板30’が比較的広い面積を
有する正方形又は長方形のプレーンに形成されるため、
金鍍金時にコストアップ(Cost-up )される問題がある
とともに、半導体チップの作動時に発生される熱による
素材相互間の熱膨張係数の差により起こる機械的応力の
吸収が足りなくて、完成されたパッケージの曲がり又は
クラックが発生する憂いがある。従って、入出力端子と
してのソルダボールの融着時、ソルダボールの偏平度
(Coplanarity )が良好でなくて、マザーボード等への
実装時、接続不良乃至短絡が発生する憂いがある。
【0010】さらに、半導体チップ搭載板30’上に熱
伝導性に優れた充填エポキシ樹脂をディスペンシングし
た後、半導体チップ(図示せず)を押圧して実装する
時、銀充填エポキシ樹脂が均一に拡大付着しないか、ボ
イド(Void)が発生しやすくて、半導体チップと回路基
板10’間の界面で剥離現象が発生する憂いがあるとと
もに、グラウンドボンディング用リム23に連結された
グラウンド用トレース24のフィンガー付近までブリー
ドアウト(Bleed-out )されて、パワーボンディング用
リング又はストリップ21とグラウンドトレース24が
エポキシ樹脂内に充填された銀によりショートされるか
又は導電性トレース11がショートする憂いがあるとと
もに、ワイヤーボンディングの不良が発生する憂いがあ
った。
伝導性に優れた充填エポキシ樹脂をディスペンシングし
た後、半導体チップ(図示せず)を押圧して実装する
時、銀充填エポキシ樹脂が均一に拡大付着しないか、ボ
イド(Void)が発生しやすくて、半導体チップと回路基
板10’間の界面で剥離現象が発生する憂いがあるとと
もに、グラウンドボンディング用リム23に連結された
グラウンド用トレース24のフィンガー付近までブリー
ドアウト(Bleed-out )されて、パワーボンディング用
リング又はストリップ21とグラウンドトレース24が
エポキシ樹脂内に充填された銀によりショートされるか
又は導電性トレース11がショートする憂いがあるとと
もに、ワイヤーボンディングの不良が発生する憂いがあ
った。
【0011】従って、本発明の第1目的は、金鍍金領域
を最少化してコストダウン(Cost-down )をなすととも
に、素材間の熱膨張係数の差に起因する機械的応力によ
る変形を最少化し、銀充填エポキシ樹脂のブリードアウ
トにより起されるショート及びワイヤーボンディング不
良に対する憂いを除去したダイフラグ構造を有するボー
ルグリッドアレイ半導体パッケージ用可撓性回路基板を
提供することである。
を最少化してコストダウン(Cost-down )をなすととも
に、素材間の熱膨張係数の差に起因する機械的応力によ
る変形を最少化し、銀充填エポキシ樹脂のブリードアウ
トにより起されるショート及びワイヤーボンディング不
良に対する憂いを除去したダイフラグ構造を有するボー
ルグリッドアレイ半導体パッケージ用可撓性回路基板を
提供することである。
【0012】本発明の第2目的は、金鍍金領域を最少化
してコストダウンをなすとともに、素材間の熱膨張係数
の差に起因する機械的応力による変形を最少化し、ボイ
ドの発生の憂いなしに銀充填エポキシ樹脂の均一な拡大
付着を可能にするダイフラグ構造を有するボールグリッ
ドアレイ半導体パッケージ用可撓性回路基板を提供する
ことである。
してコストダウンをなすとともに、素材間の熱膨張係数
の差に起因する機械的応力による変形を最少化し、ボイ
ドの発生の憂いなしに銀充填エポキシ樹脂の均一な拡大
付着を可能にするダイフラグ構造を有するボールグリッ
ドアレイ半導体パッケージ用可撓性回路基板を提供する
ことである。
【0013】本発明の第3目的は、金鍍金領域を最少化
してコストダウンをなすとともに、素材間の熱膨張係数
の差に起因する機械的応力による変形を最少化し、ボイ
ドの発生の憂いなしに銀充填エポキシ樹脂の均一な拡大
付着を可能にし、銀充填エポキシ樹脂のブリードアウト
の防止が可能であるダイフラグ構造を有するボールグリ
ッドアレイ半導体パッケージ用可撓性回路基板を提供す
ることである。
してコストダウンをなすとともに、素材間の熱膨張係数
の差に起因する機械的応力による変形を最少化し、ボイ
ドの発生の憂いなしに銀充填エポキシ樹脂の均一な拡大
付着を可能にし、銀充填エポキシ樹脂のブリードアウト
の防止が可能であるダイフラグ構造を有するボールグリ
ッドアレイ半導体パッケージ用可撓性回路基板を提供す
ることである。
【0014】
【課題を解決するための手段】本発明の第1ないし第3
目的を達成するため、本発明のボールグリッドアレイ半
導体パッケージ用可撓性回路基板は、可撓性樹脂フィル
ムと、前記可撓性樹脂フィルムの可撓性回路基板形成領
域の外周部に形成され、ソルダボールパッドを有する多
数の導電性トレースと、放熱及びグラウンド用の多数の
ソルダボールパッド及び銀充填エポキシ樹脂のブリード
アウトを防止するためこれらのソルダボールパッドを電
気的に連結する格子状トレースでなり、前記可撓性回路
基板の中央部に位置する半導体チップ搭載板と、前記半
導体チップ搭載板の外郭に位置するグラウンドボンディ
ング用リムと、前記半導体チップ搭載板とグラウンドボ
ンディング用リムとを電気的に連結する放射状トレース
とを有するダイフラグと、前記ソルダボールパッドと前
記放熱及びグラウンド用ソルダボールパッドとの領域底
面にソルダボールランドが形成されるよう、前記可撓性
樹脂フィルムが穿孔されていることを特徴とする。
目的を達成するため、本発明のボールグリッドアレイ半
導体パッケージ用可撓性回路基板は、可撓性樹脂フィル
ムと、前記可撓性樹脂フィルムの可撓性回路基板形成領
域の外周部に形成され、ソルダボールパッドを有する多
数の導電性トレースと、放熱及びグラウンド用の多数の
ソルダボールパッド及び銀充填エポキシ樹脂のブリード
アウトを防止するためこれらのソルダボールパッドを電
気的に連結する格子状トレースでなり、前記可撓性回路
基板の中央部に位置する半導体チップ搭載板と、前記半
導体チップ搭載板の外郭に位置するグラウンドボンディ
ング用リムと、前記半導体チップ搭載板とグラウンドボ
ンディング用リムとを電気的に連結する放射状トレース
とを有するダイフラグと、前記ソルダボールパッドと前
記放熱及びグラウンド用ソルダボールパッドとの領域底
面にソルダボールランドが形成されるよう、前記可撓性
樹脂フィルムが穿孔されていることを特徴とする。
【0015】また、本発明の第1ないし第3目的を達成
するため、本発明のボールグリッドアレイ半導体パッケ
ージ用可撓性回路基板は、可撓性樹脂フィルムと、前記
可撓性樹脂フィルムの可撓性回路基板形成予定領域の外
周部に形成され、ソルダボールパッドを有する多数の導
電性トレースと、放熱及びグラウンド用の多数のソルダ
ボールパッドを有し、それらの最外郭に位置する前記ソ
ルダボールパッドとその内側方向に位置する前記ソルダ
ボールパッドとを電気的に連結して、ボイド発生の憂い
なしに銀充填エポキシ樹脂の均一な放射状拡大を可能に
する放射状インナートレースでなり、前記可撓性回路基
板の中央部に位置する半導体チップ搭載板と、前記半導
体チップ搭載板の外郭に位置するグラウンドボンディン
グ用リムと、前記最外郭に位置する全てのソルダボール
パッドにそれぞれグラウンドボンディング用リムを電気
的に連結する放射状トレースとを有するダイフラグと、
前記ソルダボールパッドと前記放熱及びグラウンド用ソ
ルダボールパッドとの領域底面にソルダボールランドが
形成されるよう、前記可撓性樹脂フィルムが穿孔されて
いることを特徴とする。
するため、本発明のボールグリッドアレイ半導体パッケ
ージ用可撓性回路基板は、可撓性樹脂フィルムと、前記
可撓性樹脂フィルムの可撓性回路基板形成予定領域の外
周部に形成され、ソルダボールパッドを有する多数の導
電性トレースと、放熱及びグラウンド用の多数のソルダ
ボールパッドを有し、それらの最外郭に位置する前記ソ
ルダボールパッドとその内側方向に位置する前記ソルダ
ボールパッドとを電気的に連結して、ボイド発生の憂い
なしに銀充填エポキシ樹脂の均一な放射状拡大を可能に
する放射状インナートレースでなり、前記可撓性回路基
板の中央部に位置する半導体チップ搭載板と、前記半導
体チップ搭載板の外郭に位置するグラウンドボンディン
グ用リムと、前記最外郭に位置する全てのソルダボール
パッドにそれぞれグラウンドボンディング用リムを電気
的に連結する放射状トレースとを有するダイフラグと、
前記ソルダボールパッドと前記放熱及びグラウンド用ソ
ルダボールパッドとの領域底面にソルダボールランドが
形成されるよう、前記可撓性樹脂フィルムが穿孔されて
いることを特徴とする。
【0016】また、本発明の第1ないし第3目的を達成
するため、前記ダイフラグが、前記グラウンドボンディ
ング用リムの内側に隣接した位置に形成される樹脂ブリ
ードアウト防止用リングと、前記放射状トレースが、前
記樹脂ブリードアウト防止用リングに連結され、この連
結位置とは異なる位置で樹脂ブリードアウト防止用リン
グとグラウンドボンディング用リムとを電気的に連結す
るリング連結トレースとをさらに備えることを特徴とす
る前記項目0015記載のボールグリッドアレイ半導体
パッケージ用可撓性回路基板である。
するため、前記ダイフラグが、前記グラウンドボンディ
ング用リムの内側に隣接した位置に形成される樹脂ブリ
ードアウト防止用リングと、前記放射状トレースが、前
記樹脂ブリードアウト防止用リングに連結され、この連
結位置とは異なる位置で樹脂ブリードアウト防止用リン
グとグラウンドボンディング用リムとを電気的に連結す
るリング連結トレースとをさらに備えることを特徴とす
る前記項目0015記載のボールグリッドアレイ半導体
パッケージ用可撓性回路基板である。
【0017】
【発明の実施の形態】以下、本発明を添付図面を参照し
てより詳しく説明する。
てより詳しく説明する。
【0018】図1は本発明の好ましい第1具体例による
可撓性回路基板10a上のダイフラグ20aの構造を示
す平面図で、可撓性回路基板10aの外郭部に対する図
示は省略した。これは本発明の第1目的を達成するため
のものである。
可撓性回路基板10a上のダイフラグ20aの構造を示
す平面図で、可撓性回路基板10aの外郭部に対する図
示は省略した。これは本発明の第1目的を達成するため
のものである。
【0019】第1具体例による可撓性回路基板10a上
のダイフラグ20aの構造は、半導体チップ搭載板30
aと、半導体チップ搭載板30aの外郭に位置するグラ
ウンドボンディング用リム23及び/又はパワーボンデ
ィング用リング(ストリップ)21と、半導体チップ搭
載板30aとグラウンドボンディング用リム23とを電
気的に連結する放射状トレース27とから構成される。
のダイフラグ20aの構造は、半導体チップ搭載板30
aと、半導体チップ搭載板30aの外郭に位置するグラ
ウンドボンディング用リム23及び/又はパワーボンデ
ィング用リング(ストリップ)21と、半導体チップ搭
載板30aとグラウンドボンディング用リム23とを電
気的に連結する放射状トレース27とから構成される。
【0020】ここで、グラウンドボンディング用リム2
3とパワーボンディング用リング(ストリップ)21は
両者のいずれか一方のみを形成させ、他方は導電性トレ
ース11に直接ワイヤーボンディングすることもでき、
かつグラウンドボンディング用リム23及びパワーボン
ディング用リング(ストリップ)21の位置はどの方が
内側に位置するかかまわないが、エポキシ樹脂のブリー
ドアウトを緩和させるため、最内側に位置するものはリ
ムの形態に形成させ、その外側に位置するものはリムの
コーナーから外部に延長されるグラウンド用又はパワー
シグナル伝達用トレース24又は22を形成させるため
の空間確保のため、ストリップの形態に形成させること
もできる。
3とパワーボンディング用リング(ストリップ)21は
両者のいずれか一方のみを形成させ、他方は導電性トレ
ース11に直接ワイヤーボンディングすることもでき、
かつグラウンドボンディング用リム23及びパワーボン
ディング用リング(ストリップ)21の位置はどの方が
内側に位置するかかまわないが、エポキシ樹脂のブリー
ドアウトを緩和させるため、最内側に位置するものはリ
ムの形態に形成させ、その外側に位置するものはリムの
コーナーから外部に延長されるグラウンド用又はパワー
シグナル伝達用トレース24又は22を形成させるため
の空間確保のため、ストリップの形態に形成させること
もできる。
【0021】しかし、その形態は本発明において任意的
である。グラウンドボンディング用リム23及びパワー
ボンディング用リング(ストリップ)21にはそれぞれ
グラウンド用トレース24及びパワーシグナル伝達トレ
ース22が接続されて延長される。
である。グラウンドボンディング用リム23及びパワー
ボンディング用リング(ストリップ)21にはそれぞれ
グラウンド用トレース24及びパワーシグナル伝達トレ
ース22が接続されて延長される。
【0022】半導体チップ搭載板30aは、放熱及びグ
ラウンド用として使用される多数のソルダボール5と、
銀充填エポキシ樹脂のブリードアウトを防止するため、
格子形に各々のソルダボールパッド25を電気的に連結
する格子状トレース26とからなり、可撓性回路基板1
0aの中央部に位置する。従って、半導体チップ搭載板
30aの面積の大幅的な縮小が可能であり、分散された
多数の放熱及びグラウンド用ソルダボールパッド25に
より、半導体チップ(図示せず)の作動時に発生される
熱による素材相互間の熱膨張係数差に起因する機械的応
力を効率的に分散させることができるので、半導体チッ
プ搭載板30aの湾曲、半導体チップと半導体チップ搭
載板30a間の界面剥離、又はクラックの発生の憂いが
ない。
ラウンド用として使用される多数のソルダボール5と、
銀充填エポキシ樹脂のブリードアウトを防止するため、
格子形に各々のソルダボールパッド25を電気的に連結
する格子状トレース26とからなり、可撓性回路基板1
0aの中央部に位置する。従って、半導体チップ搭載板
30aの面積の大幅的な縮小が可能であり、分散された
多数の放熱及びグラウンド用ソルダボールパッド25に
より、半導体チップ(図示せず)の作動時に発生される
熱による素材相互間の熱膨張係数差に起因する機械的応
力を効率的に分散させることができるので、半導体チッ
プ搭載板30aの湾曲、半導体チップと半導体チップ搭
載板30a間の界面剥離、又はクラックの発生の憂いが
ない。
【0023】又、放熱及びグラウンド用ソルダボールパ
ッド25が位置する部分の可撓性樹脂はレーザー光線の
照射又は化学的エッチングにより穿孔されているので、
前記ソルダボールパッド25の底面は外部に直接露出さ
れて高放熱効率を表す。
ッド25が位置する部分の可撓性樹脂はレーザー光線の
照射又は化学的エッチングにより穿孔されているので、
前記ソルダボールパッド25の底面は外部に直接露出さ
れて高放熱効率を表す。
【0024】又、可撓性回路基板10aを構成し、その
上面に回路パターンが形成される可撓性樹脂フィルムの
素材としては、エポキシ樹脂との結合性が良好である厚
さ20〜150ミクロン、好ましくは厚さ30〜80ミ
クロンのポリイミド(Polyimide )樹脂を使用する。半
導体チップ搭載板30aを構成する放熱及びグラウンド
用ソルダボールパッド25は銅で形成され、エポキシ樹
脂との結合性を向上させるため、その上面にニッケル及
び金が順次鍍金される。又、銅で形成される格子状トレ
ース26、放射状トレース27、グラウンドボンディン
グ用リム23及びパワーボンディング用リング又はスト
リップ21も、エポキシ樹脂との結合性を向上させるた
め、これら全ての上面又はこれらの少なくとも一部の上
面にニッケル及び金が選択的に順次鍍金できる。一方、
グラウンドボンディング用リム23及びパワーボンディ
ング用ストリップ21上のワイヤーボンディング領域
(図示せず)には金鍍金して導電性の向上を図ることも
できる。
上面に回路パターンが形成される可撓性樹脂フィルムの
素材としては、エポキシ樹脂との結合性が良好である厚
さ20〜150ミクロン、好ましくは厚さ30〜80ミ
クロンのポリイミド(Polyimide )樹脂を使用する。半
導体チップ搭載板30aを構成する放熱及びグラウンド
用ソルダボールパッド25は銅で形成され、エポキシ樹
脂との結合性を向上させるため、その上面にニッケル及
び金が順次鍍金される。又、銅で形成される格子状トレ
ース26、放射状トレース27、グラウンドボンディン
グ用リム23及びパワーボンディング用リング又はスト
リップ21も、エポキシ樹脂との結合性を向上させるた
め、これら全ての上面又はこれらの少なくとも一部の上
面にニッケル及び金が選択的に順次鍍金できる。一方、
グラウンドボンディング用リム23及びパワーボンディ
ング用ストリップ21上のワイヤーボンディング領域
(図示せず)には金鍍金して導電性の向上を図ることも
できる。
【0025】放射状トレース27は半導体チップ搭載板
30aとグラウンドボンディング用リム23を電気的に
連結し、放射状トレース27は外郭の全ての放熱及びグ
ラウンド用ソルダボールパッド25の各々に一つずつ直
接連結され、必要によっては外郭の格子状トレース26
にも連結することもできる。このような放射状トレース
27は半導体チップから発生される熱がソルダボールパ
ッド25を介して効果的に外部に放出されるようにする
とともに、前記ソルダボールパッド25とグラウンドボ
ンディング用リム23とを電気的に連結させることによ
り半導体チップを接地させる。
30aとグラウンドボンディング用リム23を電気的に
連結し、放射状トレース27は外郭の全ての放熱及びグ
ラウンド用ソルダボールパッド25の各々に一つずつ直
接連結され、必要によっては外郭の格子状トレース26
にも連結することもできる。このような放射状トレース
27は半導体チップから発生される熱がソルダボールパ
ッド25を介して効果的に外部に放出されるようにする
とともに、前記ソルダボールパッド25とグラウンドボ
ンディング用リム23とを電気的に連結させることによ
り半導体チップを接地させる。
【0026】本発明の第1具体例による可撓性回路基板
10aのダイフラグ20aの構造においては、半導体チ
ップ搭載板30aが放熱及びグラウンド用ソルダボール
パッド25とこれらを格子形に連結する格子状トレース
26とから構成されるので、半導体チップ搭載板30上
に熱伝導性に優れた銀充填エポキシ樹脂を各格子内にデ
ィスペンシングした後、半導体チップを押圧して実装す
る時、銀充填エポキシ樹脂が格子内に均一に拡布(拡大
付着)され、格子外部への銀充填エポキシ樹脂のブリー
ドアウトが防止乃至緩和できるので、ショートの憂いが
殆どない。
10aのダイフラグ20aの構造においては、半導体チ
ップ搭載板30aが放熱及びグラウンド用ソルダボール
パッド25とこれらを格子形に連結する格子状トレース
26とから構成されるので、半導体チップ搭載板30上
に熱伝導性に優れた銀充填エポキシ樹脂を各格子内にデ
ィスペンシングした後、半導体チップを押圧して実装す
る時、銀充填エポキシ樹脂が格子内に均一に拡布(拡大
付着)され、格子外部への銀充填エポキシ樹脂のブリー
ドアウトが防止乃至緩和できるので、ショートの憂いが
殆どない。
【0027】図2は図1の格子形ダイフラグ20aの構
造を有する可撓性回路基板10aを用いたボールグリッ
ドアレイ半導体パッケージ1の側断面図で、本発明の理
解をより容易にするためのものである。
造を有する可撓性回路基板10aを用いたボールグリッ
ドアレイ半導体パッケージ1の側断面図で、本発明の理
解をより容易にするためのものである。
【0028】可撓性回路基板10aは可撓性樹脂フィル
ム14とその上面に形成される導電性トレース11及び
ダイフラグ(図1の20a)の構造で構成される。
ム14とその上面に形成される導電性トレース11及び
ダイフラグ(図1の20a)の構造で構成される。
【0029】半導体パッケージ1の製造時、可撓性回路
基板10aを堅固な状態に維持するため、中央部に大き
い通孔が形成されている四角環状の金属フレーム(半導
体パッケージ1の完成後、ヒートスプレッダ6として機
能)が可撓性回路基板10a上に接着層7を介在して接
着され、半導体チップ2は可撓性回路基板10aの中央
の半導体チップ搭載板30aの領域上に接着層7を介在
して実装される。
基板10aを堅固な状態に維持するため、中央部に大き
い通孔が形成されている四角環状の金属フレーム(半導
体パッケージ1の完成後、ヒートスプレッダ6として機
能)が可撓性回路基板10a上に接着層7を介在して接
着され、半導体チップ2は可撓性回路基板10aの中央
の半導体チップ搭載板30aの領域上に接着層7を介在
して実装される。
【0030】従って、四角環状の金属フレーム6は半導
体チップ2を取り囲む形状にその外郭部に位置する。半
導体チップ上のボンドパッドと導電性トレース11の先
端のワイヤーボンディング用フィンガー12、パワーボ
ンディング用リング21又はグラウンドボンディング用
リム23とはワイヤー3でボンディングされて電気的に
接続される。半導体チップ2とワイヤー3等は樹脂封止
部4により外部環境から保護される。外部に対する入出
力端子としてのソルダボール5は半導体チップ搭載板3
0a領域の外郭下部のソルダボールパッド13に融着さ
れる。
体チップ2を取り囲む形状にその外郭部に位置する。半
導体チップ上のボンドパッドと導電性トレース11の先
端のワイヤーボンディング用フィンガー12、パワーボ
ンディング用リング21又はグラウンドボンディング用
リム23とはワイヤー3でボンディングされて電気的に
接続される。半導体チップ2とワイヤー3等は樹脂封止
部4により外部環境から保護される。外部に対する入出
力端子としてのソルダボール5は半導体チップ搭載板3
0a領域の外郭下部のソルダボールパッド13に融着さ
れる。
【0031】図3及び図4は図1の変形された格子形ダ
イフラグ20aの構造を示す平面図で、本発明の第1及
び第3目的を達成するためのものである。
イフラグ20aの構造を示す平面図で、本発明の第1及
び第3目的を達成するためのものである。
【0032】図3及び図4は、図1の格子形ダイフラグ
20aの構造において、最外郭に位置する放熱及びグラ
ウンド用ソルダボールパッド25を除外した内側の放熱
及びグラウンド用ソルダボールパッド25の相互間を電
気的及び熱的に連結する格子状トレース26の一部を除
去したもので、その除去形態はこれに限定されなく、必
要によって多様に形成させることができる。
20aの構造において、最外郭に位置する放熱及びグラ
ウンド用ソルダボールパッド25を除外した内側の放熱
及びグラウンド用ソルダボールパッド25の相互間を電
気的及び熱的に連結する格子状トレース26の一部を除
去したもので、その除去形態はこれに限定されなく、必
要によって多様に形成させることができる。
【0033】この場合、前記内側の放熱及びグラウンド
用ソルダボールパッド25は少なくともどの一位置で最
外郭に位置する放熱及びグラウンド用ソルダボールパッ
ド25に電気的及び熱的に連結させる必要があり、最外
郭の放熱及びグラウンド用ソルダボールパッド25は、
半導体チップの接着時の銀充填エポキシ樹脂のブリード
アウトを防止するため、相互格子状トレース26により
連結されている。
用ソルダボールパッド25は少なくともどの一位置で最
外郭に位置する放熱及びグラウンド用ソルダボールパッ
ド25に電気的及び熱的に連結させる必要があり、最外
郭の放熱及びグラウンド用ソルダボールパッド25は、
半導体チップの接着時の銀充填エポキシ樹脂のブリード
アウトを防止するため、相互格子状トレース26により
連結されている。
【0034】図3のダイフラグ20aは真中央部に位置
する放熱及びグラウンドソルダボールパッド25の相互
間を電気的及び熱的に連結する格子状トレース26が除
去されるとともに、最外郭に位置する放熱及びグラウン
ド用ソルダボールパッド25と内側の放熱及びグラウン
ド用ソルダボールパッド25とを電気的及び熱的に連結
する格子状トレース26の一部が除去されて、半導体チ
ップ搭載板30a領域の中央部が放射螺旋状に開放され
ている。
する放熱及びグラウンドソルダボールパッド25の相互
間を電気的及び熱的に連結する格子状トレース26が除
去されるとともに、最外郭に位置する放熱及びグラウン
ド用ソルダボールパッド25と内側の放熱及びグラウン
ド用ソルダボールパッド25とを電気的及び熱的に連結
する格子状トレース26の一部が除去されて、半導体チ
ップ搭載板30a領域の中央部が放射螺旋状に開放され
ている。
【0035】図3及び図4に示すように、半導体チップ
搭載板30a領域の中央部が外郭に延長開放されている
変形された格子型ダイフラグ20aの構造を有する可撓
性回路基板は、金鍍金領域を最少化してコストダウンを
なし、素材間の熱膨張係数の差に起因する機械的応力に
よる変形を最少化し、銀充填エポキシ樹脂のブリードア
ウトを防止するとともに、ボイド発生の憂いなしに銀充
填エポキシ樹脂の均一な拡布を可能にする。
搭載板30a領域の中央部が外郭に延長開放されている
変形された格子型ダイフラグ20aの構造を有する可撓
性回路基板は、金鍍金領域を最少化してコストダウンを
なし、素材間の熱膨張係数の差に起因する機械的応力に
よる変形を最少化し、銀充填エポキシ樹脂のブリードア
ウトを防止するとともに、ボイド発生の憂いなしに銀充
填エポキシ樹脂の均一な拡布を可能にする。
【0036】図5は図1の格子形ダイフラグ構造20a
とほぼ同一構成であるが、放熱及びグラウンド用ソルダ
パッド25が半導体チップ実装領域(点線で表示した部
分)の外部に延長される変形された図1の格子形ダイフ
ラグ20aの構造を示す平面図で、本発明の第1目的を
達成するためのものである。図5に示す格子形ダイフラ
グ20aの構造は半導体チップの面積が小さい場合を示
し、最外郭に位置する放熱及びグラウンド用ソルダパッ
ド25とこれらを相互電気的及び熱的に連結する格子状
トレース26が半導体チップ搭載板30a領域の外部を
取り囲んでいる。
とほぼ同一構成であるが、放熱及びグラウンド用ソルダ
パッド25が半導体チップ実装領域(点線で表示した部
分)の外部に延長される変形された図1の格子形ダイフ
ラグ20aの構造を示す平面図で、本発明の第1目的を
達成するためのものである。図5に示す格子形ダイフラ
グ20aの構造は半導体チップの面積が小さい場合を示
し、最外郭に位置する放熱及びグラウンド用ソルダパッ
ド25とこれらを相互電気的及び熱的に連結する格子状
トレース26が半導体チップ搭載板30a領域の外部を
取り囲んでいる。
【0037】従って、このようなダイフラグ20aの構
造を採択すると、銀充填エポキシ樹脂のブリードアウト
が確かに防止できる。又、半導体チップの面積が比較的
大きい場合であっても、これと同一構成を利用し得るこ
とは勿論である。
造を採択すると、銀充填エポキシ樹脂のブリードアウト
が確かに防止できる。又、半導体チップの面積が比較的
大きい場合であっても、これと同一構成を利用し得るこ
とは勿論である。
【0038】図6は本発明の好ましい第2具体例による
可撓性回路基板10b上のダイフラグ20bの構造を示
す平面図で、可撓性回路基板10bの外郭部に対する図
示は省略した。本発明の好ましい第2具体例は本発明の
第2目的を達成するためのもので、その基本的な構成は
第1具体例に類似するので、相違点に対してのみ主とし
て説明する。
可撓性回路基板10b上のダイフラグ20bの構造を示
す平面図で、可撓性回路基板10bの外郭部に対する図
示は省略した。本発明の好ましい第2具体例は本発明の
第2目的を達成するためのもので、その基本的な構成は
第1具体例に類似するので、相違点に対してのみ主とし
て説明する。
【0039】第2具体例による可撓性回路基板10b上
のダイフラグ20bの構造は、第1具体例と同様、半導
体チップ搭載板30bと、半導体チップ搭載板30bの
外郭に位置するグラウンドボンディング用リム及び/又
はパワーボンディング用リム(ストリップ)21と、半
導体チップ搭載板30bとグラウンドボンディング用リ
ム23とを電気的に連結する放射状トレース27とから
構成される。
のダイフラグ20bの構造は、第1具体例と同様、半導
体チップ搭載板30bと、半導体チップ搭載板30bの
外郭に位置するグラウンドボンディング用リム及び/又
はパワーボンディング用リム(ストリップ)21と、半
導体チップ搭載板30bとグラウンドボンディング用リ
ム23とを電気的に連結する放射状トレース27とから
構成される。
【0040】半導体チップ搭載板30bは、放熱及びグ
ラウンド用として使用される多数のソルダボールパッド
25と、最外郭に位置する前記ソルダボールパッド25
とその内側方向に位置する前記ソルダボールパッド25
とを電気的に連結してボイド発生の憂いなしに銀充填エ
ポキシ樹脂の均一な拡布を可能にする放射状インナート
レース27’とからなり、可撓性回路基板10bの中央
部に位置する。放射状インナートレース27’は少なく
とも二つ以上の放熱及びグラウンド用ソルダボールパッ
ドを相互電気的に連結するように形成され、最外郭に位
置する前記ソルダボールパッド25を介在して放射状ト
レース27と直線上に電気的に連結される。
ラウンド用として使用される多数のソルダボールパッド
25と、最外郭に位置する前記ソルダボールパッド25
とその内側方向に位置する前記ソルダボールパッド25
とを電気的に連結してボイド発生の憂いなしに銀充填エ
ポキシ樹脂の均一な拡布を可能にする放射状インナート
レース27’とからなり、可撓性回路基板10bの中央
部に位置する。放射状インナートレース27’は少なく
とも二つ以上の放熱及びグラウンド用ソルダボールパッ
ドを相互電気的に連結するように形成され、最外郭に位
置する前記ソルダボールパッド25を介在して放射状ト
レース27と直線上に電気的に連結される。
【0041】本発明の第2具体例による可撓性回路基板
10bのダイフラグ20bの構造においては、第1具体
例の格子状トレース26は存在しないので、銀充填エポ
キシ樹脂のブリードアウト防止効果は微弱であるが、こ
のような格子状トレース26の不在及び放射状インナー
トレース27’の存在のため、銀充填エポキシ樹脂を半
導体チップ搭載板30b上にディスペンシングした後、
半導体チップを押圧して実装する時、銀充填エポキシ樹
脂がボイド発生の憂いなしに放射状に均一に拡布できる
ので、半導体チップと半導体チップ搭載板30b間の界
面剥離の憂いが無くなる。
10bのダイフラグ20bの構造においては、第1具体
例の格子状トレース26は存在しないので、銀充填エポ
キシ樹脂のブリードアウト防止効果は微弱であるが、こ
のような格子状トレース26の不在及び放射状インナー
トレース27’の存在のため、銀充填エポキシ樹脂を半
導体チップ搭載板30b上にディスペンシングした後、
半導体チップを押圧して実装する時、銀充填エポキシ樹
脂がボイド発生の憂いなしに放射状に均一に拡布できる
ので、半導体チップと半導体チップ搭載板30b間の界
面剥離の憂いが無くなる。
【0042】又、多数の放熱及びグラウンド用ソルダボ
ールパッド25の使用により、半導体チップ搭載板30
bの面積の大幅的な縮小が可能になり、分散された多数
の放熱及びグラウンド用ソルダボールパッド25によ
り、半導体チップ(図示せず)の作動時に発生される熱
による素材相互間の熱膨張係数の差に起因する機械的応
力を効率的に分散させ得るので、半導体チップ搭載板3
0bの湾曲、又は半導体チップと半導体チップ搭載板3
0b間の界面剥離又はクラック発生の憂いがない。
ールパッド25の使用により、半導体チップ搭載板30
bの面積の大幅的な縮小が可能になり、分散された多数
の放熱及びグラウンド用ソルダボールパッド25によ
り、半導体チップ(図示せず)の作動時に発生される熱
による素材相互間の熱膨張係数の差に起因する機械的応
力を効率的に分散させ得るので、半導体チップ搭載板3
0bの湾曲、又は半導体チップと半導体チップ搭載板3
0b間の界面剥離又はクラック発生の憂いがない。
【0043】又、放熱及びグラウンド用ソルダボールパ
ッド25が位置する部分の可撓性樹脂はレーザー光線照
射又は化学的エッチングにより穿孔されているので、前
記ソルダボールパッド25の底面は外部に露出されて高
い放熱効率を表す。
ッド25が位置する部分の可撓性樹脂はレーザー光線照
射又は化学的エッチングにより穿孔されているので、前
記ソルダボールパッド25の底面は外部に露出されて高
い放熱効率を表す。
【0044】放射状トレース27は、第1具体例の場合
と同様、半導体チップ搭載板30bとグラウンドボンデ
ィング用リム23とを電気的に連結し、放射状トレース
27は最外郭の全ての放熱及びグラウンド用ソルダボー
ルパッド25にそれぞれ一つずつ直接連結されるので、
半導体チップから発生される熱を効果的に外部に放出さ
せ得るとともに、前記ソルダボールパッド25とグラウ
ンドボンディング用リム23とを電気的に連結させる。
と同様、半導体チップ搭載板30bとグラウンドボンデ
ィング用リム23とを電気的に連結し、放射状トレース
27は最外郭の全ての放熱及びグラウンド用ソルダボー
ルパッド25にそれぞれ一つずつ直接連結されるので、
半導体チップから発生される熱を効果的に外部に放出さ
せ得るとともに、前記ソルダボールパッド25とグラウ
ンドボンディング用リム23とを電気的に連結させる。
【0045】半導体チップ搭載板30bを構成する放熱
及びグラウンド用ソルダボールパッド25は銅で形成さ
れ、エポキシ樹脂との結合性を向上させるため、その上
面にニッケル及び金が順次鍍金され、銅で形成される放
射状トレース27、放射状インナートレース27’、グ
ラウンドボンディング用リム23及びパワーボンディン
グ用リング又はストリップ21も、エポキシ樹脂との結
合性を向上させるため、これら全ての上面又は少なくと
も一部の上面にニッケル及び金が選択的に順次鍍金でき
る。
及びグラウンド用ソルダボールパッド25は銅で形成さ
れ、エポキシ樹脂との結合性を向上させるため、その上
面にニッケル及び金が順次鍍金され、銅で形成される放
射状トレース27、放射状インナートレース27’、グ
ラウンドボンディング用リム23及びパワーボンディン
グ用リング又はストリップ21も、エポキシ樹脂との結
合性を向上させるため、これら全ての上面又は少なくと
も一部の上面にニッケル及び金が選択的に順次鍍金でき
る。
【0046】一方、グラウンドボンディング用リム23
及びパワーボンディング用ストリップ21上のワイヤー
ボンディング領域(図示せず)には金鍍金して導電性向
上を図ることができる。
及びパワーボンディング用ストリップ21上のワイヤー
ボンディング領域(図示せず)には金鍍金して導電性向
上を図ることができる。
【0047】グラウンドボンディング用リム23及び/
又はパワーボンディング用リング(ストリップ)21の
形成位置及び形態は第1具体例で説明したように任意的
であり、使用される可撓性樹脂基板も第1具体例の場合
と同様である。
又はパワーボンディング用リング(ストリップ)21の
形成位置及び形態は第1具体例で説明したように任意的
であり、使用される可撓性樹脂基板も第1具体例の場合
と同様である。
【0048】図7は本発明の好ましい第3具体例による
可撓性回路基板10上のダイフラグ20の構造を示す平
面図で、可撓性回路基板10の外郭部に対する図示は省
略した。本発明の好ましい第3具体例は本発明の第3目
的を達成するためのもので、その基本的な構成はブリー
ドアウト防止用リング28が形成される点を除き第2具
体例と同様であるので、相違点に対して主として説明す
る。
可撓性回路基板10上のダイフラグ20の構造を示す平
面図で、可撓性回路基板10の外郭部に対する図示は省
略した。本発明の好ましい第3具体例は本発明の第3目
的を達成するためのもので、その基本的な構成はブリー
ドアウト防止用リング28が形成される点を除き第2具
体例と同様であるので、相違点に対して主として説明す
る。
【0049】第3具体例による可撓性回路基板10上の
ダイフラグ20の構造は、半導体チップ搭載板30と、
半導体チップ搭載板30の外郭に位置する少なくとも一
つ以上のブリードアウト防止用リング28と、ブリード
アウト防止用リング28に隣接した外郭に位置するグラ
ウンドボンディング用リム23及び/又はパワーボンデ
ィング用リング(ストリップ)21と、半導体チップ搭
載板30bとグラウンドボンディング用リム23とを電
気的に連結する放射状トレース27とから構成される。
ダイフラグ20の構造は、半導体チップ搭載板30と、
半導体チップ搭載板30の外郭に位置する少なくとも一
つ以上のブリードアウト防止用リング28と、ブリード
アウト防止用リング28に隣接した外郭に位置するグラ
ウンドボンディング用リム23及び/又はパワーボンデ
ィング用リング(ストリップ)21と、半導体チップ搭
載板30bとグラウンドボンディング用リム23とを電
気的に連結する放射状トレース27とから構成される。
【0050】グラウンドボンディング用リム23及び/
又はパワーボンディング用リング(ストリップ)21の
形成位置及び形態は第1、第2具体例で説明したように
任意的であり、使用される可撓性樹脂基板も第1具体例
の場合と同様である。又、半導体チップ搭載板30の構
成は第2具体例と全く同一であるので、これに対する説
明は省略する。
又はパワーボンディング用リング(ストリップ)21の
形成位置及び形態は第1、第2具体例で説明したように
任意的であり、使用される可撓性樹脂基板も第1具体例
の場合と同様である。又、半導体チップ搭載板30の構
成は第2具体例と全く同一であるので、これに対する説
明は省略する。
【0051】樹脂ブリードアウト防止用リング28は半
導体チップ搭載板30から離隔されたグラウンドボンデ
ィング用リム23の内側に隣接した位置に形成され、そ
の数は一つのみを形成させることもできるが、少なくと
も二つ以上に形成させることが銀充填エポキシ樹脂のブ
リードアウトを効果的に阻止し得るので好ましい。
導体チップ搭載板30から離隔されたグラウンドボンデ
ィング用リム23の内側に隣接した位置に形成され、そ
の数は一つのみを形成させることもできるが、少なくと
も二つ以上に形成させることが銀充填エポキシ樹脂のブ
リードアウトを効果的に阻止し得るので好ましい。
【0052】放射状トレース27は、半導体チップ搭載
板30とグラウンドボンディング用リム23とを電気的
に連結する第1、第2具体例の場合とは異なり、半導体
チップ搭載板30と最内側に位置するブリードアウト防
止用リング28とを電気的に連結する。従って、放射状
トレース27は最外郭の全ての放熱及びグラウンド用ソ
ルダボールパッド25にそれぞれ一つずつ連結されるの
で、半導体チップから発生される熱を効果的に外部に放
出させることができる。
板30とグラウンドボンディング用リム23とを電気的
に連結する第1、第2具体例の場合とは異なり、半導体
チップ搭載板30と最内側に位置するブリードアウト防
止用リング28とを電気的に連結する。従って、放射状
トレース27は最外郭の全ての放熱及びグラウンド用ソ
ルダボールパッド25にそれぞれ一つずつ連結されるの
で、半導体チップから発生される熱を効果的に外部に放
出させることができる。
【0053】ブリードアウト防止用リング28が一つに
形成される場合、リング連結トレース29は前記ブリー
ドアウト防止用リング28とグラウンドボンディング用
リム23とを電気的に連結させ、リング連結トレース2
9の形成位置は、放射状トレース27が前記ブリードア
ウト防止用リング28と電気的に連結される位置とは異
なる位置、つまり相互にずれた位置に形成させることが
樹脂のブリードアウトを効果的に防止し得るので好まし
い。リング連結トレース29の形成位置が放射状トレー
ス27の連結位置と一致する場合には、銀充填エポキシ
樹脂が前記トレース27、29に沿ってブリードアウト
しやすいから好ましくない。
形成される場合、リング連結トレース29は前記ブリー
ドアウト防止用リング28とグラウンドボンディング用
リム23とを電気的に連結させ、リング連結トレース2
9の形成位置は、放射状トレース27が前記ブリードア
ウト防止用リング28と電気的に連結される位置とは異
なる位置、つまり相互にずれた位置に形成させることが
樹脂のブリードアウトを効果的に防止し得るので好まし
い。リング連結トレース29の形成位置が放射状トレー
ス27の連結位置と一致する場合には、銀充填エポキシ
樹脂が前記トレース27、29に沿ってブリードアウト
しやすいから好ましくない。
【0054】又、ブリードアウト防止用リング28が少
なくとも二つ以上に形成される場合、リング連結トレー
ス29はブリードアウト防止用リング(28)の相互
間、及びブリードアウト防止用リング28とグラウンド
ボンディング用リム23間を電気的に連結させ、先に説
明したように、リング連結トレース29の形成位置は放
射状トレース27の連結位置、及び隣接したブリードア
ウト防止用リング28に対するリング連結トレース29
の形成位置とは異なる位置、つまり相互ずれた位置に形
成させることが樹脂のブリードアウトを効果的に防止し
得るので好ましい。
なくとも二つ以上に形成される場合、リング連結トレー
ス29はブリードアウト防止用リング(28)の相互
間、及びブリードアウト防止用リング28とグラウンド
ボンディング用リム23間を電気的に連結させ、先に説
明したように、リング連結トレース29の形成位置は放
射状トレース27の連結位置、及び隣接したブリードア
ウト防止用リング28に対するリング連結トレース29
の形成位置とは異なる位置、つまり相互ずれた位置に形
成させることが樹脂のブリードアウトを効果的に防止し
得るので好ましい。
【0055】半導体チップ搭載板30を構成する放熱及
びグラウンド用ソルダボールパッド25、放射状トレー
ス27、放射状インナートレース27’、グラウンドボ
ンディング用リム23、パワーボンディング用リング
(ストリップ)21、ブリードアウト防止用リング28
及びリング連結トレース29は第2具体例の場合と同様
銅で形成され、エポキシ樹脂との結合性を向上させるた
め、その上面にニッケル及び金を順次鍍金することが好
ましい。
びグラウンド用ソルダボールパッド25、放射状トレー
ス27、放射状インナートレース27’、グラウンドボ
ンディング用リム23、パワーボンディング用リング
(ストリップ)21、ブリードアウト防止用リング28
及びリング連結トレース29は第2具体例の場合と同様
銅で形成され、エポキシ樹脂との結合性を向上させるた
め、その上面にニッケル及び金を順次鍍金することが好
ましい。
【0056】
【発明の効果】以上詳細に説明したように、本発明のダ
イフラグ構造を有するボールグリッドアレイ半導体パッ
ケージ用可撓性回路基板は、金鍍金領域を最少化してコ
ストダウンをなし、素材間の熱膨張係数差に起因する機
械的応力による変形を最少化し、ボイド発生の憂いなし
に銀充填エポキシ樹脂を均一に拡布するとともに、銀充
填エポキシ樹脂のブリードアウトにより来されるショー
ト及びワイヤーボンディング不良の憂いを除去すること
ができる。
イフラグ構造を有するボールグリッドアレイ半導体パッ
ケージ用可撓性回路基板は、金鍍金領域を最少化してコ
ストダウンをなし、素材間の熱膨張係数差に起因する機
械的応力による変形を最少化し、ボイド発生の憂いなし
に銀充填エポキシ樹脂を均一に拡布するとともに、銀充
填エポキシ樹脂のブリードアウトにより来されるショー
ト及びワイヤーボンディング不良の憂いを除去すること
ができる。
【図1】本発明の好ましい第1具体例による可撓性回路
基板の格子形ダイフラグの構造を示す平面図である。
基板の格子形ダイフラグの構造を示す平面図である。
【図2】図1の格子形ダイフラグ構造を有する可撓性回
路基板を用いたボールグリッドアレイ半導体パッケージ
の側断面図である。
路基板を用いたボールグリッドアレイ半導体パッケージ
の側断面図である。
【図3】図1のの変形された格子形ダイフラグ構造を示
す平面図である。
す平面図である。
【図4】図1の変形された格子形ダイフラグ構造を示す
平面図である。
平面図である。
【図5】放熱及びグラウンド用ソルダボールパッドが半
導体チップ実装領域の外部に延長される図1の格子形ダ
イフラグ構造を示す平面図である。
導体チップ実装領域の外部に延長される図1の格子形ダ
イフラグ構造を示す平面図である。
【図6】本発明の好ましい第2具体例による可撓性回路
基板の放射状ダイフラグ構造を示す平面図である。
基板の放射状ダイフラグ構造を示す平面図である。
【図7】本発明の好ましい第3具体例による可撓性回路
基板の樹脂ブリードアウト防止用リングが形成された放
射状ダイフラグ構造を示す平面図である。
基板の樹脂ブリードアウト防止用リングが形成された放
射状ダイフラグ構造を示す平面図である。
【図8】従来の可撓性回路基板の平板型ダイフラグ構造
を示す平面図である。
を示す平面図である。
【図9】従来の図8の平板型ダイフラグ構造を有する可
撓性回路基板を用いたボールグリッドアレイ半導体パッ
ケージの側断面図である。
撓性回路基板を用いたボールグリッドアレイ半導体パッ
ケージの側断面図である。
1 本発明のボールグリッドアレイ半導体パッケージ 2 半導体チップ 3 ボンディングワイヤー 4 樹脂封止部 5 ソルダボール 6 ヒートスプレッダ 7 接着層 10、10a、10b 本発明の可撓性回路基板 11 導電性トレース(Trace ) 12 ワイヤーボンディング用フィンガー(Finger) 13 ソルダボールパッド 14 可撓性樹脂フィルム 20、20a、20b ダイフラグ(Die Flag) 21 パワーボンディング用リング(ストリップ) 22 パワーシグナル伝達トレース 23 グラウンドボンディング用リム(Rim ) 24 格子状トレース 25 放熱及びグラウンド用ソルダボールパッド 26 格子状トレース 27 放射状トレース 27’ 放射状インナートレース(InnerTrace) 28 ブリードアウト(Bleed-out )防止用リング 29 リング連結トレース 30 半導体チップ搭載板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 23/12
Claims (17)
- 【請求項1】 可撓性樹脂フィルムと、 前記可撓性樹脂フィルムの可撓性回路基板形成予定領域
の外周部に形成され、ソルダボールパッドを有する多数
の導電性トレースと、 放熱及びグラウンド用の多数のソルダボールパッドを有
し、それらの最外郭に位置する前記ソルダボールパッド
とその内側方向に位置する前記ソルダボールパッドとを
電気的に連結して、ボイド発生の憂いなしに銀充填エポ
キシ樹脂の均一な放射状拡大を可能にする放射状インナ
ートレースでなり、前記可撓性回路基板の中央部に位置
する半導体チップ搭載板と、 前記半導体チップ搭載板の外郭に位置するグラウンドボ
ンディング用リムと、前記 最外郭に位置する全てのソルダボールパッドにそれ
ぞれグラウンドボンディング用リムを電気的に連結する
放射状トレースとを有するダイフラグと、 前記ソルダボールパッドと前記放熱及びグラウンド用ソ
ルダボールパッドとの領域底面にソルダボールランドが
形成されるよう、前記可撓性樹脂フィルムが穿孔されて
いることを特徴とするボールグリッドアレイ半導体パッ
ケージ用可撓性回路基板。 - 【請求項2】 前記ダイフラグが、前記グラウンドボ
ンディング用リムの内側に隣接した位置に形成される樹
脂ブリードアウト防止用リングと、 前記放射状トレースが、前記樹脂ブリードアウト防止用
リングに連結され、この連結位置とは異なる位置で樹脂
ブリードアウト防止用リングとグラウンドボンディング
用リムとを電気的に連結するリング連結トレースとをさ
らに備えることを特徴とする請求項1記載のボールグリ
ッドアレイ半導体パッケージ用可撓性回路基板。 - 【請求項3】 前記グラウンドボンディング用リムの
外郭にパワーボンディング用リングが形成されたダイフ
ラグを有することを特徴とする請求項1又は2記載のボ
ールグリッドアレイ半導体パッケージ用可撓性回路基
板。 - 【請求項4】 前記半導体チップ搭載板と電気的に連
結される放射状トレースが最外郭に位置する放熱及びグ
ラウンド用ソルダボールパッドを介在して放射状インナ
ートレースに直線上に電気的に連結されたダイフラグを
有することを特徴とする請求項1又は2記載のボールグ
リッドアレイ半導体パッケージ用可撓性回路基板。 - 【請求項5】 前記放射状インナートレースが少なく
とも二つ以上の放熱及びグラウンド用ソルダボールパッ
ドの相互間を電気的に連結するように形成されたダイフ
ラグを有することを特徴とする請求項4記載のボールグ
リッドアレイ半導体パッケージ用可撓性回路基板。 - 【請求項6】 前記樹脂ブリードアウト防止用リング
が少なくとも二つ以上形成され、前記ブリードアウト防
止用リングの相互間を電気的に連結するリング連結トレ
ースの位置が前記放射状トレースの連結位置又は隣接し
た樹脂ブリードアウト防止用リングに対するリング連結
トレースの位置とは異なり相互にずれて形成されるダイ
フラグを有することを特徴とする請求項2記載のボール
グリッドアレイ半導体パッケージ用可撓性回路基板。 - 【請求項7】 前記ダイフラグ、導電性トレース、ソ
ルダボールパッド並びに放熱及びグラウンド用ソルダボ
ールパッドが銅で形成されることを特徴とする請求項1
記載のボールグリッドアレイ半導体パッケージ用可撓性
回路基板。 - 【請求項8】 前記ダイフラグ、導電性トレース、ソ
ルダボールパッド並びに放熱及びグラウンド用ソルダボ
ールパッドの上面にニッケル及び金が順次鍍金されてい
ることを特徴とする請求項7記載のボールグリッドアレ
イ半導体パッケージ用可撓性回路基板。 - 【請求項9】 可撓性樹脂フィルムと、 前記可撓性樹脂フィルムの可撓性回路基板形成領域の外
周部に形成され、ソルダボールパッドを有する多数の導
電性トレースと、 放熱及びグラウンド用の多数のソルダボールパッド及び
銀充填エポキシ樹脂のブリードアウトを防止するためこ
れらのソルダボールパッドを電気的に連結する格子状ト
レースでなり、前記可撓性回路基板の中央部に位置する
半導体チップ搭載板と、 前記半導体チップ搭載板の外郭に位置するグラウンドボ
ンディング用リムと、前記半導体チップ搭載板とグラウ
ンドボンディング用リムとを電気的に連結する放射状ト
レースとを有するダイフラグと、 前記ソルダボールパッドと前記放熱及びグラウンド用ソ
ルダボールパッドとの領域底面にソルダボールランドが
形成されるよう、前記可撓性樹脂フィルムが穿孔されて
いることを特徴とするボールグリッドアレイ半導体パッ
ケージ用可撓性回路基板。 - 【請求項10】 前記放熱及びグラウンド用の多数の
ソルダボールパッドのうち、最外郭に位置するソルダボ
ールパッドを除外した内側のソルダボールパッドの相互
間、又は前記最外郭に位置する前記ソルダボールパッド
と前記内側のソルダボールパッド間を電気的に連結する
一部の格子状トレースが全て除去された形状において、
前記内側のソルダボールパッドはそれぞれ少なくとも一
カ所で前記最外郭に位置する前記ソルダボールパッドに
電気的に連結されるダイフラグを有することを特徴とす
る請求項9記載のボールグリッドアレイ半導体パッケー
ジ用可撓性回路基板。 - 【請求項11】 前記放熱及びグラウンド用の多数の
ソルダボールパッドのうち、最外郭に位置するソルダボ
ールパッドを除外した内側のソルダボールパッドの相互
間、又は前記最外郭に位置する前記ソルダボールパッド
と前記内側のソルダボールパッド間を電気的に連結する
一部の格子状トレースの一部が除去された形状におい
て、前記内側のソルダボールパッドはそれぞれ少なくと
も一カ所で前記最外郭に位置する前記ソルダボールパッ
ドに電気的に連結されるダイフラグを有することを特徴
とする請求項9記載のボールグリッドアレイ半導体パッ
ケージ用可撓性回路基板。 - 【請求項12】 前記放熱及びグラウンド用の多数の
ソルダボールパッドのうち、最外郭に位置するソルダボ
ールパッドと前記最外郭のソルダボールパッドの相互間
を電気的に連結する格子状トレースが半導体チップ搭載
板領域の外部を取り囲むように形成されるダイフラグを
有することを特徴とする請求項9記載のボールグリッド
アレイ半導体パッケージ用可撓性回路基板。 - 【請求項13】 前記グラウンドボンディング用リム
の外郭にパワーボンディング用リング又はストリップが
形成されるダイフラグを有することを特徴とする請求項
9又は10記載のボールグリッドアレイ半導体パッケー
ジ用可撓性回路基板。 - 【請求項14】 前記半導体チップ搭載板に電気的に
調節連結される放射状トレースが外郭の全ての放熱及び
グラウンド用ソルダボールパッドに直接連結されるダイ
フラグを有することを特徴とする請求項9又は10記載
のボールグリッドアレイ半導体パッケージ用可撓性回路
基板。 - 【請求項15】 前記放射状トレースが格子状トレー
スにも連結されるダイフラグを有することを特徴とする
請求項14記載のボールグリッドアレイ半導体パッケー
ジ用可撓性回路基板。 - 【請求項16】 前記ダイフラグ、導電性トレース及
びソルダパッドが銅で形成されることを特徴とする請求
項9記載のボールグリッドアレイ半導体パッケージ用可
撓性回路基板。 - 【請求項17】 前記ダイフラグ、導電性トレース及
びソルダボールパッドの上面にニッケル及び金が順次鍍
金されていることを特徴とする請求項9記載のボールグ
リッドアレイ半導体パッケージ用可撓性回路基板。
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---|---|---|---|---|
US6097099A (en) * | 1995-10-20 | 2000-08-01 | Texas Instruments Incorporated | Electro-thermal nested die-attach design |
US6160705A (en) * | 1997-05-09 | 2000-12-12 | Texas Instruments Incorporated | Ball grid array package and method using enhanced power and ground distribution circuitry |
US6337522B1 (en) | 1997-07-10 | 2002-01-08 | International Business Machines Corporation | Structure employing electrically conductive adhesives |
US6120885A (en) | 1997-07-10 | 2000-09-19 | International Business Machines Corporation | Structure, materials, and methods for socketable ball grid |
US6297559B1 (en) | 1997-07-10 | 2001-10-02 | International Business Machines Corporation | Structure, materials, and applications of ball grid array interconnections |
US6603200B1 (en) * | 1997-09-12 | 2003-08-05 | Lsi Logic Corporation | Integrated circuit package |
TW434760B (en) * | 1998-02-20 | 2001-05-16 | United Microelectronics Corp | Interlaced grid type package structure and its manufacturing method |
JP3602968B2 (ja) * | 1998-08-18 | 2004-12-15 | 沖電気工業株式会社 | 半導体装置およびその基板接続構造 |
US6428641B1 (en) | 1998-08-31 | 2002-08-06 | Amkor Technology, Inc. | Method for laminating circuit pattern tape on semiconductor wafer |
US6479887B1 (en) * | 1998-08-31 | 2002-11-12 | Amkor Technology, Inc. | Circuit pattern tape for wafer-scale production of chip size semiconductor packages |
US6212077B1 (en) | 1999-01-25 | 2001-04-03 | International Business Machines Corporation | Built-in inspection template for a printed circuit |
US6362436B1 (en) * | 1999-02-15 | 2002-03-26 | Mitsubishi Gas Chemical Company, Inc. | Printed wiring board for semiconductor plastic package |
JP3195590B2 (ja) * | 1999-04-27 | 2001-08-06 | 日東電工株式会社 | フレキシブル配線板 |
JP3544895B2 (ja) * | 1999-07-30 | 2004-07-21 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US6407564B1 (en) * | 1999-08-04 | 2002-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Universal BGA board for failure analysis and method of using |
US6794743B1 (en) * | 1999-08-06 | 2004-09-21 | Texas Instruments Incorporated | Structure and method of high performance two layer ball grid array substrate |
DE50008411D1 (de) * | 2000-03-24 | 2004-12-02 | Infineon Technologies Ag | Gehäuse für biometrische Sensorchips |
US6534852B1 (en) * | 2000-04-11 | 2003-03-18 | Advanced Semiconductor Engineering, Inc. | Ball grid array semiconductor package with improved strength and electric performance and method for making the same |
KR100608608B1 (ko) * | 2000-06-23 | 2006-08-09 | 삼성전자주식회사 | 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법 |
US6515233B1 (en) * | 2000-06-30 | 2003-02-04 | Daniel P. Labzentis | Method of producing flex circuit with selectively plated gold |
US6448639B1 (en) * | 2000-09-18 | 2002-09-10 | Advanced Semiconductor Engineering, Inc. | Substrate having specific pad distribution |
US6476477B2 (en) * | 2000-12-04 | 2002-11-05 | Intel Corporation | Electronic assembly providing shunting of electrical current |
US6707145B2 (en) * | 2000-12-29 | 2004-03-16 | Intel Corporation | Efficient multiple power and ground distribution of SMT IC packages |
US6469909B2 (en) | 2001-01-09 | 2002-10-22 | 3M Innovative Properties Company | MEMS package with flexible circuit interconnect |
TW575949B (en) * | 2001-02-06 | 2004-02-11 | Hitachi Ltd | Mixed integrated circuit device, its manufacturing method and electronic apparatus |
US6897123B2 (en) * | 2001-03-05 | 2005-05-24 | Agityne Corporation | Bonding of parts with dissimilar thermal expansion coefficients |
US6888240B2 (en) * | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
US20020167804A1 (en) * | 2001-05-14 | 2002-11-14 | Intel Corporation | Polymeric encapsulation material with fibrous filler for use in microelectronic circuit packaging |
US7071024B2 (en) * | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
US6660559B1 (en) | 2001-06-25 | 2003-12-09 | Amkor Technology, Inc. | Method of making a chip carrier package using laser ablation |
US20040053447A1 (en) * | 2001-06-29 | 2004-03-18 | Foster Donald Craig | Leadframe having fine pitch bond fingers formed using laser cutting method |
US6903278B2 (en) * | 2001-06-29 | 2005-06-07 | Intel Corporation | Arrangements to provide mechanical stiffening elements to a thin-core or coreless substrate |
US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
JP3607655B2 (ja) * | 2001-09-26 | 2005-01-05 | 株式会社東芝 | マウント材、半導体装置及び半導体装置の製造方法 |
US6496355B1 (en) | 2001-10-04 | 2002-12-17 | Avx Corporation | Interdigitated capacitor with ball grid array (BGA) terminations |
US6687133B1 (en) * | 2002-11-15 | 2004-02-03 | Lsi Logic Corporation | Ground plane on 2 layer PBGA |
US6879028B2 (en) * | 2003-02-21 | 2005-04-12 | Freescale Semiconductor, Inc. | Multi-die semiconductor package |
US7075179B1 (en) * | 2004-12-17 | 2006-07-11 | Lsi Logic Corporation | System for implementing a configurable integrated circuit |
CN101834167A (zh) * | 2005-06-06 | 2010-09-15 | 罗姆股份有限公司 | 半导体装置、基板及半导体装置的制造方法 |
KR100723497B1 (ko) * | 2005-08-11 | 2007-06-04 | 삼성전자주식회사 | 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지 |
JP4474431B2 (ja) * | 2007-03-26 | 2010-06-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージおよび該製造方法 |
US8390103B2 (en) | 2010-07-12 | 2013-03-05 | Analog Devices, Inc. | Apparatus for integrated circuit packaging |
KR102245132B1 (ko) * | 2014-05-14 | 2021-04-28 | 삼성전자 주식회사 | 트레이스를 가지는 인쇄회로기판 및 볼 그리드 어레이 패키지 |
KR102214509B1 (ko) * | 2014-09-01 | 2021-02-09 | 삼성전자 주식회사 | 반도체 장치용 테스트 소켓 및 그를 포함하는 테스트 장치 |
CN104964579B (zh) * | 2015-06-24 | 2017-02-01 | 苏州柏德纳科技有限公司 | 一种基于波浪形导向板的散热器 |
JP2019524410A (ja) * | 2016-08-11 | 2019-09-05 | ジェトソン アイ.ピー.プロプライエタリー リミテッド | スマートボール、ロケータシステム、及びそれらの方法 |
CN110246815A (zh) * | 2019-06-25 | 2019-09-17 | 浙江荷清柔性电子技术有限公司 | 一种柔性芯片封装结构与方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5642261A (en) * | 1993-12-20 | 1997-06-24 | Sgs-Thomson Microelectronics, Inc. | Ball-grid-array integrated circuit package with solder-connected thermal conductor |
TW368745B (en) * | 1994-08-15 | 1999-09-01 | Citizen Watch Co Ltd | Semiconductor device with IC chip highly secured |
US5498901A (en) * | 1994-08-23 | 1996-03-12 | National Semiconductor Corporation | Lead frame having layered conductive planes |
JP2820645B2 (ja) * | 1994-08-30 | 1998-11-05 | アナム インダストリアル カンパニー インコーポレーティド | 半導体リードフレーム |
US5543657A (en) * | 1994-10-07 | 1996-08-06 | International Business Machines Corporation | Single layer leadframe design with groundplane capability |
JP3123638B2 (ja) * | 1995-09-25 | 2001-01-15 | 株式会社三井ハイテック | 半導体装置 |
TW353223B (en) * | 1995-10-10 | 1999-02-21 | Acc Microelectronics Corp | Semiconductor board providing high signal pin utilization |
US5650660A (en) * | 1995-12-20 | 1997-07-22 | Intel Corp | Circuit pattern for a ball grid array integrated circuit package |
-
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