JP2963709B2

JP2963709B2 - アナログフィルタ回路

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Publication number: JP2963709B2
Application number: JP1337560A
Authority: JP
Inventors: 智賢中川原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-25
Filing date: 1989-12-25
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: EP0437970A2; US5111154A; KR910013696A; JPH03195208A; EP0437970A3; DE69026365D1; DE69026365T2; EP0437970B1; KR940005379B1

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は帰還技術により構成するアナログフィルタ
回路に関する。

（従来の技術）集積回路（IC）内への集積化に適したフィルタ構成方
法としてバイカッド方式がある。バイカッド・フィルタ
は、インダクタンスを用いず、増幅器とその帰還技術を
使って、２次の伝達関数を実現する回路を組み立てて所
望のフィルタ特性を合成するものである。このようなフ
ィルタは、例えばSECAM方式カラーテレビジョン受像機
の色信号処理に使用されるベルフィルタがある。

ベルフィルタの伝達関数は、ここに、ω_０は固有角周波数（4.286MHz）Ｈは利得係数（実数）、Ｓは複素数、 Q_Pは極選択度、Q_Nは零点選択度、である。

尚、ω_０での利得を0dBとすると、Ｈ＝Q_N/Q_Pとなる。

（１）式をバイカッド方式にてフィルタを合成すると
第14図のブロック図となる。第14図は（１）式を一般的
に合成したもので、T_inは入力信号Ｘの入力端子、T_out
は出力信号Ｙの出力端子である。構成は、２つの積分回
路61,62と、３つの加減算回路51〜53と、入力信号Ｘを
所定の利得で導くフィードフォワード経路l₁,l₂,l₃と、
出力信号Ｙを所定の利得で帰還する帰還経路l₄,l₅,l₆と
から成る。経路l₁は利得Ｈの係数器71を有し、経路l₂は
利得H/Q_Nの係数器72を有する。経路l₃は利得１の線路で
ある。また、経路l₅は利得１−（1/Q_P）の係数器73を有
し、経路l₄,経路l₆は利得１の線路である。

このようなブロック図は、式（１）を分解してそのま
ま導かれる。

第14図を実現する実際の回路を第15図に示す。第15図
において、81,82は、差動回路形のトランスコンダクタ
ンス増幅器（以下Gm増幅器と称する）である。入力信号
83はインピーダンス変換と係数器71の機能を兼ねた増幅
器83を介して前段Gm増幅器81の第１入力端子（＋）に入
力し、同Gm増幅器81の一方の出力端子より導出して後段
Gm増幅器82の第１入力端子に入力する。後段Gm増幅器82
の出力端子からの信号をインピーダンス変換用増幅器84
を通して出力信号Ｙが得られる。出力信号Ｙはそれぞれ
Gm増幅器81,82の第２入力端子（−）に帰還する。前段G
m増幅器81及び後段Gm増幅器82は、それぞれ積分回路61,
62に対応し、前段Gm増幅器81の出力端子にはキャパシタ
91と92を接続し、後段Gm増幅器82の出力端子にはキャパ
シタ93を接続する。キャパシタ91,92,93及び増幅器84
は、第14図における各経路l₁〜l₆の利得に関与してい
る。

上記において、Gm増幅器81のトランスコンダクタンス
値g_m1、Gm増幅器82のトランスコンダクタンス値をg_m2、
キャパシタ91〜93の容量値をそれぞれC₁,C₂,C₃とする
と、第15図の回路の伝達関数Ｔ（Ｓ）は、となり、式（１）と（２）を比較することで、ただちに
各定数が求められる。

ここで、C₁＋C₂＝C₃＝C₀,g_m1＝g_m2＝g_m0とすると、このようにバイカッド方式によるICフィルタは、各種
パラメータが容量比等のICの得意とする比関係によって
決まるのでICの内蔵化に適し、非常に優れた特性を呈す
る。しかし、実際の回路では、以下に説明するような特
性劣化を改善する課題がある。

第１の問題は寄生容量による影響である。寄生容量は
Gm増幅器を構成するトランジスタのコレクタ・サブスト
レート容量，コレクタ・ベース容量や配線容量等であ
る。寄生容量は高イピーダンスの部位に発生したとき大
きな影響を及ぼす。第15図では点線にて示す箇所に発生
する容量C_P2,C_P3が問題になる。寄生容量C_P2はキャパシ
タC₁とC₂間の接続点と接地間に発生する寄生容量であ
り、C_P3はキャパシタC₃とGm増幅器82における第１入力
端子（＋）との接続点と接地間に発生する寄生容量であ
る。このような寄生容量が発生したときの伝達関数T
_P（Ｓ）は、で表される。式（５）を式（１）と比較すると、となる。（６）式によれば、寄生容量C_p3は、極固有角
周波数ω_Ｐの式には関係しているが、零点固有角周波数
ω_Ｎの式には関係してない。このため、容量値をどんな
に調整しても極と零点の固有周波数ω_P,ω_Ｎをω_０に一
致させることはできない。従って、第15図のような構成
で、バイカッド・フィルタを構成した場合、特性のずれ
を生じることは避けられない。

第２の問題は、積分回路の構成要素であるGm増幅器は
81,82は、差動回路形であり、その２入力が使用さてい
るが、この場合の入力信号が第１入力端子と第２入力端
子とで対称性がないことである。即ち、Gm増幅器として
エミッタ結合タイプのトランジスタ回路又はゲインセル
タイプの差動増幅回路は、対称性の無い２つの入力信号
が入力される場合、一般に周波数特性が劣化してしま
う。ベルフィルタは、選択度ＱがQ_P＝16, と定められており、特に極の選択度が高いフィルタであ
る。このため、Gm増幅器81、82が差動的に動作していな
いと、積分回路としての位相ずれの影響が大きくなり、
フィルタ特性がずれてしまう。

第３の問題は、利得Ｈの増幅器83と利得１の増幅器84
によるインピーダンス変換回路が電圧出力回路であるた
め、容量を電圧でドライブする形なので、電圧出力イン
ピーダンスが０でないとローパスフィルタになってしま
う。従って、インピータンス変換回路の出力インピーダ
ンスと容量で位相遅れが発生し、特性ずれを生じること
になる。特に、帰還経路l₄〜l₆に挿入されている利得１
の増幅器84での位相遅れは、ベルフィルタのようにＱが
高いフィルタの場合、フィルタ特性への影響が大きく、
最悪の場合発振してしまうことがある。

（発明が解決しようとする課題）以上説明したように状来の一般的手法により構成した
バイカッド・フィルタは、寄生容量の影響によって極
と零点がずれるという問題があった。また、入力信号
の非対称性及びインピーダンス変換回路の性質によっ
て、所望のフィルタ特性がずれるという問題があった。

この発明は上記問題点を除去し、寄生容量の影響をな
くして極と零点のずれを小さくし、周波数特性の良好な
アナログフィルタ回路の提供を目的とする。

［発明の構成］（課題を解決するための手段）この発明は入力信号を積分する第１の積分回路と、出
力信号をそれぞれ積分する第２及び第３の積分回路と、
前記第１及び第２の積分回路からの信号と入力信号とを
加減算する第１の加減算回路と、この第１の加減算回路
からの信号を積分する第４の積分回路と、前記第３及び
第４の線分回路からの信号と入力信号とを加減算し出力
信号を導出する第２の加減算回路とからオールパスフィ
ルタ又はベルフィルタを構成する。

また、上記構成を基本に、ローパスフィルタ（請求項
２），ハイパスフィルタ（請求項３），ノッチフィルタ
（請求項４）及びバンドパスフィルタ（請求項５）構成
したものである。

（作用）このような構成によれば、入力信号Ｘに関する信号を
除けば、すべて積分回路の出力を加減算して出力信号を
形成しており、出力信号Ｙを低インピーダンスの信号と
して加減算することがない。

こうすることで、伝達関数における各係数項の式
は、高イピーダンス点での寄生容量が本来の積分用のキ
ャパシタと付随して存在する形で表わされ、本来の積分
用キャパシタを調整することで、寄生容量のフィルタ特
性への影響を無くすことができる。

差動回路の正負の極性を利用した加減算を行う必要
がなくなり、Gm増幅器が差動的に動作していないことに
よる周波数特性ずれが回避される。これによって、各積
分回路の増幅器を１入力１出力形式で使用し、完全差動
形式のフィルタを実現する。

また、インピーダンス変換回路が不要となり、容量を
電圧でドライブすることがなく、位相遅れを生じない。

（実施例）以下、この発明を図示の実施例によって詳細に説明す
る。

第１図はこの発明に係るアナログフィルタ回路の一実
施例を示すブロック図である。

第１図はベルフィルタを実現する構成であって、入力
端子T_inから出力端子T_outの２次関数を実現する主経路
に、入力信号Ｘのフィードフォワード経路l₁₁及びl
₁₂と、出力信号Ｙの帰還経路l₁₃及びl₁₄とを接続してい
る。主経路には、入力信号ＸをＨ倍して積分する積分回
路13と、この積分回路13の出力，経路l₁₂からの信号及
び経路l₁₃からの信号を反転して加算する加減算回路１
と、この加減算回路１の出力を積分する積分回路11と、
この積分回路の出力，経路l₁₁からの信号及び経路l₁₄か
らの信号とを反転して加算する加減算回路２とを接続し
てある。加減算回路２の出力は出力信号Ｙとなる。経路
l₁₁は入力信号ＸをＨ倍する係数器22を有し、l₁₂は入力
信号ＸをＨ（1/Q_P）倍する係数器21を有し、経路l
₁₃は、出力信号Ｙを積分する積分回路12を有し、l
₁₄は、出力信号Ｙを1/Q_P倍して積分する積分回路14をそ
れぞれ有している。

以上の構成によっても（１）式の伝達関数を達成す
る。（１）式より、第１図のブロックが構成できること
を説明する。

まず、式（１）の分母，分子をS²で割る。

（７）式の分母を払って、（８）式の左辺の第３項を右辺へ移動し整理すると、更に、（９）式の左辺第２項を右辺へ移動すると、が得られる。この（10）式は、第１図を直接に表してい
る。

上記（10）式によれば、例えば中括弧内の加減算は、
入力信号Ｘの項を除けば、すべて積分回路の出力即ち、
積分容量に対する電流計算で加減算している。これに対
し、第14図では、HX−Ｙのような低インピーダンスの信
号を加減算している。“HX"から“Y"を引算するには、
低インピーダンスの電圧“Y"が必要なので、インピーダ
ンス変換回路が必要であった。しかし、本件構成では、
上記の理由によりインピーダンス変換回路は不要であ
り、容量を電圧でドライブすることがなく、位相遅れを
生じない。

また、上記のような積分出力の演算は、差動回路の正
負の極性を利用した加減算と異なり、結線で行うことが
できる。このため、差動回路が差動的動作しないことに
よる周波数特性ずれが回避される。また、各積分回路の
増幅器は１入力１出力形式となるので、完全差動形式で
構成して、差動形式による周波数特性の改善を図ること
ができる。

第２図は第１図に基づいてGm増幅器とキャパシタによ
りIC内に構成したベルフィルタ示す。

第２図において、Gm増幅器33は積分回路13に対応し、
Gm増幅器32は積分回路12に、Gm増幅器34は積分回路14
に、Gm増幅器31は積分回路11にそれぞれ対応している。
但し、Gm増幅器33と31は、トランスコンダクタンス値が
正で表され、Gm増幅器32と34は負で表される。

各Gm増幅器31〜34の積分容量は、Gm増幅器33の出力端
子からGm増幅器31の入力端子を結ぶ信号ラインL₁と入力
信号Ｘの入力端子T_inとの間に接続したキャパシタ41
と、同信号ラインL₁と基準電位点との間に接続したキャ
パシタ42と、Gm増幅器31の出力端子とGm増幅器32の入力
端子を結ぶ信号ラインL₂と入力端子T_inとの間に接続し
たキャパシタ43と、同信号ラインL₂と基準電位点との間
に接続したキャパシタ44からなる。

上記各Gm増幅器31〜34のトランスコンダクタンス値を
それぞれg_m1,g_m2,g_m3,g_m4、各キャパシタ41〜44の容量
値をC₁,C₂,C₃,C₄とすると、その伝達関数Ｔ（Ｓ）は、式（11）と（１）を比較して、となる。（12）式により、第14図の構成と同様に、極と
零点のパラメータQ_P,Q_Nが容量比とトランスコンダクタ
ンス値比で定まり、IC内への内蔵に適し、精度の良い値
が得られることがわかる。各定数は、g_m1＝g_m2＝g_m0,C₁
＋C₂＝C₃＋C₄＝C₀とすれば、ω_Ｐ＝ω_Ｎ＝ω_０なので、次に、第２図の回路において、寄生容量の問題を検討
する。

第２図において、高インピーダンスの箇所は、信号ラ
インL₁とL₂である。この部分に生ずる寄生容量は、同図
に示すように、キャパシタC₂と並列にC_p2が発生し、キ
ャパシタC₄と並列にC_p4が発生する。これら寄生容量を
考慮した伝達関数T_P（Ｓ）は、（14）式は（11）式のC₂をC₂＋C_p2に,C₄をC₄＋C_p4に置
換えたものと等しい。このことは、寄生容量があって
も、本来の容量C₂,C₄を寄生容量C_p2とC_p4分少なくする
だけで、寄生容量の影響をキャンセルできることを示し
ている。

別の見方をすれば、第２図の構成では、（12）式に示
すように、極と零点の固有周波数ω_P,ω_Ｎは、独立に設
定でき、従って寄生容量により生じた伝達パラメータの
ずれを任意に合わせ込み、所定の特性に戻したといえ
る。

なお、第２図の回路を完全差動形式の構成にすると第
３図のようになる。このような構成によれば、＋，−の
Gm増幅器のペアから成る差動回路は、仮想接地状態で動
作するので、周波数特性が各段に良くなり、位相遅れは
非常に少なくなる。このため、積分回路としてほぼ理想
的な動作を行い、フィルタ特性におけるずれの発生が小
さくなる。尚、第３図で一端が接地されている２組のキ
ャパシタ42と44は仮想接地と見なせるので、各々１つの
容量で実現できる。この場合、容量は第３図の容量値の
半分のものが各Gm増幅器31,32の各出力間に１つずつ有
れば良くIC化に更に有利である。

更に、第１図の構成は、インピーダンス変換回路がな
く、特にベルフィルタのように、Ｑの高い場合に生じや
すい発振問題も避けることができる。

更に、入力端子T_inに接続されるキャパシタC₁は、Q_P
に逆比例するので、Ｑ値が高くてもフィルタ入力側のド
ライブインピーダンスによる影響は少ないという利点が
ある。

ところで、ここで注目すべき点は、第１図（第２図）
の構成は、２次の伝達関数の一般形である双２次関数を
実現していることである。このことはベルフィルタ限ら
ず、すべての２次の伝達関数が第１図及び第２図を最大
構成として実現可能であることを示唆している。例えば
ローパスフィルタのブロック構成を第４図に示し、その
構成例を第５図に示す。

第４図及び第５図において、第１図及び第２図の各構
成要素と共通の要素には同一の符号を付している。即
ち、ローパスフィルタは、第１図の構成よりく係数器21
と係数器22を除いたものである。第５図では、第２図の
キャパシタ41と43を除いたものである。

第５図の伝達関数T_L（Ｓ）は、となる。

第１図から積分回路13と係数器21を除くと高域通過フ
ィルタとなる。第６図はそのブロック図を示す。第７図
の回路例は、第２図からGm増幅器33とキャパシタ41を除
いたものである。なお、第６図のブロック図において、
加減算回路１は１入力であるので、積分回路11または積
分回路12の符号を変えることによって省略される。

第７図の伝達関数T_H（Ｓ）は、となる。

第１図から係数器21を除くとノッチフィルタとなる。
第８図はその構成を示す。第９図は第２図からキャパシ
タ41を除いたものである。

第９図の伝達関数T_N（Ｓ）は、となる。

第１図から積分回路13と係数器22を除くとバンドパス
フィルタとなる。第10図はその構成を示す。第11図は第
２図からGm増幅器33とキャパシタ43を除いたものであ
る。

第11図の伝達関数T_B（Ｓ）は、となる。

第12図及び第13図はオールパスフィルタを示す。オー
ルパスフィルタは、第12図において、加減算回路１に加
える信号の極性を第１図と異にする。第13図の実回路例
では、Gm増幅器33と31のトランスコンダクタンス値を負
で表し、Gm増幅器32のトランスコンダクタンス値を正で
表す。その他の構成は第１図及び第２図と同じである。
第13図の伝達関数T_A（Ｓ）は、となる。

このように第１図のブロック構成は、すべての２次の
伝達関数を実現可能である。

なお、各実施例において、係数器の接続される経路
は、Gm増幅器のトランスコンダクタンス値によって種々
変更され、係数器の利得が１の場合は、図面上では単な
る線路として示される。

［発明の効果］以上説明したようにこの発明によれば、IC内に構成す
るフィルタ回路において、寄生容量による特性への影響
を軽減し、Gm増幅器の１入力１出力形式が可能であるの
で、差動形式の採用による周波数特性が改善され、イン
ピーダンス変換が不要であるため、位相遅れを生じない
という効果がある。

【図面の簡単な説明】

第１図はこの発明に係るアナログフィルタ回路の一実施
例を示すブロック図、第２図は第１図に基づく具体回路
の構成例を示す回路図、第３図は第１図を完全差動形式
で構成した場合の回路図、第４図及び第５図はこの発明
によるローパスフィルタのブロック図及び回路図、第６
図及び第７図はこの発明によるハイパスフィルタのブロ
ック図及び回路図、第８図及び第９図はこの発明による
バンドパスフィルタのブロック図及び回路図、第10図及
び第11図はこの発明によるノッチフィルタのブロック図
及び回路図、第12図及び第13図はこの発明によるオール
パスフィルタのブロック図及び回路図、第14図は従来回
路のブロック図、第15図はGm増幅器による従来回路を示
す回路図である。Ｘ……入力信号、Ｙ……出力信号、T_in……入力端子、T
_out……出力端子、1,2……加減算回路、11〜14……積分
回路、21,22……係数器、 31〜34……Gm増幅器、41〜44……キャパシタ。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号を積分する第１の積分回路と、出力信号をそれぞれ積分する第２及び第３の積分回路
と、前記第１及び第２の積分回路からの信号と入力信号とを
加減算する第１の加減算回路と、この第１の加減算回路からの信号を積分する第４の積分
回路と、前記第３及び第４の線分回路からの信号と入力信号とを
加減算し出力信号を導出する第２の加減算回路とから構
成したことを特徴とするアナログフィルタ回路。
【請求項２】入力信号を積分する第１の積分回路と、出力信号をそれぞれ積分する第２及び第３の積分回路
と、前記第１の積分回路からの信号と第２の積分回路からの
信号とを加減算する第１の加減算回路と、この第１の加減算回路からの信号を積分する第４の積分
回路と、この第４の積分回路からの信号と前記第３の積分回路か
らの信号とを加減算して出力信号を導出する第２の加減
算回路とから構成したことを特徴とするアナログフィル
タ回路。
【請求項３】出力信号をそれぞれ積分する第１及び第２
の積分回路と、前記第１の積分回路からの信号を積分する第３の積分回
路と、前記第２及び第３の積分回路からの信号と入力信号とを
加減算して出力信号を導出する第１の加減算回路とから
構成したことを特徴とするアナログフィルタ回路。
【請求項４】入力信号を積分する第１の積分回路と、出力信号をそれぞれ積分する第２及び第３積分回路と、前記第１の積分回路からの信号と第２の積分回路からの
信号とを加減算する第１の加減算回路と、この第１の加減算回路からの信号を積分する第４の積分
回路と、前記第３及び４の積分回路からの信号と入力信号とを加
減算して出力信号を導出する第２の加減算回路とから構
成したことを特徴とするアナログフィルタ回路。
【請求項５】出力信号をそれぞれ積分する第１及び第２
の積分回路と、入力信号と前記第１の線分回路からの信号とを加減算す
る第１の加減算回路と、この第１の加減算回路からの信号を積分する第３の積分
回路と、前記第２及び第３の積分回路からの信号を加減算して出
力信号を導出する第２の加減算回路とから構成したこと
を特徴とするアナログフィルタ回路。