JP2835107B2 - 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 - Google Patents
不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法Info
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、不揮発性半導体記憶装置であるEEPROM(El
ectrically Erasable & Programmable Read Only Memo
ry)を記憶部として用いるマイクロコンピュータ、マイ
クロプロセッサ、中央処理装置(以下、CPUという)コ
ア等において、EEPROMのメモリセルの劣化によるビット
誤り(エラー)の検出とその訂正を行うための不揮発性
半導体記憶装置のエラー訂正回路及びそのエラー訂正方
法に関するものである。
ectrically Erasable & Programmable Read Only Memo
ry)を記憶部として用いるマイクロコンピュータ、マイ
クロプロセッサ、中央処理装置(以下、CPUという)コ
ア等において、EEPROMのメモリセルの劣化によるビット
誤り(エラー)の検出とその訂正を行うための不揮発性
半導体記憶装置のエラー訂正回路及びそのエラー訂正方
法に関するものである。
(従来の技術) 従来、このような分野の技術としては、特開昭60−30
000号公報(文献1)、及び特開平1−133300号公報
(文献2)等に記載されるものがあった。
000号公報(文献1)、及び特開平1−133300号公報
(文献2)等に記載されるものがあった。
EEPROMは、電気的な方法によりゲート絶縁膜や、浮遊
ゲートに電荷を蓄えることができる構造にしたMOSトラ
ンジスタをメモリセルとする不揮発性半導体記憶装置で
ある。このEEPROMのメモリセルの書込み及び消去特性を
第2図に示す。
ゲートに電荷を蓄えることができる構造にしたMOSトラ
ンジスタをメモリセルとする不揮発性半導体記憶装置で
ある。このEEPROMのメモリセルの書込み及び消去特性を
第2図に示す。
第2図に示すように、書込まれた状態にあるメモリセ
ル(a)のスレッショールド電圧Vt1は例えば−2Vであ
り、消去された状態にあるメモリセル(b)のスレッシ
ョールド電圧Vt2は例えば+8Vである。そして書込み状
態にあるメモリセルが不良となると、スレッショールド
電圧Vt1が−2Vから約+2Vに変化する。同様に消去状態
のメモリセルが不良となると、スレッショールド電圧Vt
2は+8Vから約+2Vに変化する。つまりEEPROMにおける
不良ビットセルのスレッショールド電圧Vt3は+2V付近
になるというのがこのメモリセルの特性である。従っ
て、書込み状態にあるメモリセルを低いセンス電圧Vr1
(例えば、1V)で読出した場合、出力データは“1"から
“0"へ変化する。しかし、消去状態にあるメモリセルが
不良になり、そのスレッショールド電圧Vt2が+8Vから
+2Vに変化しても、それを低いセンス電圧Vr1で読出し
た場合、出力データとしては“0"であり、変化すること
はない。消去状態にあるメモリセルが不良になり、それ
を高いセンス電圧Vr2で読出した場合には、出力データ
が“1"となる。
ル(a)のスレッショールド電圧Vt1は例えば−2Vであ
り、消去された状態にあるメモリセル(b)のスレッシ
ョールド電圧Vt2は例えば+8Vである。そして書込み状
態にあるメモリセルが不良となると、スレッショールド
電圧Vt1が−2Vから約+2Vに変化する。同様に消去状態
のメモリセルが不良となると、スレッショールド電圧Vt
2は+8Vから約+2Vに変化する。つまりEEPROMにおける
不良ビットセルのスレッショールド電圧Vt3は+2V付近
になるというのがこのメモリセルの特性である。従っ
て、書込み状態にあるメモリセルを低いセンス電圧Vr1
(例えば、1V)で読出した場合、出力データは“1"から
“0"へ変化する。しかし、消去状態にあるメモリセルが
不良になり、そのスレッショールド電圧Vt2が+8Vから
+2Vに変化しても、それを低いセンス電圧Vr1で読出し
た場合、出力データとしては“0"であり、変化すること
はない。消去状態にあるメモリセルが不良になり、それ
を高いセンス電圧Vr2で読出した場合には、出力データ
が“1"となる。
そこで、従来のエラー訂正回路では、前記文献2に記
載されているように、前記のEEPROMの特性を利用し、例
えばマイクロコンピュータの特別な実行シーケンスによ
ってEEPROMのエラーの検出とその訂正を行うようにして
いる。すなわち、従来のエラー訂正回路では、期待する
データから変化したメモリセルを検出するために、読出
し時の低いセンス電圧Vr1とは異なる高いセンス電圧Vr2
を印加し、センス電圧Vr1を印加した時の出力データ
と、センス電圧Vr2を印加した時の出力データとの違い
により、スレッショールド電圧Vt1,Vt2の変化したメモ
リセルを検出し、元の期待値を訂正するようにしてい
る。これによりチップ面積を大きくすることなく、的確
なエラー訂正が行える。
載されているように、前記のEEPROMの特性を利用し、例
えばマイクロコンピュータの特別な実行シーケンスによ
ってEEPROMのエラーの検出とその訂正を行うようにして
いる。すなわち、従来のエラー訂正回路では、期待する
データから変化したメモリセルを検出するために、読出
し時の低いセンス電圧Vr1とは異なる高いセンス電圧Vr2
を印加し、センス電圧Vr1を印加した時の出力データ
と、センス電圧Vr2を印加した時の出力データとの違い
により、スレッショールド電圧Vt1,Vt2の変化したメモ
リセルを検出し、元の期待値を訂正するようにしてい
る。これによりチップ面積を大きくすることなく、的確
なエラー訂正が行える。
(発明が解決しようとする課題) しかしながら、上記構成のエラー訂正回路及びそのエ
ラー訂正方法では、次のような課題があった。
ラー訂正方法では、次のような課題があった。
(1) 従来の回路あるいは方法では、特別な読出しシ
ーケンスによってEEPROMのエラー訂正を行っているた
め、その特別な読出しシーケンスを持つ命令を備えるこ
とが必要である。従って、このような命令を持たない汎
用のマイクロコンピュータ、マイクロプロセッサあるい
はCPUコア等に従来のエラー訂正機能を付加する、つま
り適用することは困難であった。
ーケンスによってEEPROMのエラー訂正を行っているた
め、その特別な読出しシーケンスを持つ命令を備えるこ
とが必要である。従って、このような命令を持たない汎
用のマイクロコンピュータ、マイクロプロセッサあるい
はCPUコア等に従来のエラー訂正機能を付加する、つま
り適用することは困難であった。
(2) 従来の回路あるいは方法では、特別な読出しシ
ーケンスを実行するためにそれに応じた複雑なハードウ
ェア構成を必要とする。それゆえ、EEPROMのアドレスを
指定する方法(アドレッシングモード)が1つに限定さ
れていた。このようにアドレッシングモードが限定され
ると、EEPROMの領域のデータを効率よくアクセスするた
めのプログラムの作製が困難になるという問題があっ
た。
ーケンスを実行するためにそれに応じた複雑なハードウ
ェア構成を必要とする。それゆえ、EEPROMのアドレスを
指定する方法(アドレッシングモード)が1つに限定さ
れていた。このようにアドレッシングモードが限定され
ると、EEPROMの領域のデータを効率よくアクセスするた
めのプログラムの作製が困難になるという問題があっ
た。
本発明は、前記従来技術が持っていた課題として、エ
ラー訂正のための特別な読出し命令を必要とする点、及
びアドレッシングモードが1つに限定される点について
解決した不揮発性半導体記憶装置のエラー訂正回路及び
そのエラー訂正回路及びそのエラー訂正方法を提供する
ものである。
ラー訂正のための特別な読出し命令を必要とする点、及
びアドレッシングモードが1つに限定される点について
解決した不揮発性半導体記憶装置のエラー訂正回路及び
そのエラー訂正回路及びそのエラー訂正方法を提供する
ものである。
(課題を解決するための手段) 前記課題を解決するために、本発明のうちの第1の発
明は、センス電圧切替え信号に応答してセンス電圧が切
替わる不揮発性半導体記憶装置のエラーを訂正する不揮
発性半導体記憶装置のエラー訂正回路に於いて、前記不
揮発性半導体記憶装置に読出し制御信号が入力されるこ
とに応答して前記揮発性半導体記憶装置から読出された
データのパリティチェックを行うパリティチェック回路
と、前記パリティチェックの結果及び前記読出し制御信
号に応じて前記センス電圧切替え信号を出力するセンス
電圧切替え回路とを、有している。
明は、センス電圧切替え信号に応答してセンス電圧が切
替わる不揮発性半導体記憶装置のエラーを訂正する不揮
発性半導体記憶装置のエラー訂正回路に於いて、前記不
揮発性半導体記憶装置に読出し制御信号が入力されるこ
とに応答して前記揮発性半導体記憶装置から読出された
データのパリティチェックを行うパリティチェック回路
と、前記パリティチェックの結果及び前記読出し制御信
号に応じて前記センス電圧切替え信号を出力するセンス
電圧切替え回路とを、有している。
第2の発明は、第1の発明の不揮発性半導体記憶装置
のエラー訂正回路に於いて、前記センス電圧切替え信号
が所定のレベルの場合、前記読出されたデータのアドレ
スを指定する信号を保持し、前記不揮発性半導体記憶装
置へ出力する構成にしている。
のエラー訂正回路に於いて、前記センス電圧切替え信号
が所定のレベルの場合、前記読出されたデータのアドレ
スを指定する信号を保持し、前記不揮発性半導体記憶装
置へ出力する構成にしている。
第3の発明は、第1又は第2の発明の不揮発性半導体
記憶装置のエラー訂正回路に於いて、前記読出し制御信
号を出力する制御回路に前記センス電圧切替え信号を出
力する構成にしている。
記憶装置のエラー訂正回路に於いて、前記読出し制御信
号を出力する制御回路に前記センス電圧切替え信号を出
力する構成にしている。
第4の発明は、センス電圧切替え信号に応答してセン
ス電圧が切替わる不揮発性半導体記憶装置のエラーを訂
正する不揮発性半導体記憶装置のエラー訂正方法に於い
て、前記不揮発性半導体記憶装置に読出し制御信号が入
力されることに応答して前記不揮発性半導体記憶装置か
ら読出されたデータのパリティチェックを行う工程と、
前記パリティチェックの結果及び前記読出し制御信号に
応じて前記センス電圧切替え信号を出力する工程とを、
有している。
ス電圧が切替わる不揮発性半導体記憶装置のエラーを訂
正する不揮発性半導体記憶装置のエラー訂正方法に於い
て、前記不揮発性半導体記憶装置に読出し制御信号が入
力されることに応答して前記不揮発性半導体記憶装置か
ら読出されたデータのパリティチェックを行う工程と、
前記パリティチェックの結果及び前記読出し制御信号に
応じて前記センス電圧切替え信号を出力する工程とを、
有している。
(作 用) 第1の発明によれば、読出し制御信号が不揮発性半導
体記憶装置に入力されると、該不揮発性半導体記憶装置
に記憶されたデータが読出され、パリティチェック回路
によって、パリティチェックが行われる。そのパリティ
チェックの結果及び読出し制御信号に応じて、センス電
圧切替え回路からセンス電圧切替え信号が出力され、不
揮発性半導体記憶装置のセンス電圧が切替わる。
体記憶装置に入力されると、該不揮発性半導体記憶装置
に記憶されたデータが読出され、パリティチェック回路
によって、パリティチェックが行われる。そのパリティ
チェックの結果及び読出し制御信号に応じて、センス電
圧切替え回路からセンス電圧切替え信号が出力され、不
揮発性半導体記憶装置のセンス電圧が切替わる。
第2の発明によれば、センス電圧切替え回路から出力
されたセンス電圧切替え信号が所定のレベルの場合、不
揮発性半導体記憶装置から読出されたデータのアドレス
を指示する信号が保持され、該不揮発性半導体記憶装置
へ出力される。
されたセンス電圧切替え信号が所定のレベルの場合、不
揮発性半導体記憶装置から読出されたデータのアドレス
を指示する信号が保持され、該不揮発性半導体記憶装置
へ出力される。
第3の発明によれば、センス電圧切替え信号が制御回
路に与えられると、該制御回路から読出し制御信号が出
力される。
路に与えられると、該制御回路から読出し制御信号が出
力される。
第4の発明によれば、読出し制御信号によって不揮発
性半導体記憶装置からデータが読出され、パリティチェ
ックが行われる。そのパリティチェックの結果及び読出
し制御信号に応じてセンス電圧切替え信号が出力され、
不揮発性半導体記憶装置のセンス電圧が切替わる。
性半導体記憶装置からデータが読出され、パリティチェ
ックが行われる。そのパリティチェックの結果及び読出
し制御信号に応じてセンス電圧切替え信号が出力され、
不揮発性半導体記憶装置のセンス電圧が切替わる。
(実施例) 第1図は、本発明の実施例を示すもので、制御回路と
してマイクロコンピュータを用いたEEPROMのエラー訂正
回路の回路図である。
してマイクロコンピュータを用いたEEPROMのエラー訂正
回路の回路図である。
マイクロコンピュータ1は、制御及び演算機能を持つ
CPU等を有すると共に、データD0〜7用の端子、アド
レスADR用の端子、書込み信号▲▼用の端子、読出
し制御信号(例えば、読出し信号)▲▼用の端子、
出力信号OUT用の端子、及び入力信号IN用の端子等を備
えている。又、EEPROM2は、メモリセルアレイ、ローデ
コーダ、コラムデコーダ、マルチプレクサ、センスアン
プ、及び入出力制御回路等で構成されている。メモリセ
ルアレイは、データ格納用の複数のメモリセルと、パリ
ティビットデータ格納用の複数のパリティセルとで構成
されている。このEEPROM2には、データD0〜7用の端
子、パリティビットデータD8用の端子、書込み信号▲
▼用の端子、読出し信号▲▼用の端子、センス電
圧切替え信号RD2用の端子、及びアドレスADR用の端子を
有している。
CPU等を有すると共に、データD0〜7用の端子、アド
レスADR用の端子、書込み信号▲▼用の端子、読出
し制御信号(例えば、読出し信号)▲▼用の端子、
出力信号OUT用の端子、及び入力信号IN用の端子等を備
えている。又、EEPROM2は、メモリセルアレイ、ローデ
コーダ、コラムデコーダ、マルチプレクサ、センスアン
プ、及び入出力制御回路等で構成されている。メモリセ
ルアレイは、データ格納用の複数のメモリセルと、パリ
ティビットデータ格納用の複数のパリティセルとで構成
されている。このEEPROM2には、データD0〜7用の端
子、パリティビットデータD8用の端子、書込み信号▲
▼用の端子、読出し信号▲▼用の端子、センス電
圧切替え信号RD2用の端子、及びアドレスADR用の端子を
有している。
マイクロコンピュータ1のデータD0〜7用の端子に
は、データバス3を介してEEPROM2が接続されている。
データバス3は、EEPROM2への書込み、あるいはEEPROM2
からの読出しデータD0〜7をマイクロコンピュータ1
との間で入出力する機能を有している。このデータバス
3には、EEPROM2のエラー検出とエラー訂正を行うパリ
ティチェック回路(例えば、パリティチェック・パリテ
ィビット生成回路)4が接続されている。パリティチェ
ック・パリティビット生成回路4は、排他的論理和ゲー
ト(以下、Ex・ORゲートという)等で構成され、その出
力側がドライバ5及びパリティビットデータ線6を介し
てEEPROM2に接続されている。パリティビットデータ線
6は、EEPROM2のパリティビットデータD8を入出力する
機能を有している。
は、データバス3を介してEEPROM2が接続されている。
データバス3は、EEPROM2への書込み、あるいはEEPROM2
からの読出しデータD0〜7をマイクロコンピュータ1
との間で入出力する機能を有している。このデータバス
3には、EEPROM2のエラー検出とエラー訂正を行うパリ
ティチェック回路(例えば、パリティチェック・パリテ
ィビット生成回路)4が接続されている。パリティチェ
ック・パリティビット生成回路4は、排他的論理和ゲー
ト(以下、Ex・ORゲートという)等で構成され、その出
力側がドライバ5及びパリティビットデータ線6を介し
てEEPROM2に接続されている。パリティビットデータ線
6は、EEPROM2のパリティビットデータD8を入出力する
機能を有している。
マイクロコンピュータ1における書込み信号▲▼
用の端子及び読出し信号▲▼用の端子は、それぞれ
書込み信号線7及び読出し信号線8を介してEEPROM2の
各対応する端子に接続されている。書込み信号線7は、
ドライバ5の制御端子に接続されている。ドライバ5の
入力端子及び出力端子は、比較回路9の入力端子に接続
され、その比較回路9の出力端子がセンス電圧切替え回
路(例えば、データ保持回路)10のデータ入力端子Dに
接続されている。比較回路9は、EEPROM2から読出した
パリティビットデータD8と、パリティチェック・パリテ
ィビット生成回路4の出力信号との比較を行う回路であ
り、排他的否定論理和ゲート(以下、Ex・NORゲートと
いう)で構成されている。
用の端子及び読出し信号▲▼用の端子は、それぞれ
書込み信号線7及び読出し信号線8を介してEEPROM2の
各対応する端子に接続されている。書込み信号線7は、
ドライバ5の制御端子に接続されている。ドライバ5の
入力端子及び出力端子は、比較回路9の入力端子に接続
され、その比較回路9の出力端子がセンス電圧切替え回
路(例えば、データ保持回路)10のデータ入力端子Dに
接続されている。比較回路9は、EEPROM2から読出した
パリティビットデータD8と、パリティチェック・パリテ
ィビット生成回路4の出力信号との比較を行う回路であ
り、排他的否定論理和ゲート(以下、Ex・NORゲートと
いう)で構成されている。
データ保持回路10は、比較回路9の出力信号を保持す
る回路であり、データ入力端子D、クロック端子、出力
端子Q、及びリセット端子Rを有するフリップフロップ
(以下、FFという)で構成されている。このデータ保持
回路10のクロック端子は読出し信号線8に接続され、さ
らに出力端子QはEEPROM2のセンス電圧切替え信号RD2用
の端子に、リセット端子Rはマイクロコンピュータ1の
出力信号OUT用の端子にそれぞれ接続されている。パリ
ティチェック・パリティビット生成回路4、ドライバ
5、比較回路9及びデータ保持回路10により、パリティ
チェック及びデータ保持手段が構成されている。
る回路であり、データ入力端子D、クロック端子、出力
端子Q、及びリセット端子Rを有するフリップフロップ
(以下、FFという)で構成されている。このデータ保持
回路10のクロック端子は読出し信号線8に接続され、さ
らに出力端子QはEEPROM2のセンス電圧切替え信号RD2用
の端子に、リセット端子Rはマイクロコンピュータ1の
出力信号OUT用の端子にそれぞれ接続されている。パリ
ティチェック・パリティビット生成回路4、ドライバ
5、比較回路9及びデータ保持回路10により、パリティ
チェック及びデータ保持手段が構成されている。
マイクロコンピュータ1の入力信号IN用の端子は、EE
PROM2のセンス電圧切替え信号RD2用の単位に接続される
と共に、アドレスラッチ回路12のラッチ端子Lに接続さ
れている。さらにマイクロコンピュータ1のアドレスAD
R用の端子は、アドレスバス11を介してアドレスラッチ
回路12の入力端子に接続され、そのアドレスラッチ回路
12の出力端子がEEPROM2のアドレスADR用の端子に接続さ
れている。アドレスラッチ回路12は、マイクロコンピュ
ータ1からのアドレスADRを入力し、それをEEPROM2へ伝
達する機能を有し、データ保持回路10の出力端子Qが
“1"の時、入力したアドレスADRを保持する。データ保
持回路10及びアドレスラッチ回路12により、センス電圧
切替え及びアドレス保持手段が構成されている。
PROM2のセンス電圧切替え信号RD2用の単位に接続される
と共に、アドレスラッチ回路12のラッチ端子Lに接続さ
れている。さらにマイクロコンピュータ1のアドレスAD
R用の端子は、アドレスバス11を介してアドレスラッチ
回路12の入力端子に接続され、そのアドレスラッチ回路
12の出力端子がEEPROM2のアドレスADR用の端子に接続さ
れている。アドレスラッチ回路12は、マイクロコンピュ
ータ1からのアドレスADRを入力し、それをEEPROM2へ伝
達する機能を有し、データ保持回路10の出力端子Qが
“1"の時、入力したアドレスADRを保持する。データ保
持回路10及びアドレスラッチ回路12により、センス電圧
切替え及びアドレス保持手段が構成されている。
なお、データ保持回路10のリセット端子Rは、初期化
のために使用するもので、マイクロコンピュータ1の出
力信号OUTによって制御される。
のために使用するもので、マイクロコンピュータ1の出
力信号OUTによって制御される。
次に、以上のように構成されるエラー訂正回路を用い
たエラー訂正方法として、その書込み動作(I)及び読
出し動作(II)を、第3図を参照しつつ説明する。
たエラー訂正方法として、その書込み動作(I)及び読
出し動作(II)を、第3図を参照しつつ説明する。
第3図は、第1図のタイミングチャートであり、この
第3図中のA,Bは読出し命令の実行タイミングを示し、
マイクロコンピュータ1の基本クロックCLKに同期して
動作するM1〜M4の4つのマシンサイクルで読出しが完了
することを示している。又、nはリード命令のアドレ
ス、n+mは2回目のリード命令のアドレスである。
第3図中のA,Bは読出し命令の実行タイミングを示し、
マイクロコンピュータ1の基本クロックCLKに同期して
動作するM1〜M4の4つのマシンサイクルで読出しが完了
することを示している。又、nはリード命令のアドレ
ス、n+mは2回目のリード命令のアドレスである。
(I) 書込み動作 EEPROM2にデータを書込む場合、マイクロコンピュー
タ1から8ビットの書込みデータD0〜7がデータバス
3に出力される。パリティチェック・パリティビット生
成回路4は、データバス3上の8ビットのデータD
0〜7をチェックし、“1"または“0"を出力する。“1"
か“0"かは、データ8ビット中の“1"の数が奇数か偶数
かで定まるものである。書込み信号▲▼がマイクロ
コンピュータ1から出力されると、ドライバ5がオン状
態となり、データバス3上のデータ8ビットと、ドライ
バ5を通して出力されるパリティビットデータ線6上の
パリティビットとが、データD0〜8の9ビット1ワー
ドとしてEEPROM2に書込まれる。このようにしてEEPROM2
には、(データ8ビット+パリティ1ビット)の形でデ
ータD0〜8が書込まれる。
タ1から8ビットの書込みデータD0〜7がデータバス
3に出力される。パリティチェック・パリティビット生
成回路4は、データバス3上の8ビットのデータD
0〜7をチェックし、“1"または“0"を出力する。“1"
か“0"かは、データ8ビット中の“1"の数が奇数か偶数
かで定まるものである。書込み信号▲▼がマイクロ
コンピュータ1から出力されると、ドライバ5がオン状
態となり、データバス3上のデータ8ビットと、ドライ
バ5を通して出力されるパリティビットデータ線6上の
パリティビットとが、データD0〜8の9ビット1ワー
ドとしてEEPROM2に書込まれる。このようにしてEEPROM2
には、(データ8ビット+パリティ1ビット)の形でデ
ータD0〜8が書込まれる。
(II) 読出し動作 EEPROM2からのデータD0〜7の読出しは、第3図の
期間AとBとの2回の読出しサイクルで実行される。
期間AとBとの2回の読出しサイクルで実行される。
(II)(i) 1回目の読出しサイクル(期間A) まず、第3図の期間AではEEPROM2から1回目の読出
しが行われる。すなわち、マイクロコンピュータ1の基
本クロックCLKに同期してマシンサイクルM1〜M4が順次
実行されていき、そのマシンサイクルM3とM4において、
マイクロコンピュータ1から、読出し信号▲▼(2
0)及び読出すべきデータの入っているEEPROM2のアドレ
スADR(21)が出力される。この結果、EEPROM2に記憶さ
れていたデータD0〜7はデータバス3に読出されると
共に、パリティビットデータD8はパリティビットデータ
線6を通して比較回路9の一方の入力端子に読出され
る。データバス3上に読出されたデータD0〜7はパリ
ティチェック・パリティビット生成回路4によってパリ
ティチェックされ、そのパリティチェック結果が比較回
路9の他方の入力端子に入力される。
しが行われる。すなわち、マイクロコンピュータ1の基
本クロックCLKに同期してマシンサイクルM1〜M4が順次
実行されていき、そのマシンサイクルM3とM4において、
マイクロコンピュータ1から、読出し信号▲▼(2
0)及び読出すべきデータの入っているEEPROM2のアドレ
スADR(21)が出力される。この結果、EEPROM2に記憶さ
れていたデータD0〜7はデータバス3に読出されると
共に、パリティビットデータD8はパリティビットデータ
線6を通して比較回路9の一方の入力端子に読出され
る。データバス3上に読出されたデータD0〜7はパリ
ティチェック・パリティビット生成回路4によってパリ
ティチェックされ、そのパリティチェック結果が比較回
路9の他方の入力端子に入力される。
比較回路9の2つの入力信号が等しい時は、その出力
信号が“0"となり、書込み時と読出し時のパリティビッ
トが一致していることになり、記憶中にエラーのなかっ
たことを示している。
信号が“0"となり、書込み時と読出し時のパリティビッ
トが一致していることになり、記憶中にエラーのなかっ
たことを示している。
もし、比較回路9の2つの入力信号が等しくない時
は、記憶中にエラーがあったことを示す。この時、比較
回路9の出力回路9の出力信号は“1"となり、読出し信
号▲▼(20)の後縁でデータ保持回路10に保持され
る。そのため、データ保持回路10の出力端子Qは“1"と
なり、EEPROM2のセンス電圧を例えば+1V(第2図中の
低いセンス電圧Vr1)から+4V(第2図の高いセンス電
圧Vr2)へ上昇させると共に、この時のEEPROM2のアドレ
スADR(21)をアドレスラッチ回路12に保持し、さらに
マイクロコンピュータ1に対して“1"レベルの入力信号
INを伝達してエラーの発生をマイクロコンピュータ1側
でも検知できるようにする。
は、記憶中にエラーがあったことを示す。この時、比較
回路9の出力回路9の出力信号は“1"となり、読出し信
号▲▼(20)の後縁でデータ保持回路10に保持され
る。そのため、データ保持回路10の出力端子Qは“1"と
なり、EEPROM2のセンス電圧を例えば+1V(第2図中の
低いセンス電圧Vr1)から+4V(第2図の高いセンス電
圧Vr2)へ上昇させると共に、この時のEEPROM2のアドレ
スADR(21)をアドレスラッチ回路12に保持し、さらに
マイクロコンピュータ1に対して“1"レベルの入力信号
INを伝達してエラーの発生をマイクロコンピュータ1側
でも検知できるようにする。
(II)(ii) 2回目の読出しサイクル(期間B) 期間Bでは、1回目と同じ命令、同じタイミングで2
回目の読出しが実行される。この2回目の読出しが1回
目の読出しと異なる点は、センス電圧が+4V(第2図の
高いセンス電圧Vr2)と高く保持されていることと、読
出しのアドレスがマイクロコンピュータ1からのアドレ
スADR(23)ではなく、1回目の読出しでアドレスラッ
チ回路12に保持されていたアドレスADR(21)であるこ
とである。そのため、マイクロコンピュータ1から出力
される読出し信号▲▼(22)による2回目の読出し
においては、1回目の読出しアドレスADR(21)に対し
てセンス電圧を上げて再度読出していることになる。こ
の結果、EEPROM2のエラーが訂正され、正しいデータD
0〜7(24)をデータバス3上に読出すことができるの
である。
回目の読出しが実行される。この2回目の読出しが1回
目の読出しと異なる点は、センス電圧が+4V(第2図の
高いセンス電圧Vr2)と高く保持されていることと、読
出しのアドレスがマイクロコンピュータ1からのアドレ
スADR(23)ではなく、1回目の読出しでアドレスラッ
チ回路12に保持されていたアドレスADR(21)であるこ
とである。そのため、マイクロコンピュータ1から出力
される読出し信号▲▼(22)による2回目の読出し
においては、1回目の読出しアドレスADR(21)に対し
てセンス電圧を上げて再度読出していることになる。こ
の結果、EEPROM2のエラーが訂正され、正しいデータD
0〜7(24)をデータバス3上に読出すことができるの
である。
(II)(iii) なお、1回目の読出しと2回目の読出しの間に割込み
によって他の命令実行サイクルが入っても、本実施例の
効果には影響がないが、一般には同じ読出し命令を2つ
続けてプログラミングし、1回目と2回目を続けて実行
するのが妥当である。例えば、 のようにする。ここで、ACCはマイクロコンピュータ1
内に設けられたアキュムレータ、AdrはEEPROM2の読出す
べきデータの入っているアドレスを示す。Movはアドレ
スAdrで指定されるEEPROM2の番地から、マイクロコンピ
ュータ1のアキュムレータACCにデータを移動(=読出
し)せよという命令を表している。
によって他の命令実行サイクルが入っても、本実施例の
効果には影響がないが、一般には同じ読出し命令を2つ
続けてプログラミングし、1回目と2回目を続けて実行
するのが妥当である。例えば、 のようにする。ここで、ACCはマイクロコンピュータ1
内に設けられたアキュムレータ、AdrはEEPROM2の読出す
べきデータの入っているアドレスを示す。Movはアドレ
スAdrで指定されるEEPROM2の番地から、マイクロコンピ
ュータ1のアキュムレータACCにデータを移動(=読出
し)せよという命令を表している。
以上のように、本実施例では次のような利点を有して
いる。
いる。
前記の読出し命令は、特別なものではなく、汎用のマ
イクロコンピュータが通常持っているムーブ命令、ロー
ド命令等が適用できる。さらに書込み信号▲▼及び
読出し信号▲▼といった制御信号や、入力信号IN及
び出力信号OUTのような信号も、汎用のマイクロコンピ
ュータで容易に実現できる。その上、第1図に示すエラ
ー訂正回路はハードウェアが簡単であるため、アドレッ
シングモードも1つに限定されることなく、多くのアド
レッシングモードが適用可能である。
イクロコンピュータが通常持っているムーブ命令、ロー
ド命令等が適用できる。さらに書込み信号▲▼及び
読出し信号▲▼といった制御信号や、入力信号IN及
び出力信号OUTのような信号も、汎用のマイクロコンピ
ュータで容易に実現できる。その上、第1図に示すエラ
ー訂正回路はハードウェアが簡単であるため、アドレッ
シングモードも1つに限定されることなく、多くのアド
レッシングモードが適用可能である。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
(1) 第1図では読出し時のデータビット長が8ビッ
トであるが、これを16ビット等のような他のビット数に
しても良い。
トであるが、これを16ビット等のような他のビット数に
しても良い。
(2) マイクロコンピュータ1は、プログラム制御さ
れるマイクロプロセッサやCPUコア等といった他の制御
回路に置換えても良い。
れるマイクロプロセッサやCPUコア等といった他の制御
回路に置換えても良い。
(3) EEPROM2は、その制御回路の構成に応じて上記
実施例以外の構成に変形することもできる。又、比較回
路9は、Ex・NORゲート以外に、Ex・ORゲート等の他の
ゲートで構成したり、あるいはデータ保持回路10をFF以
外の回路等で構成するなど、種々の変形が可能である。
実施例以外の構成に変形することもできる。又、比較回
路9は、Ex・NORゲート以外に、Ex・ORゲート等の他の
ゲートで構成したり、あるいはデータ保持回路10をFF以
外の回路等で構成するなど、種々の変形が可能である。
(発明の効果) 以上詳細に説明したように、第1、第2及び第3の発
明によれば、パリティチェックの結果及び読出し制御信
号に応じてセンス電圧切替え信号を出力するセンス電圧
切替え回路を設け、あるセンス電圧(例えば、第1のセ
ンス電圧)で不揮発性半導体記憶装置から読出したデー
タに誤りがあった場合(1回目の読出し)、別のセンス
電圧(例えば、第2のセンス電圧)で再びデータを読出
し(2回目の読出し)てエラーを訂正する構成にしたの
で、センス電圧切替え回路が、不揮発性半導体記憶装置
の読出しを制御する読出し制御信号と、該読出し制御信
号に応答して読出されたデータのパリティチェックの結
果とに応答して、不揮発性半導体記憶装置のセンス電圧
を切替えるためのセンス電圧切替え信号を出力してお
り、センス電圧切替え回路が行センス電圧の切替えのた
めの特別な信号を用いていない。そのため、読出し制御
信号を不揮発性半導体記憶装置に出力し、該不揮発性半
導体記憶装置の読出しを制御する制御回路が、センス電
圧切替え回路によるセンス電圧切替え信号の出力のため
の特別なプログラムを実行する必要がなく、又はセンス
電圧切替え回路によるセンス電圧の切替えのための特別
な信号を生成する回路を必要としない。
明によれば、パリティチェックの結果及び読出し制御信
号に応じてセンス電圧切替え信号を出力するセンス電圧
切替え回路を設け、あるセンス電圧(例えば、第1のセ
ンス電圧)で不揮発性半導体記憶装置から読出したデー
タに誤りがあった場合(1回目の読出し)、別のセンス
電圧(例えば、第2のセンス電圧)で再びデータを読出
し(2回目の読出し)てエラーを訂正する構成にしたの
で、センス電圧切替え回路が、不揮発性半導体記憶装置
の読出しを制御する読出し制御信号と、該読出し制御信
号に応答して読出されたデータのパリティチェックの結
果とに応答して、不揮発性半導体記憶装置のセンス電圧
を切替えるためのセンス電圧切替え信号を出力してお
り、センス電圧切替え回路が行センス電圧の切替えのた
めの特別な信号を用いていない。そのため、読出し制御
信号を不揮発性半導体記憶装置に出力し、該不揮発性半
導体記憶装置の読出しを制御する制御回路が、センス電
圧切替え回路によるセンス電圧切替え信号の出力のため
の特別なプログラムを実行する必要がなく、又はセンス
電圧切替え回路によるセンス電圧の切替えのための特別
な信号を生成する回路を必要としない。
第4の発明によれば、パリティチェックを行う工程
と、センス電圧切替え信号を出力する工程とを有してい
るので、第1〜第3の発明と同様に、エラー訂正のため
の特別な読出し命令を必要とすることなく、汎用のマイ
クロコンピュータ、マイクロプロセッサ、あるいはCPU
コア等といった制御回路の持つ通常の読出し命令が使用
可能となる。その上、ハードウェアの構成が簡単である
ため、アドレッシングモードも1つに限定されることな
く、多くのアドレッシングモードが適用可能となり、そ
れによって不揮発性半導体記憶装置の領域のデータを効
率良くアクセスするためのプログラムを作製することが
容易になる。
と、センス電圧切替え信号を出力する工程とを有してい
るので、第1〜第3の発明と同様に、エラー訂正のため
の特別な読出し命令を必要とすることなく、汎用のマイ
クロコンピュータ、マイクロプロセッサ、あるいはCPU
コア等といった制御回路の持つ通常の読出し命令が使用
可能となる。その上、ハードウェアの構成が簡単である
ため、アドレッシングモードも1つに限定されることな
く、多くのアドレッシングモードが適用可能となり、そ
れによって不揮発性半導体記憶装置の領域のデータを効
率良くアクセスするためのプログラムを作製することが
容易になる。
第1図は本発明の実施例を示すEEPROMにおけるエラー訂
正回路の回路図、第2図はEEPROMのメモリセルの特性
図、第3図は第1図のタイミングチャートである。 1……マイクロコンピュータ、2……EEPROM、4……パ
リティチェック・パリティビット生成回路、5……ドラ
イバ、9……比較回路、10……データ保持回路、12……
アドレスラッチ回路。
正回路の回路図、第2図はEEPROMのメモリセルの特性
図、第3図は第1図のタイミングチャートである。 1……マイクロコンピュータ、2……EEPROM、4……パ
リティチェック・パリティビット生成回路、5……ドラ
イバ、9……比較回路、10……データ保持回路、12……
アドレスラッチ回路。
Claims (4)
- 【請求項1】センス電圧切替え信号に応答してセンス電
圧が切替わる不揮発性半導体記憶装置のエラーを訂正す
る不揮発性半導体記憶装置のエラー訂正回路に於いて、 前記不揮発性半導体記憶装置に読出し制御信号が入力さ
れることに応答して前記不揮発性半導体記憶装置から読
出されたデータのパリティチェックを行うパリティチェ
ック回路と、 前記パリティチェックの結果及び前記読出し制御信号に
応じて前記センス電圧切替え信号を出力するセンス電圧
切替え回路とを有することを特徴とする不揮発性半導体
記憶装置のエラー訂正回路。 - 【請求項2】前記センス電圧切替え信号が所定のレベル
の場合、前記読出されたデータのアドレスを指定する信
号を保持し、前記不揮発性半導体記憶装置へ出力するこ
とを特徴とする請求項1記載の不揮発性半導体記憶装置
のエラー訂正回路。 - 【請求項3】前記読出し制御信号を出力する制御回路に
前記センス電圧切替え信号を出力する請求項1又は2記
載の不揮発性半導体記憶装置のエラー訂正回路。 - 【請求項4】センス電圧切替え信号に応答してセンス電
圧が切替わる不揮発性半導体記憶装置のエラーを訂正す
る不揮発性半導体記憶装置のエラー訂正方法に於いて、 前記不揮発性半導体記憶装置に読出し制御信号が入力さ
れることに応答して前記不揮発性半導体記憶装置から読
出されたデータのパリティチェックを行う工程と、 前記パリティチェックの結果及び前記読出し制御信号に
応じて前記センス電圧切替え信号を出力する工程とを有
することを特徴とする不揮発性半導体記憶装置のエラー
訂正方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1298654A JP2835107B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 |
KR1019900018156A KR0164222B1 (ko) | 1989-11-16 | 1990-11-10 | Eeprom의 에러정정회로 |
EP90312403A EP0428396B1 (en) | 1989-11-16 | 1990-11-14 | Bit error correcting circuit for a nonvolatile memory |
DE69021996T DE69021996T2 (de) | 1989-11-16 | 1990-11-14 | Bitfehlerkorrekturschaltung für einen nichtflüchtigen Speicher. |
US07/612,978 US5206866A (en) | 1989-11-16 | 1990-11-15 | Bit error correcting circuit for a nonvolatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1298654A JP2835107B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03157900A JPH03157900A (ja) | 1991-07-05 |
JP2835107B2 true JP2835107B2 (ja) | 1998-12-14 |
Family
ID=17862534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1298654A Expired - Fee Related JP2835107B2 (ja) | 1989-11-16 | 1989-11-16 | 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5206866A (ja) |
EP (1) | EP0428396B1 (ja) |
JP (1) | JP2835107B2 (ja) |
KR (1) | KR0164222B1 (ja) |
DE (1) | DE69021996T2 (ja) |
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---|---|---|---|---|
ATE196023T1 (de) * | 1992-06-30 | 2000-09-15 | Siemens Ag | Verfahren zur datensicherung bei schreib-lese- speichern |
US5359570A (en) * | 1992-11-13 | 1994-10-25 | Silicon Storage Technology, Inc. | Solid state peripheral storage device |
FR2802697B1 (fr) * | 1999-12-15 | 2005-03-04 | St Microelectronics Sa | Procede de lecture d'une cellule memoire non volatile |
JP4194310B2 (ja) * | 2002-07-19 | 2008-12-10 | 株式会社ルネサステクノロジ | 電子装置 |
DE602006006788D1 (de) | 2006-03-02 | 2009-06-25 | St Microelectronics Srl | Leseverfahren eines Speichers mit eingebetteter Fehlerkorrekturkode und Speicher mit eingebetteter Fehlerkorrekturkode |
US7904793B2 (en) * | 2007-03-29 | 2011-03-08 | Sandisk Corporation | Method for decoding data in non-volatile storage using reliability metrics based on multiple reads |
JP2009093714A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Corp | 半導体記憶装置 |
US8286061B2 (en) * | 2009-05-27 | 2012-10-09 | International Business Machines Corporation | Error detection using parity compensation in binary coded decimal and densely packed decimal conversions |
KR101218886B1 (ko) * | 2010-11-24 | 2013-01-07 | 재단법인대구경북과학기술원 | 메모리 보호를 위한 컨트롤러 장치 및 컨트롤러 장치의 동작 방법 |
US10304550B1 (en) | 2017-11-29 | 2019-05-28 | Sandisk Technologies Llc | Sense amplifier with negative threshold sensing for non-volatile memory |
US10643695B1 (en) | 2019-01-10 | 2020-05-05 | Sandisk Technologies Llc | Concurrent multi-state program verify for non-volatile memory |
US11024392B1 (en) | 2019-12-23 | 2021-06-01 | Sandisk Technologies Llc | Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3430197A (en) * | 1965-10-21 | 1969-02-25 | Itt | Error correction circuit for digital recording systems |
DE3332601A1 (de) * | 1983-09-09 | 1985-03-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum registrieren von adressen von einen fehlerhaften speicherinhalt aufweisenden speicherzellen |
US4774712A (en) * | 1986-10-01 | 1988-09-27 | International Business Machines Corporation | Redundant storage device having address determined by parity of lower address bits |
JPH0654476B2 (ja) * | 1987-03-04 | 1994-07-20 | 日本電気株式会社 | 制御メモリ誤り訂正制御方式 |
JP2509297B2 (ja) * | 1987-08-31 | 1996-06-19 | 沖電気工業株式会社 | 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ |
-
1989
- 1989-11-16 JP JP1298654A patent/JP2835107B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-10 KR KR1019900018156A patent/KR0164222B1/ko not_active IP Right Cessation
- 1990-11-14 DE DE69021996T patent/DE69021996T2/de not_active Expired - Fee Related
- 1990-11-14 EP EP90312403A patent/EP0428396B1/en not_active Expired - Lifetime
- 1990-11-15 US US07/612,978 patent/US5206866A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR0164222B1 (ko) | 1999-01-15 |
DE69021996T2 (de) | 1996-04-18 |
US5206866A (en) | 1993-04-27 |
EP0428396A2 (en) | 1991-05-22 |
JPH03157900A (ja) | 1991-07-05 |
DE69021996D1 (de) | 1995-10-05 |
KR910010308A (ko) | 1991-06-29 |
EP0428396B1 (en) | 1995-08-30 |
EP0428396A3 (en) | 1992-04-15 |
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