JP2834292B2 - データ・プロセッサ - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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-
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Description
【発明の詳細な説明】
本発明は、データ・プロセッサに関し、特に二つの命
令を同時に実行することの可能な32ビットRISCマイクロ
プロセッサに関する。
令を同時に実行することの可能な32ビットRISCマイクロ
プロセッサに関する。
命令を高速に実行可能な縮小命令セット・コンピュー
タ（Ｒeduced Ｉnstruction Ｓet Ｃomputer、以下RISC
と言う）は米国IBM社による1986年８月18日の米国特許
出願第896,156号を優先権主張とした特開昭63−49843号
公報に詳細に説明されている。 複雑命令セット・コンピュータ（Ｃomplex Ｉnstruct
ion Ｓet Ｃomputer、以下CISCと言う）はソフトウェア
からハードウェアに移される機能の増加に伴ってマイク
ロプロセッサのハードウェアが複雑になるのに対し、RI
SCコンピュータは処理速度を高速とするため簡単な機能
を実行するようにそのアーキテクチァが構成される。 このRISCコンピュータとして、すべての基本命令を１
マシーン・サイクルで実行するよう基本命令セットをハ
ードウェアで直接実行する基本縮小命令セット・マシー
ン（Primitive Ｉnstruction Ｓet Computing Ｍachine
System、以下PRISMと言う）も公知である。 一方、性能向上の速度が鈍りはじめたCISCからまだ性
能向上の速度が向上するRISCへと、高性能のマイクロプ
ロセッサのアーキテクチュアの主流が大きく変わりつつ
ある。 最近の高性能のRISCマイクロプロセッサでは、命令の
長さが32ビットに固定された固定長命令を採用してお
り、この固定長命令は１マシン・サイクルで実行される
ことができる。 一方、1989年の技術文献「IEEE International Solid
−State Circuits Conference DIGEST OF TECHNICAL PA
PERS」,pp54−55には米国Intel社によって開発されたマ
イクロプロセッサが開示されており、メモリと接続され
る外部バスのデータ幅は64ビットであり、バスのバンド
幅拡張による処理性能が向上されてる。すなわち、64ビ
ットの外部データバスを介してメモリから１サイクルで
２つの32ビット命令がマイクロプロセッサにフェッチさ
れ、この２つの命令が整数演算命令と浮動小数点演算命
令である場合は、この整数演算命令とこの浮動小数点演
算命令とは、整数演算ユニットと浮動小数点演算ユニッ
トとによって同時に並行して実行されることができる。 一方、上記の特開昭63−49843号公報には、同時に２
つの命令を実行する機能を有するRISCプロセッサが開示
されている。このプロセッサは、第１と第２の実行ユニ
ットと、第１と第２の命令デコード・ユニットと、メモ
リから命令をフェッチして第１と第２の命令デコード・
ユニットに命令を供給する命令バッファと、レジスタ・
ファイル等を具備し、第１と第２の実行ユニットはレジ
スタ・ファイルの出力を同時に受け取って並行して処理
を行うことができる。 さらに、上記の特開昭63−49843号公報には、２つの
並列命令を同時に実行することが不可能である特別な状
況（（１）２つの並列命令のうち第２の命令が、第１の
命令の結果を必要とする場合、（２）２つの並列命令が
同じ命令に部類に属する場合、（３）並列命令の一方が
他方よりも多くのサイクルを必要とする場合、（４）並
列命令の一方が両方の実行ユニットを必要とする場合、
（５）２つの並列命令のディスティネーション・レジス
タが同じ場合に、一方の命令を取り消すことによって、
２つの命令が順序をはずれて実行されないようにする必
要が有る場合）が開示されるとともに、この特別な状況
の対応策（上記（１）、（２）の状態はコンパイラによ
るコード・スケジューリングで対応すべきこと、RISCプ
ロセッサは基本命令を有し、また複数サイクルを必要と
する命令は非常に僅かなので上記（３）、（４）の状態
は頻繁には発生しないこと、上記（５）の状態に対処す
るためには例外処理ハードウェアを用いること）が開示
されている。
タ（Ｒeduced Ｉnstruction Ｓet Ｃomputer、以下RISC
と言う）は米国IBM社による1986年８月18日の米国特許
出願第896,156号を優先権主張とした特開昭63−49843号
公報に詳細に説明されている。 複雑命令セット・コンピュータ（Ｃomplex Ｉnstruct
ion Ｓet Ｃomputer、以下CISCと言う）はソフトウェア
からハードウェアに移される機能の増加に伴ってマイク
ロプロセッサのハードウェアが複雑になるのに対し、RI
SCコンピュータは処理速度を高速とするため簡単な機能
を実行するようにそのアーキテクチァが構成される。 このRISCコンピュータとして、すべての基本命令を１
マシーン・サイクルで実行するよう基本命令セットをハ
ードウェアで直接実行する基本縮小命令セット・マシー
ン（Primitive Ｉnstruction Ｓet Computing Ｍachine
System、以下PRISMと言う）も公知である。 一方、性能向上の速度が鈍りはじめたCISCからまだ性
能向上の速度が向上するRISCへと、高性能のマイクロプ
ロセッサのアーキテクチュアの主流が大きく変わりつつ
ある。 最近の高性能のRISCマイクロプロセッサでは、命令の
長さが32ビットに固定された固定長命令を採用してお
り、この固定長命令は１マシン・サイクルで実行される
ことができる。 一方、1989年の技術文献「IEEE International Solid
−State Circuits Conference DIGEST OF TECHNICAL PA
PERS」,pp54−55には米国Intel社によって開発されたマ
イクロプロセッサが開示されており、メモリと接続され
る外部バスのデータ幅は64ビットであり、バスのバンド
幅拡張による処理性能が向上されてる。すなわち、64ビ
ットの外部データバスを介してメモリから１サイクルで
２つの32ビット命令がマイクロプロセッサにフェッチさ
れ、この２つの命令が整数演算命令と浮動小数点演算命
令である場合は、この整数演算命令とこの浮動小数点演
算命令とは、整数演算ユニットと浮動小数点演算ユニッ
トとによって同時に並行して実行されることができる。 一方、上記の特開昭63−49843号公報には、同時に２
つの命令を実行する機能を有するRISCプロセッサが開示
されている。このプロセッサは、第１と第２の実行ユニ
ットと、第１と第２の命令デコード・ユニットと、メモ
リから命令をフェッチして第１と第２の命令デコード・
ユニットに命令を供給する命令バッファと、レジスタ・
ファイル等を具備し、第１と第２の実行ユニットはレジ
スタ・ファイルの出力を同時に受け取って並行して処理
を行うことができる。 さらに、上記の特開昭63−49843号公報には、２つの
並列命令を同時に実行することが不可能である特別な状
況（（１）２つの並列命令のうち第２の命令が、第１の
命令の結果を必要とする場合、（２）２つの並列命令が
同じ命令に部類に属する場合、（３）並列命令の一方が
他方よりも多くのサイクルを必要とする場合、（４）並
列命令の一方が両方の実行ユニットを必要とする場合、
（５）２つの並列命令のディスティネーション・レジス
タが同じ場合に、一方の命令を取り消すことによって、
２つの命令が順序をはずれて実行されないようにする必
要が有る場合）が開示されるとともに、この特別な状況
の対応策（上記（１）、（２）の状態はコンパイラによ
るコード・スケジューリングで対応すべきこと、RISCプ
ロセッサは基本命令を有し、また複数サイクルを必要と
する命令は非常に僅かなので上記（３）、（４）の状態
は頻繁には発生しないこと、上記（５）の状態に対処す
るためには例外処理ハードウェアを用いること）が開示
されている。
しかしながら本発明者等の検討によれば、上記従来技
術では下記の如き問題が生ずると言うことが明らかとさ
れた。 すなわち、上記の技術文献に開示されたアーキテクチ
ャにおいては、整数演算命令は整数演算ユニットを制御
し、浮動小数点演算命令は浮動小数点演算ユニットを制
御するので、ふたつの演算ユニットの間でコンフリクト
が生じないことを利用しているが、整数を扱う数値演算
命令を２つ同時に実行する方式にはこのアーキテクチャ
は適用できないと言う問題がある。 一方、上記の特開昭63−49843号公報に開示された方
式においては、コンパイラによる過度の命令コード・ス
ケジューリング処理を強要しているので、ソフトウェア
作成上の制約が多いと言う問題がある。 さらに、上記の公開特許公報に開示された方式におい
ては、命令コード・スケジューリングをコンパイラで行
うので、複数の命令をシリアル実行する従来のハードウ
ェアのために作成されたプログラムをこの並列実行ハー
ドウェアのために変換する必要が有り、従来のハードウ
ェアとの互換性を保つことができないと言う問題が有
る。 従って、本発明の目的は、数値を扱う数値演算命令を
２つ同時に実行することの可能なデータ・プロセッサを
提供することにある。 本発明の他の目的は、コンパイラに対する命令スケジ
ューリングの負担を軽減できるハードウェアを具備した
データ・プロセッサを提供することにある。 本発明の他の目的は、従来の直列実行ハードウェアと
プログラムの互換性を有する並列実行可能なデータ・プ
ロセッサを提供することにある。
術では下記の如き問題が生ずると言うことが明らかとさ
れた。 すなわち、上記の技術文献に開示されたアーキテクチ
ャにおいては、整数演算命令は整数演算ユニットを制御
し、浮動小数点演算命令は浮動小数点演算ユニットを制
御するので、ふたつの演算ユニットの間でコンフリクト
が生じないことを利用しているが、整数を扱う数値演算
命令を２つ同時に実行する方式にはこのアーキテクチャ
は適用できないと言う問題がある。 一方、上記の特開昭63−49843号公報に開示された方
式においては、コンパイラによる過度の命令コード・ス
ケジューリング処理を強要しているので、ソフトウェア
作成上の制約が多いと言う問題がある。 さらに、上記の公開特許公報に開示された方式におい
ては、命令コード・スケジューリングをコンパイラで行
うので、複数の命令をシリアル実行する従来のハードウ
ェアのために作成されたプログラムをこの並列実行ハー
ドウェアのために変換する必要が有り、従来のハードウ
ェアとの互換性を保つことができないと言う問題が有
る。 従って、本発明の目的は、数値を扱う数値演算命令を
２つ同時に実行することの可能なデータ・プロセッサを
提供することにある。 本発明の他の目的は、コンパイラに対する命令スケジ
ューリングの負担を軽減できるハードウェアを具備した
データ・プロセッサを提供することにある。 本発明の他の目的は、従来の直列実行ハードウェアと
プログラムの互換性を有する並列実行可能なデータ・プ
ロセッサを提供することにある。
【課題を解決するための手段】 本願において開示される発明のうち、代表的な実施例
によるマイクロプロセッサの概要は下記の通りである。 すなわち、（１）所定のビット幅（32ビット）の命令
長の第１及び第２の命令をメモリからフェッチし、上記
第１及び第２の命令を並行に出力する命令フェッチユニ
ット（640）と、 （２）その入力に上記命令フェッチユニット（640）か
ら出力される上記第１の命令が供給される第１の命令デ
コーダ（644）と、 （３）その入力に上記命令フェッチユニット（645）か
ら出力される上記第２の命令が供給される第２の命令デ
コーダ（645）と、 （４）上記第１の命令デコーダ（644）のデコード結果
によって制御される第１の命令実行ユニット（651）
と、 （５）上記第２の命令デコーダ（645）のデコード結果
によって制御される第２の命令実行ユニット（652）
と、 （６）上記命令フェッチユニット（640）から出力され
る上記第１の命令のデスティネーションフィールドの情
報と上記命令フェッチユニット（640）から出力される
上記第２の命令のソースフィールドの情報とを比較する
比較器（131,132）とを具備してなり、 上記命令フェッチユニット（640）から出力される上
記第１の命令のデスティネーションフィールドの情報と
上記命令フェッチユニット（640）から出力される上記
第２の命令のソースフィールドの情報とが一致する際、
上記比較器（131,132）の出力は上記第１の命令実行ユ
ニット（651）と上記第２の命令実行ユニット（652）と
における上記第１及び第２の命令の並行実行を禁止す
る。
によるマイクロプロセッサの概要は下記の通りである。 すなわち、（１）所定のビット幅（32ビット）の命令
長の第１及び第２の命令をメモリからフェッチし、上記
第１及び第２の命令を並行に出力する命令フェッチユニ
ット（640）と、 （２）その入力に上記命令フェッチユニット（640）か
ら出力される上記第１の命令が供給される第１の命令デ
コーダ（644）と、 （３）その入力に上記命令フェッチユニット（645）か
ら出力される上記第２の命令が供給される第２の命令デ
コーダ（645）と、 （４）上記第１の命令デコーダ（644）のデコード結果
によって制御される第１の命令実行ユニット（651）
と、 （５）上記第２の命令デコーダ（645）のデコード結果
によって制御される第２の命令実行ユニット（652）
と、 （６）上記命令フェッチユニット（640）から出力され
る上記第１の命令のデスティネーションフィールドの情
報と上記命令フェッチユニット（640）から出力される
上記第２の命令のソースフィールドの情報とを比較する
比較器（131,132）とを具備してなり、 上記命令フェッチユニット（640）から出力される上
記第１の命令のデスティネーションフィールドの情報と
上記命令フェッチユニット（640）から出力される上記
第２の命令のソースフィールドの情報とが一致する際、
上記比較器（131,132）の出力は上記第１の命令実行ユ
ニット（651）と上記第２の命令実行ユニット（652）と
における上記第１及び第２の命令の並行実行を禁止す
る。
１サイクルでメモリ（620）から第１と第２の命令が
命令フェッチユニット（640）によってフェッチされ、
このフェッチされた第１と第２の命令は第１と第２のデ
コーダ（644,645）によってデコードされる。 第１と第２のデコーダ（644,645）のデコード結果に
従って、命令実行ユニット（651,652）が制御される。 命令フェッチユニット（640）から出力される第１の
命令のデスティネーションフィールドの情報と命令フェ
ッチユニット（640）から出力される第２の命令のソー
スフィールドの情報とが一致しない際は、第１及び第２
の命令を並行して実行することができる。従って、比較
器（131,132）の出力は第１の命令実行ユニット（651）
と第２の命令実行ユニット（652）とにおける第１及び
第２の命令の並行実行を許可する。 一方、命令フェッチユニット（640）から出力される
第１の命令のデスティネーションフィールドの情報と命
令フェッチユニット（640）から出力される第２の命令
のソースフィールドの情報とが一致する際は、第１及び
第２の命令を並行して実行することがでない。従って、
比較器（131,132）の出力は第１の命令実行ユニット（6
51）と第２の命令実行ユニット（652）とにおける第１
及び第２の命令の並行実行を禁止する。 本発明のその他の目的と特徴は、以下の実施例の説明
から明らかとなろう。 ［実施例］ 以下、本発明の一実施例を図面に沿って、詳細に説明
する。 データ・プロセッサの概要 第１図は本発明の一実施例であるデータ・プロセッサ
のブロック図である。このデータ・プロセッサは、大き
く分類すると、プロセッサ部610、プログラムメモリ62
0、及び、データメモリ630から構成されている。 プログラムメモリ620は、命令アドレスバス621及び命
令データバス622によって、プロセッサ610と接続されて
いる。 命令アドレスバス621は、32ビット幅で、4G（ギガ）
バイトまでアドレッシング可能である。 命令データバス622は64ビット幅で、１回の転送で２
つの命令が同時にプログラムメモリ620からフェッチさ
れることができる。 データメモリ630は、オペランドアドレスバス631及び
オペランドデータバス632によって、プロセッサ610と接
続されている。 オペランドアドレスバス631は、32ビット幅で、4G
（ギガ）バイトまでアドレッシング可能である。 オペランドデータバス632は、32ビット幅で、１回の
転送で１ワードのデータがデータメモリ630からフェッ
チ又はストアされることができる。 また、プログラムメモリ620およびデータメモリ630
は、それぞれ、例えば命令キャッシュメモリとデータキ
ャッシュメモリであり、メインメモリ（図示せず）の命
令およびデータの一部のコピーを保持するものである。 プロセッサの内部構成 プロセッサ610は、命令のアドレスを計算するプログ
ラムカウンタ643、及び、プリフェッチした命令を保持
するプリフェッチバッファ640、第１命令レジスタ641、
第２命令レジスタ642、第１命令デコーダ644、第２命令
デコーダ645、レジスタファイル650、第１演算器651、
第２演算器652、メモリアドレスレジスタ（MAR）653、
メモリデータレジスタ（MDR）654、並列動作制御ユニッ
ト646から成る。 プリフエッチユニット プリフエッチユニットであるプリフェッチバッファ64
0は、64ビット幅で、プログラムメモリ620から１度にフ
ェッチしてきた２命令を保持することができる。 プリフェッチバッファ640の内容は、第１命令レジス
タ641、及び、第２命令レジスタ642に空きができた時点
で、左側命令は第１命令レジスタ641へ、右側の命令は
第２命令レジスタ642へ転送される。 本実施例ではビッグエンディアンのアドレス付けを採
用しており、プリフェッチバッファ640に保持された２
つの命令の内、左側の命令が若いアドレスの命令であり
先に実行され、その次に右側の命令が実行される。 レジスタファイル レジスタファイル650は32ビット幅のレジスタ、32本R
0,R1,R2,…R31から成り、５ポートの読み出し及び３ポ
ートの書き込みが同時に可能である。 命令デコーダ １サイクルでプログラムメモリ620から命令フェッチ
バッファ640にフェッチされた第１と第２の命令が、そ
れぞれ第１と第２のデコーダ644,645によってデコード
される。 第１と第２のデコーダ644,645のデコード結果に従っ
て、命令実行ユニット651,652が制御される。 命令実行ユニット 命令実行ユニットの演算器651及び652は、それぞれ32
ビットのＡ側入力655及び657とＢ側入力656及び658を持
ち、２入力の数値演算（算術論理演算）を行なうALU、
及び、Ｂ側入力656及び658をＡ側入力655及び657の桁だ
けシフトするバレルシフタSFから構成されている。 比較器 命令プリフェッチバッファ640から出力される第１の
命令のデスティネーションフィールドの情報と命令プリ
フェッチバッファ640から出力される第２の命令のソー
スフィールドの情報とが一致しない際は、第１及び第２
の命令を並行して実行することができる。従って、この
際、第１の命令のデスティネーションフィールドの情報
と第２の命令のソースフィールドの情報とに応答して、
比較器131,132の出力は第１の命令実行ユニット651と第
２の命令実行ユニット652とにおける第１及び第２の命
令の並行実行を許可する。 一方、命令フェッチユニット640から出力される第１
の命令のデスティネーションフィールドの情報と命令フ
ェッチユニット640から出力される第２の命令のソース
フィールドの情報とが一致する際は、第１及び第２の命
令を並行して実行することができない。従って、この
際、第１の命令のデスティネーションフィールドの情報
と第２の命令のソースフィールドの情報とに応答して、
比較器131,132の出力は第１の命令実行ユニット651と第
２の命令実行ユニット652とにおける第１及び第２の命
令の並行実行を禁止する。 並列動作制御ユニット 並列動作制御ユニット646は、第１命令デコーダ641お
よび第２命令デコーダ645のデコード結果、比較器131、
132の出力等の情報を受け、第１命令レジスタ641、第２
命令レジスタ642にセットされている２つの命令が並列
実行できるか否かを判定する。 ２つの命令を並列実行できる場合は、第１命令デコー
ダ644および第２命令デコーダ645のデコード結果を有効
として、２つの命令を第１の命令実行ユニット651と第
２の命令実行ユニット652とで実行する。 ２つの命令を並列実行できない場合は、第２命令デコ
ーダ645のデコード結果を無効化し、第１命令デコーダ6
44のデコード結果のみを有効として、この２つの命令を
シリアルに実行する。 命令プリフェッチバッファ640によって同時にフェッ
チされた２つの命令のうち、（１）第１の命令が数値演
算命令で第２の命令も数値演算命令である場合、及び、
（２）第１の命令が分岐命令で第２の命令が数値演算命
令である場合、（３）第１の命令が数値演算命令で第２
の命令がメモリ操作命令である場合、（４）第１の命令
が分岐命令で第２の命令がメモリ操作命令である場合に
は、この２つの命令は原則的に同時に実行できる。 しかしながら、（５）第１の命令が分岐命令で第２の
命令も分岐命令である場合、及び、（６）第１の命令が
メモリ操作命令で第２の命令もメモリ操作命令である場
合には、上述のハードウェアにより、２つの命令の同時
実行を抑止できる。 また、（７）第１の命令のデスティネーションレジス
タが第２の命令のソースレジスタになった場合も、上述
のハードウェアにより２つの命令の同時実行を抑止でき
るので、命令間のデータ依存関係を維持することができ
る。 一般に、データ・プロセッサの命令実行頻度は、分岐
命令が20〜30％、メモリ操作命令も20〜30％、残りが数
値演算命令である。また、分岐命令やメモリ操作命令は
それぞれを２つ連続して実行することは稀である。 従って、第１図の実施例の２つの命令の同時実行を可
能としたデータ・プロセッサにおいて、第１の命令実行
ユニット651を数値演算命令と分岐命令用に限定し、第
２の命令実行ユニット652を数値演算命令とメモリ操作
命令用に限定しても、性能上はほとんど問題がない。さ
らに、上記のように命令実行ユニットの機能を限定して
いるので、実現する回路規模も少なくて済む。 遅延分岐とディレイスロット 分岐命令において、遅延分岐の手法が使われることが
よくある。この手法では、分岐命令の次の１サイクルを
ディレイスロットと呼び、RISCプロセッサのためにコン
パイルされたプログラムの分岐命令の直後の命令をこの
サイクルに実行する。この分岐命令の直後の命令の実行
の後、実際の分岐を行なう。 このRISCプロセッサのためにコンパイルされたプログ
ラムの分岐命令の直後の命令は、CISCプロセッサの如き
通常のデータ・プロセッサのためにコンパイルされたプ
ログラムの分岐命令の直前の命令に対応している。 一方、上述の如く、RISCプロセッサにおいては、分岐
命令の直後の命令（通常の場合の分岐命令の直前の命
令）を先に実行し、しかる後、分岐命令を実行する。 遅延分岐およびディレイスロットに関しては、Gerry
Kane著による「mips RISC ARCHITECHTURE」第１−９頁
乃至第１−11頁（1988年）に詳しく記載されている。 すなわち、通常のプロセッサは命令フェッチ、命令デ
コード、命令実行の多段のパイプラインによる命令の並
列処理を実行している。 このパイプライン並列処理のため、分岐命令による分
岐先アドレス計算を行っている間に、命令フェッチユニ
ットは分岐命令に続く命令を続々とフェッチする処理を
続行する。 従来のCISCプロセッサでは、分岐を実行する時には、
先行的にフェッチした分岐命令に続く命令を無効化し
て、分岐先命令を新たにフェッチし、命令デコード、命
令実行するものである。従って、CISCプロセッサでは、
その実行に２サイクルを必要とする分岐命令の後に、自
動的に何も作業をしない１サイクル（No Operationのサ
イクル）が挿入されてしまう。 一方、RISCプロセッサでは、分岐を実行する時には、
先行的にフェッチした分岐命令に続く命令（通常の場合
の分岐命令の直前の命令）を無効化しないで、先にこの
命令を実行し、しかる後に分岐命令を実行し、新たに分
岐先命令をフェッチするものである。 この様に、RISCプロセッサでは分岐命令の後に、無効
化されることのない有効な命令をプログラム中で配置す
ることによって、このサイクルを有効に活用することが
できる。このような分岐命令の仕様は遅延分岐と呼ば
れ、分岐命令の後の１サイクルはディレイスロットと呼
ばれている。 ディレイスロットにおける２命令同時実行 従って、RISCプロセッサにおける２つの命令の同時実
行を行う場合の、遅延分岐のディレイスロットの基本的
な扱いについて以下に説明する。 まず、直前の命令が条件分岐命令で、その後に２つの
命令をフェッチした場合には、（１）条件分岐命令の条
件が成立する場合は、ディレイスロットでは第１の命令
だけ実行する。（２）もし条件分岐命令の条件が不成立
の場合は、第２の命令も第１の命令と同時に実行できる
ものであるならば、２つの命令をディレイスロットで実
行する。この遅延分岐の動作については、第６図（ｆ）
の実施例において詳細に説明する。 命令のフォーマット 第２図は本発明の一実施例である第１図のプロセッサ
のための命令のフォーマットを説明する図である。 第２図に示すように、１つの命令は32ビットの固定長
で、左端より６ビット、５ビット、５ビット、16ビット
のフィールドに分割されている。左端の６ビットのフィ
ールド210は命令の種類を示すオペレーションコード（O
Pコード）である。次の５ビットのフィールド220は命令
の実行結果を格納するレジスタを指定するデスティネー
ションフィールドである。次の５ビットのフィールド23
0は命令の入力レジスタの一方を指定する第１ソースフ
ィールドである。右端の16ビットのフィールド240はも
う一方の入力を指定する第２ソースフィールドである。
第２ソースフィールド240は第２図（ａ）に示すように1
6ビットのイミディエイトデータとして用いられる場合
と、第２図（ｂ）に示すように、右端の５ビット250に
よってレジスタを指定する場合がある。第２ソースフィ
ールドを上記のどちらの使い方にするかは、OPコード21
0の左端のビットで指定され、「０」のとき（ａ）、
「１」のとき（ｂ）にように使われる。（ａ）の形式の
命令をイミディエイト命令と呼び、（ｂ）の形式の命令
をレジスタ命令と呼ぶ。 なお、本実施例ではレジスタファイルのレジスタの数
は32本であり、レジスタR0,R1,R2,…R31を指定する場合
には上記のように５ビットを必要とする。 第５図はOPコード210のビット割り当てを示したもの
である。 LUI（ロード・アッパー・イミディエイト）命令510
は、第２ソースフィールド240の16ビットのイミディエ
イトデータの右側に16ビット分の「０」を連結して、32
ビットのイミディエイトにして、デスティネーションフ
ィールド220に示されるレジスタに格納する命令であ
る。 ADDI（アッド・イミディエイト）命令512は、第２ソ
ースフィールド240の16ビットのイミディエイトデータ
の左側に第２ソースフィールド240の最上位ビットと同
じ値を16ビット分、連結して、32ビットのイミディエイ
トに符号拡張した後、第１ソースフィールド230で示さ
れるレジスタの内容と加算して、デイティネーションフ
ィールド220に示されるレジスタに格納する命令であ
る。 SUBI（サブトラクト・イミディエイト）命令514は、
第２ソースフィールド240をADDI命令512と同様に32ビッ
トのイミディエイトに符号拡張した後、第１ソースフィ
ールド230で示されるレジスタの内容から減算して、デ
スティネーションフィールド220に示されるレジスタに
格納する命令である。 ANDI（アンド・イミディエイト）命令516は、第２ソ
ースフィールド240の16ビットのイミディエイトデータ
の左側に16ビット分の「０」を連結して、32ビットのイ
ミディエイトに拡張した後、第１ソースフィールド230
で示されるレジスタの内容との間で各ビットごとの論理
積を求めて、その結果をデスティネーションフィールド
220に示されるレジスタに格納する命令である。 ORI（オア・イミディエイト）命令518、及び、EORI
（イクスクルーシブ・オア・イミディエイト）命令520
は、ANDI命令516と同様に、それぞれ、論理和、排他的
論理和を求める命令である。 SLLI（シフト・レフト・ロジカル・イミディエイト）
命令522は、第１ソースフィールド230で示されるレジス
タの内容を第２ソースフィールド240の16ビットのイミ
ディエイトデータの数だけ左にシフトして、その結果を
デスティネーションフィールド220に示されるレジスタ
に格納する命令である。このとき、右端からシフトイン
される値は「０」である。 SRLI（シフト・ライト・ロジカル・イミディエイト）
命令524は、SLLI命令522とは逆に右にシフトする命令で
ある。このとき、左端からシフトインされる値は「０」
である。 SRAI（シフト・ライト・アリスメッティック・イミデ
ィエイト）命令526は、SRLI命令524と同様に右にシフト
する命令であるが、左端からシフトインされる値は
「０」ではなく、第１ソースフィールド230で示される
レジスタの右端のビットと同じ値である。 LD（ロード）命令530は、第２ソースフィールド240を
ADDI命令512と同様に32ビットのイミディエイトに符号
拡張した後、第１ソースフィールド230で示されるレジ
スタの内容と加算した結果をアドレスとし、そのアドレ
スで示されたデータメモリの内容をデスティネーション
フィールド220に示されるレジスタに格納する命令であ
る。 ST（ストア）命令532は、LD命令530と同様にアドレス
を求め、デスティネーションフィールド220に示される
レジスタの内容を、そのアドレスで示されたデータメモ
リに格納する命令である。 Bcc（ブランチ）命令536は、条件付き分岐命令で、条
件が成立したとき、第２ソースフィールド240の16ビッ
トのイミディエイトデータの左側に第２ソースフィール
ド240の最上位ビットと同じ値を16ビット分、連結し
て、32ビットのイミディエイトに符号拡張した値と、現
在の命令のアドレスを示すPC（プログラム カウンタ）
の値を加算したアドレスへ、プログラムの流れを変える
命令である。なお、このときの分岐条件はデスティネー
ションフィールド220の５ビットによって指定される。 ADD命令552からSRA命令566までは、それぞれADDI命令
512からSRAI命令526において、第２ソースオペランドと
してレジスタの内容を用いる命令である。 JUMP（ジャンプ）命令576は、無条件分岐命令で、第
２ソースフィールド240の示すレジスタの内容を分岐先
アドレスとし、そのアドレスへプログラムの流れを変え
る命令である。 本実施例では、LUI命令510からSRAI命令526、及びADD
命令552からSRA命令566は数値演算命令に分類され、LD
命令530及びST命令532はメモリ操作命令に分類され、ま
たBcc命令536及びJUMP命令576は分岐命令に分類され
る。 ２命令並列実行動作 第３図は本発明の特徴である２つの命令を同時に実行
するときの動作を示す図である。 先ず、第３図（ａ）は分岐命令と数値演算命令を同時
に実行するときの動作を示す図である。分岐命令が64ビ
ット命令データバス622の左側でフェッチされ、ORI命令
が64ビット命令データバス622の右側でフェッチされた
場合である。本実施例によれば以上の２つの命令を同時
に実行することができる。 64ビット命令データバス622の左側でフェッチされた
分岐命令は第１命令レジスタ641にセットされ、同時に6
4ビット命令データバス622の右側でフェッチされたORI
命令は第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド111を解読して分岐命令であることを検出し、第２命
令デコーダ645は第２命令レジスタ642のOPコードフィー
ルド121を解読し数値演算命令（ORI命令）であることを
検出する。 並列動作制御ユニット646は、第１及び第２命令デコ
ーダ644、645のデコード結果から、フェッチされた分岐
命令と数値演算命令とは並列に実行可能な種類の命令で
あることが判る。 また、分岐命令では実行結果をデスティネーションレ
ジスタにセットしないので、数値演算命令（ORI命令）
のソースレジスタとコンフリクトを生じないことがわか
る。以上の判定によって、並列動作制御ユニット646は
これら２つの命令を同じサイクルで並列に実行を開始す
る。 つまり、分岐命令の動作として、第１命令レジスタ64
1の第２ソースフィールド114の16ビットイミディエイト
データの左側に、このイミディエイトデータの符号16ビ
ート分連結して32ビット長に拡張したものを、プログラ
ムカウンタ643に入力し現在の命令アドレスと加算する
ことによって、分岐先アドレスを求る。一方、デスティ
ネーションフィールド112で示される分岐条件を判定し
て、条件を満たしている場合は、上記の分岐先アドレス
を用いて次回以降の命令フェッチを行なう。 また同時に、ORI命令の動作として、第２命令レジス
タ642の第１ソースフィールド123に従って、レジスタフ
ァイル650中のR3レジスタの内容を読み出し、また、第
２ソースフィールド124の16ビットイミディエイトを32
ビット長に拡張する。これら２つのデータの論理和を演
算器652で求め、その結果をデスティネーションフィー
ルド122で示されるレジスタファイル650中のR3レジスタ
へ格納する。なお、演算器652は、第２命令レジスタ642
のOPコード121を解読する第２デコーダ645によって制御
される。また、第２ソースフィールド124のイミディエ
イトの拡張も第２デコーダ645によって制御される。 なお、本実施例では、分岐命令の次の命令が分岐命令
と同じサイクルで実行できる場合には、この命令を同時
に実行し、ディレイスロットでは、新たな命令の実行を
開始しないことにしている。また、分岐命令の次の命令
が分岐命令と同じサイクルで実行できない場合には、こ
の命令をディレイスロットで実行することにしている。 従って、本実施例によれば従来のプロセッサと同等の
動作となり、互換性を保証することができる。 他の実施例として、分岐命令の次の命令が分岐命令と
同じサイクルで実行できる場合には、この命令を同時に
実行し、ディレイスロットでは新たな命令の実行を開始
する方式が考えられる。この場合には、ディレイスロッ
トで３つの命令を実行した場合と同等になり、処理性能
をさらに向上させることができる。 また、上記の説明では、分岐命令の直前の命令は分岐
命令ではない場合について説明した。本実施例では分岐
命令は他の分岐命令のデイレイスロットに配置しないよ
うに、コンパイラ等のソフトウェアによって制限されて
いるので、命令実行回路ではこのような場合はないもの
として構成されている。 第３図（ｂ）は数値演算命令とメモリ操作命令を同時
に実行するときの動作を示す図である。ADD命令が64ビ
ット命令データバス622の左側でフェッチされ、LD命令
が右側でフェッチされた場合である。ADD命令でレジス
タファイル650のR1レジスタの内容とR2レジスタの内容
を加算し、R3レジスタに格納し、LD命令でR5レジスタと
イミディエイトデータを加算した値をアドレスとするデ
ータメモリ630の内容をR4レジスタにセットする。本実
施例によれば以上の２つの命令を同時に実行することが
できる。 64ビット命令データバス622の左側でフェッチされたA
DD命令はプリフェッチバッファ640から第１命令レジス
タ641にセットされ、同時に64ビット命令データバス622
の右側でフェッチされたLD命令はプリフェッチバッファ
640から第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド141を解読して数値演算命令（ADD命令）であることを
検出し、第２命令デコーダ645は第２命令レジスタ642の
OPコードフィールド151を解読してメモリ操作命令（LD
命令）であることを検出する。 並列動作制御ユニット646は、第１及び第２命令デコ
ーダ644、645のデコード結果から上記２つの命令は並列
に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド142と第２命令レジスタ642の第１ソ
ースフィールド153を比較して、一致していないことを
検出する。以上の判定により、並列動作制御ユニット64
6はこれら２つの命令を同じサイクルで並列に実行を開
始する。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド143に従って、R1レジスタの内
容を読み出し、また、第２ソースフィールド144に従っ
て、R2レジスタの内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド142で示されるR3レジスタへ格納する。な
お、演算器651は、第１命令レジスタ641のOPコード141
を解読する第１デコーダ644によって制御される。 また同時に、LD命令の動作として、第２命令レジスタ
642の第２ソースフィールド154の16ビットイミディエイ
トデータを32ビット長に符号拡張したものと第２命令レ
ジスタ642の第１ソースフィールド153によって指定され
たR5レジスタとを加算した値を演算器652で求め、この
値をMAR653にセットして、これをアドレスとするデータ
メモリ630の内容をMDR654に読み出し、この読み出しデ
ータを第２命令レジスタ642のデスティネーションフィ
ールド152で示されるレジスタファイル650のR4レジスタ
にセットする。なお、演算器652は、第２命令レジスタ6
42のOPコード151を解読する第２デコーダ645によって制
御される。 次に実行する命令は、プリフェッチバッファ640に保
持されている命令であるので、このプリフェッチバッフ
ァ640の命令を第１命令レジスタ641及び第２命令レジス
タ642へ転送して、以下同様に実行する。 なお、上記の説明では、LD命令の直前の命令はADD命
令で、分岐命令ではない場合について説明した。他の動
作例として直前の命令（左側の命令）がADD命令でなく
分岐命令の場合は、本実施例ではLD命令は分岐命令とは
同時に実行され、分岐命令のデイレイスロットでは新た
にフェッチされた命令の実行を抑止する。 第３図（ｃ）は数値演算命令を２つ同時に実行すると
きの動作を示す図である。ADD命令が64ビット命令デー
タバス622の左側でフェッチされ、OR命令が右側でフェ
ッチされた場合である。ADD命令でR1レジスタの内容とR
2レジスタの内容を加算し、R3レジスタに格納し、OR命
令でR5レジスタとR6レジスタとの論理和を求め、R4レジ
スタに格納する。本実施例によれば以上の２つの命令を
同時に実行することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
141を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド161を解読してメモリ操作命令（OR命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果から、上記２つの命
令が並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド142と第２命令レジスタ642の第１ソ
ースフィールド163を比較して、一致していないことを
検出する。また更に、比較器132は第１命令レジスタ641
のデスティネーションフィールド142と第２命令レジス
タ642の第２ソースフィールド164を比較して、一致して
いないことを検出する。以上の判定により、並列動作制
御ユニット646はこれら２つの命令を同じサイクルで並
列に実行を開始する。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド143に従って、R1レジスタの内
容を読み出し、また、第２ソースフィールド144に従っ
て、R2レジスタの内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド142で示されるR3レジスタへ格納する。な
お、演算器651は、第１命令レジスタ641のOPコード141
を解読する第１デコーダ644によって制御される。 また同時に、OR命令の動作として、第２命令レジスタ
642の第１ソースフィールド163に従って、R5レジスタの
内容を読み出し、また、第２命令レジスタ642の第２ソ
ースフィールド164に従って、R6レジスタの内容を読み
出す。これら２つのデータの論理和を演算器652で求
め、その結果をデスティネーションフィールド162で示
されるR4レジスタへ格納する。なお、演算器652は、第
２命令レジスタ642のOPコード161を解読する第２デコー
ダ645によって制御される。 パイプライン処理 第４図は本実施例のプロセッサにおけるパイプライン
処理にについて示した図である。命令ＡからＦが第４図
（ｃ）に示すようにプログラムメモリ620に格納されて
いたとする。 第４図（ｃ）では、同時にフェッチされる２つの命令
を横に並べて示しており、上方にある命令が若いアドレ
スの命令であり、下方の命令が大きいアドレスの命令で
ある。従って、プログラムは上の命令からしたの命令へ
の順に実行される。 第４図（ａ）は本実施例のプロセッサにおいて本発明
の特徴である２つの命令を同時に実行するときのパイプ
ライン処理について示した図である。命令ＡからＦが第
４図（ｃ）に示すようにプログラムメモリ620に格納さ
れていたとする。ここで、命令Ａが命令Ｘへ分岐する分
岐命令Bccであり、命令Ｂが数値演算命令であるとす
る。第４図（ａ）の１つの箱は各パイプラインステージ
の１クロックサイクルの動作に対応する。パイプライン
のステージはIF（命令フェッチ）、ID（命令デコー
ド）、EX（演算実行）、Ｍ（データフェッチ／スト
ア）、Ｗ（結果の格納）の５つのステージから成る。 IFステージは、プログラムメモリ620から命令をプリ
フェッチバッファ640へ読み出すステージである。 IDステージは、プリフェッチバッファ640から命令を
命令レジスタ641、642にセットして、命令デコーダ64
4、645で解読すると同時に、レジスタファイル650から
必要なオペランド・データを読み出すステージである。 EXステージは、演算器651、652によってオペランド・
データを処理するステージである。 Ｍステージは、命令がもしLD命令又はST命令であった
ら、データメモリ630をアクセスするステージである。
また、それ以外の命令ならば、実行結果をレジスタファ
イル650に格納するステージである。 Ｗステージは、命令がLD命令の時、データメモリ630
から読み出したデータをレジスタファイル650に格納す
るステージである。 以下、第４図（ａ）のバイプライン処理の各クロック
サイクル毎に説明する。 ［１クロックサイクル目］ プログラムメモリ620から64ビット分の命令（Ａと
Ｂ）をフェッチして、プリフェッチバッファ640にセッ
トする。 ［２クロックサイクル目］ プリフェッチバッファ640に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ641及び第２命
令レジスタ642にセットし、第１命令デコーダ644及び第
２命令デコーダ645で解読を行う。その結果、命令Ａが
分岐命令であり、命令Ｂが数値演算命令であることが分
かるので、次のサイクルでこの２つの命令を同時に実行
する準備を行う。なおこのとき、レジスタの読み出し及
びイミディエイトデータのデータ拡張が必要な場合には
このサイクルで行う。また、分岐先アドレスの計算もこ
のサイクルで行う。一方、プログラムメモリ620からは
次の64ビット分の命令（ＣとＤ）のフェッチして、プリ
フェッチバッファ640にセットしておく。 ［３クロックサイクル目］ 第１命令デコーダ644で解読した命令Ａ（分岐命令）
及び、第２命令デコーダ645で解読した命令Ｂ（数値演
算命令）を実行する。分岐条件が成立していたら、プリ
フェッチバッファ640をクリアして、前のサイクルで求
めた分岐先アドレスを用いて、命令フェッチをやりなお
す。つまり、プログラムメモリ620から次の64ビット分
の命令（ＸとＹ）をフェッチして、プリフェッチバッフ
ァ640にセットする。 ［４クロックサイクル目］ 命令Ｂの実行結果をレジスタに格納するとともに、プ
リフェッチバッファ640に保持している２つの命令（Ｘ
とＹ）をそれぞれ第１命令レジスタ641及び第２命令レ
ジスタ642にセットし、第１命令デコーダ644及び第２命
令デコーダ645で解読を行う。なおこのとき、レジスタ
の読み出し及びイミディエイトデータのデータ拡張が必
要の場合にはこのサイクルで行う。 ［５クロックサイクル目］ 第１命令デコーダ644及び第２命令デコーダ642で解読
した２つの命令（ＸとＹ）を実行する。 以下同様に動作する。 第４図（ｂ）は本実施例のプロセッサにおいて本発明
の特徴である２つの命令を同時に実行するときのパイプ
ライン処理について示した図である。命令ＡからＦが第
４図（ｃ）に示すようにプログラムメモリ620に格納さ
れていたとする。ここで、命令Ａが数値演算命令であ
り、命令ＢがLD命令であるとする。以下、各クロックサ
イクル毎に説明する。 ［１クロックサイクル目］ プログラムメモリ620から64ビット分の命令（Ａと
Ｂ）をフェッチして、プリフェッチバッファ640にセッ
トする。 ［２クロックサイクル目］ プリフェッチバッファ640に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ641及び第２命
令レジスタ642にセットし、第１命令デコーダ644及び第
２命令デコーダ645で解読を行う。その結果、命令Ａが
数値演算命令であり、命令ＢがLD命令であることが分か
るので、次のサイクルでこの２つの命令を同時に実行す
る準備を行う。なおこのとき、レジスタの読み出し及び
イミディエイトデータのデータ拡張が必要な場合にはこ
のサイクルで行う。一方、プログラムメモリ620からは
次の64ビット分の命令（ＣとＤ）のフェッチして、プリ
フェッチバッファ640にセットしておく。 ［３クロックサイクル目］ 第１命令デコーダ644で解読した命令Ａ（数値演算命
令）及び、第２命令デコーダ645で解読した命令Ｂ（LD
命令）を実行する。LD命令ではオペランドデータの実効
アドレスの計算を行う。一方、プリフェッチバッファ64
0に保持している２つの命令（ＣとＤ）をそれぞれ第１
命令レジスタ641及び第２命令レジスタ642にセットし、
第１命令デコーダ644及び第２命令デコーダ645で解読を
行う。なおこのとき、レジスタの読み出し及びイミディ
エイトデータのデータ拡張が必要な場合にはこのサイク
ルで行う。 ［４クロックサイクル目］ 命令Ａの実行結果をレジスタに格納するとともに上記
のLD命令のオペランドの実効アドレスをもとにデータメ
モリ630をアクセスする。一方、第１命令デコーダ644及
び第２命令デコーダ642で解読した２つの命令（ＣとＤ
又はＸとＹ）を実行する。 ［５クロックサイクル目］ LD命令のフェッチデータをレジスタに格納する。 以下同様に動作する。 尚、上記の説明では、データメモリ630は１サイクル
でアクセスできるものとしている。しかし、データメモ
リ630がキャッシュメモリである場合は、アクセスすべ
きデータがキャッシュメモリ中に存在しない時（キャッ
シュ・ミス）もある。この時は、メインメモリをアクセ
スするためには、通常キャッシュメモリをアクセスする
場合に比べ、余分なサイクル数を必要とする。そこで、
上記の例では、データメモリ630は１サイクルでアクセ
ス可能であるとしているが、キャッシュ・ミスの場合
は、必要なサイクルを上記４クロックサイクル目と５ク
ロックサイクル目との間にダミーの実行サイクル（ウエ
イトサイクル）を挿入するものとする。 以下の説明でも、データメモリ630は１サイクルで基
本的にアクセス可能として説明するが、必要に応じて更
なるダミーサイクルの挿入はあるものとする。 ２つの数値演算命令のレジスタ・コンフリクト 第６図（ａ）は２つの数値演算命令の間でレジスタの
コンフリクトがある場合の動作を示す図である。ADD命
令が64ビット命令データバス622の左側でフェッチさ
れ、OR命令が右側でフェッチされた場合である。ADD命
令でR1レジスタの内容とR2レジスタの内容を加算し、R3
レジスタに格納し、OR命令でR5レジスタとR3レジスタと
の論理和を求め、R4レジスタに格納する。本発明によれ
ば以上の２つの命令のレジスタのコンフリクトを検出で
き、１サイクルでの実行を抑止することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
311を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド316を解読してメモリ操作命令（OP命
令）であることを検出する。 並列動作制御ユニット646は、第１及び第２の命令デ
コード結果より、上記２つの命令は並列に実行できる種
類の命令であることが判る。 一方、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド312と第２命令レジスタ642の第１ソ
ースフィールド319を比較して、一致していないことを
検出する。しかし、比較器132は第１命令レジスタ641の
デスティネーションフィールド312と第２命令レジスタ6
42の第２ソースフィールド318を比較して、一致してい
ることを検出する。したがって、並列動作制御ユニット
646は比較器132の検出出力からこれら２つの命令を同じ
サイクルで並列に実行することはできないと判断し、こ
れらの命令をシリアルに実行することになる。 つまりまず初めに、ADD命令の動作として、第１命令
レジスタ641の第１ソースフィールド313に従って、R1レ
ジスタの内容を読み出し、また、第２ソースフィールド
314に従って、R2レジスタの内容を読み出す。これら２
つのデータの和を演算器651で求め、その結果をデステ
ィネーションフィールド312で示されるR3レジスタへ格
納する。なお、演算器651は、第１命令レジスタ641のOP
コード311を解読する第１デコーダ644によって制御され
る。 本実施例では、全ての数値演算命令は１サイクルで実
行を完了する基本的な命令である。 従って、次の命令は１サイクル後に無条件に起動する
ことができる。 次に、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド319に従って、R5レジスタの内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド318に従って、R3レジスタの内容を読み出
す。これら２つのデータの論理和を演算器652で求め、
その結果をデスティネーションフィールド317で示され
るR4レジスタへ格納する。なお、演算器652は、第２命
令レジスタ642のOPコード316を解読する第２デコーダ64
5によって制御される。 なお、本実施例によれば、第４図で説明したように、
OR命令のためのレジスタ読み出しは、直前のADD命令の
実行と同時に行われる。そのため、この時、レジスタR3
の内容ADD命令の実行結果を未だ格納していない。 そこで、比較器132によりレジスタ番号が一致した場
合は、レジスタファイル650からの読み出しの代わり
に、演算器651の出力を出力レジスタ659にセットすると
同時に、演算器652の入力レジスタ658にセットするバイ
パス手段を設けることが望ましい。 以上の様に同時にフェッチされた２つの命令の間でレ
ジスタのコンフリクトである場合でも、本実施例によれ
ば、コンフリクトを検出し正常に動作することができ
る。 ２つのメモリ操作命令のバス・コンフリクト メモリ操作命令はデータメモリ630のアクセスする命
令であるため、もし２つのメモリ操作命令を並行に実行
したならば、オペランドアドレスバス631上で２つのメ
モリ操作命令のアクセス・アドレスがコンフリクトする
可能性がある。これを解消するためには、２つのメモリ
操作命令をシリアルに実行する必要がある。 第６図（ｂ）は２つの連続したメモリ操作命令をシリ
アルに実行するときの動作を示す図である。LD命令が64
ビット命令データバス622の左側と右側で同時にフェッ
チされた場合である。左側のLD命令でR1レジスタの内容
とイミディエイトデータを加算した値をアドレスとする
データメモリ630の内容をR3レジスタに格納し、右側のL
D命令でR5レジスタとイミディエイトデータを加算した
値をアドレスとするデータメモリ630の内容をR4レジス
タにセットする。本実施例によれば以上の２つの命令を
シリアライズして実行することができる。 64ビット命令データバス622の左側でフェッチされたL
D命令は第１命令レジスタ641にセットされ、同時に64ビ
ット命令データバス622の右側でフェッチされたLD命令
は第２命令レジスタ642にセットされる。第１命令デコ
ーダ644は第１命令レジスタ641のOPコードフィールド32
1を解読してメモリ操作命令（LD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド326を解読してメモリ操作命令（LD命
令）であることを検出する。 並列動作制御ユニット646は上記第１及び第２の命令
デコーダ644、645のデコード結果より、上記２つの命令
は並列に実行できる種類の命令でないことが判る。 本実施例によれば以上の判定により、並列動作制御ユ
ニット646は同一サイクルでの２命令の実行を抑止す
る。 本実施例では第４図の説明のところで述べたように、
LD命令は１サイクル目にアドレスを計算し、２サイクル
目に実際のメモリアクセスを行い、３サイクル目に結果
をデスティネーションレジスタにセットする。 そこで、上記２つの命令の実行手順をサイクルごとに
以下説明する。 まず第１のサイクルでは、左側のLD命令の動作とし
て、第１命令レジスタ641の第１ソースフィールド323に
従って、R1レジスタの内容を読み出し、また、第２ソー
スフィールド324の16ビットイミディエイトデータを32
ビット長に符号拡張したものとを加算した値を演算器65
1で求め、この値をMAR653にセットする。なお、演算器6
51は、第１命令レジスタ641のOPコード321を解読する第
１デコーダ644によって制御される。 第２のサイクルでは、左側のLD命令の動作として、MA
R653をアドレスとするメモリの内容をMDR654に読み出
す。また、右側のLD命令の動作として、第２命令レジス
タ642の第２ソースフィールド329の16ビットイミディエ
イトデータを32ビット長に符号拡張したものと第２命令
レジスタ642の第１ソースフィールド328によって指定さ
れたR5レジスタとを加算した値を演算器652で求め、こ
の値をMAR653にセットする。なお、演算器652は、第２
命令レジスタ642のOPコード151を解読する第２デコーダ
645によって制御される。 第３のサイクルでは、左側のLD命令の動作として、MD
R654の読み出しデータを第１命令レジスタ641のデステ
ィネーションフィールド322で示されるR3レジスタにセ
ットする。また、右側のLD命令の動作として、MAR653を
アドレスとするデータメモリ630の内容をMDR654に読み
出す。 第４のサイクルでは、右側のLD命令の動作として、MD
R654の読み出しデータを第２命令レジスタ642のデステ
ィネーションフィールド327で示されるレジスタR4にセ
ットする。 以上の様に、メモリ操作命令が２つ同時にフェッチさ
れた場合でも、本実施例によれば、これを検出し、シリ
アライズして正常に動作することができる。 なお上記の例では、左側のLD命令のデスティネーショ
ンレジスタが右側のLD命令のソースレジスタに一致して
いない場合について説明したが、もし一致している場合
は、比較器131によって、これ（レジスタの一致、レジ
スタコンフリクト）を検出できるので、左側のLD命令の
ディレイスロットを考慮して、並列動作制御ユニット64
6は１サイクルのウェイトを右側のLD命令のレジスタ読
み出しを開始する前に挿入する。 しかし、上記のように、１サイクルのウェイトを挿入
しても、右側のLD命令のためのソースレジスタの読み出
しは、左側のLD命令のデータメモリ630のアクセスと同
時に行われるので、未だ左側のLD命令のソースレジスタ
には右側のLD命令の実行結果が格納されていない。そこ
で、第６図（ａ）と同様に直前の命令がLD命令で比較器
131によりレジスタ番号が一致した場合は、レジスタフ
ァイル650からの読み出しの代わりに、データメモリ630
からの読み出しデータをMDR654にセットするのと同時に
演算器652の入力レジスタ657にセットするバイパス手段
（図示せず）を有するのが望ましい。 メモリ操作命令の結果を使う数値演算命令 第１図の実施例で説明したように、第１図において第
１の命令実行ユニット651は数値演算命令と分岐命令用
に限定し、第２の命令実行ユニット652は数値演算命令
とメモリ操作命令用に限定されているとする。 この機能限定に関する前提に反して、メモリ操作命令
と数値演算命令とが第１命令レジスタ641と第２命令レ
ジスタ642とにセットされたとする。 この２つの命令は、並列に実行されることはできず、
シリアルに実行する必要がある。 第６図（ｃ）はメモリ操作命令の結果を使って数値演
算命令を実行するときの動作を示す図である。LD命令が
64ビット命令データバス622の左側でフェッチされ、OR
命令が64ビット命令データバス622の右側でフェッチさ
れた場合である。LD命令でR1レジスタの内容とイミディ
エイトデータを加算した値をアドレスとするデータメモ
リ630の内容をレジスタR3に格納し、OR命令でレジスタR
5とレジスタR3との論理和を求め、これをレジスタR4に
セットする。本実施例によれば以上の２つの命令をシリ
アライズして実行することができる。 64ビット命令データバス622の左側でフェッチされたL
D命令は第１命令レジスタ641にセットされ、同時に64ビ
ット命令データバス622の右側でフェッチされたOR命令
は第２命令レジスタ642にセットされる。第１命令デコ
ーダ644は第１命令レジスタ641のOPコードフィールド33
1を解読してメモリ操作命令（LD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド336を解読して数値演算命令（OR命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果より、上記２つの命
令は並列に実行できる種類の命令ではないことが判る。 また更に、比較器131は第１命令レジスタ641のデステ
ィネーションフィールド332と第２命令レジスタ642の第
１ソースフィールド338を比較して、一致していないこ
とを検出する。比較器132は第１命令レジスタ641のデス
ティネーションフィールド332と第２命令レジスタ642の
第２ソースフィールド339を比較して、一致しているこ
とを検出する。本実施例では第４図の説明のところで述
べたように、LD命令の結果は次々サイクルで有効とな
る。従って、LD命令の結果を次の命令で使おうとする
と、並列動作制御ユニット646は次の命令のレジスタ読
み出しの前に１サイクルのウェイトを挿入して、次の命
令を起動する。 本実施例によれば以上の判定により並列動作制御ユニ
ット646は、同一サイクルでの２命令の実行を抑止す
る。 上記２つの命令の実行手順をサイクルごとに以下説明
する。 まず第１のサイクルでは、LD命令の動作として、第１
命令レジスタ641の第１ソースフィールド333に従って、
R1レジスタの内容を入力レジスタ655へ読み出し、ま
た、第２ソースフィールド334の16ビットイミディエイ
トデータを32ビット長に符号拡張したものを入力レジス
タ656へセットする。 第２のサイクルでは演算器651でメモリアドレス求
め、この値をMAR653にセットする。なお、演算器651
は、第１命令レジスタ641のOPコード331を解読する第１
デコーダ644によって制御される。なお、このサイクル
では新たな命令（ここではOR命令）の実行は開始され
ず、１サイクルのウェイトとなる。 第３のサイクルでは、LD命令の動作として、MAR653を
アドレスとするデータメモリ630の内容をMDR654に読み
出す。 また、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド338に従って、R5レジスタの内容
を入力レジスタ657へ読み出し、また、第２命令レジス
タ642の第２ソースフィールド339に従って、R3レジスタ
の内容を入力レジスタ658へ読み出す。尚、R3レジスタ
の正しい内容は、次のサイクルにてLD命令が更新するこ
とになっている。そこで、第６図（ａ）の実施例と同様
に直前の命令がLD命令で比較器132によりレジスタ番号
が一致した場合は、レジスタファイル650からの読み出
しの代わりに、データメモリ630からの読み出しデータ
をMDR654に書き込むのと同時に演算器652のＢ側入力レ
ジスタ658へバイパスする機能を有する。 第４のサイクルでは、LD命令の動作として、MDR654の
読み出しデータを第１命令レジスタ641のデスティネー
ションフィールド332で示されるレジスタR3にセットす
る。 また、OR命令の動作として、２つのデータの論理和を
演算器652で求める。尚、演算器652は、第２命令レジス
タ642のOPコード336を解読する第２デコーダ645によっ
て制御される。 第５のサイクルでは、OR命令の結果をデスティネーシ
ョンフィールド337で示されるレジスタR4へ格納する。 以上の様に、メモリ操作命令の結果を使う命令がメモ
リ操作命令と同時にフェッチされた場合でも、本実施例
によれば、これを検出し、シリアライズして正常に動作
することができる。 数値演算命令の結果を使う分岐命令 第１図の実施例で説明したように、第１図において第
１の命令実行ユニット651は数値演算命令と分岐命令用
に限定し、第２の命令実行ユニット652は数値演算命令
とメモリ操作命令用に限定されているとする。 この機能限定に関する前提に反して、数値演算命令と
分岐命令とが第１命令レジスタ641と第２命令レジスタ6
42とにセットされたとする。 この２つの命令は、並列に実行されることはできず、
シリアルに実行する必要がある。 第６図（ｄ）は数値演算命令の結果が、分岐命令の分
岐先アドレスである場合の動作を示す図である。 ADD命令が64ビット命令データバス622の左側でフェッ
チされ、JUMP命令が右側でフェッチされた場合である。 ADD命令でレジスタR1の内容とレジスタR2の内容を加
算し、レジスタR3に格納し、JUMP命令でレジスタR3で示
されるアドレスへ分岐する。 本実施例によれば以上の２つの命令のレジスタのコン
フリクトを検出でき、１サイクルでの並列実行を抑止す
ることができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたJUMP
命令は第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド341を解読して数値演算命令（ADD命令）であることを
検出し、第２命令デコーダ645は第２命令レジスタ642の
OPコードフィールド346を解読して分岐命令（JUMP命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果より、上記２つの命
令は並列に実行できる種類の命令でないことが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド342と第２命令レジスタ642の第１ソ
ースフィールド348を比較して、一致していることを検
出する。従って、並列動作制御ユニット646はこれら２
つの命令を同じサイクルで並列に実行することはできな
いと判断し、これらの命令をシリアルに実行する。 つまり、まず初めに、ADD命令の動作として、第１命
令レジスタ641の第１ソースフィールド343に従って、レ
ジスタR1の内容を読み出し、また、第２ソースフィール
ド344に従って、レジスタR2の内容を読み出す。これら
２つのデータの和を演算器651で求め、その結果をデス
ティネーションフィールド342で示されるレジスタR3へ
格納する。尚、演算器651は、第１命令レジスタ641のOP
コード341を解読する第１デコーダ644によって制御され
る。 次に、JUMP命令の動作について説明する。本実施例で
は通常、分岐命令は第１命令レジスタ641にセットされ
て実行されることになっている。そこで、上記のADD命
令を実行した次のサイクルで、並列動作制御ユニット64
6は第２命令レジスタ642の内容（JUMP命令）を第１命令
レジスタ641に転送して、JUMP命令の実行を開始する。
つまり、第１命令レジスタ641の第１ソースフィールド3
43′（図示せず）に従って、R3レジスタの内容を読み出
し、その結果を分岐先アドレスとして、以降の命令フェ
ッチを行う。 一方、比較器131はADD命令の実行に先立ち第１命令レ
ジスタ641のデスティネーションフィールド342と第２命
令レジスタ642の第１ソースフィールド348を比較して、
一致していることを検出する。従って、第４図に示した
ように、レジスタR3の内容はJUMP命令のためのレジスタ
読み出しを行う時点では、ADD命令の結果は格納されて
いない。 そこで、第６図（ａ）と同様に、比較器131によりレ
ジスタ番号が一致して、かつ右側の命令を左側の命令レ
ジスタ641へ転送する場合、レジスタファイル650からの
読み出しの代わりに、演算器651の出力を出力レジスタ6
59へセットするのと同時に、演算器651の入力レジスタ6
55へセットするバイパス手段（図示せず）を有する。 以上の様に同時にフェッチされた２つの命令の間でレ
ジスタのコンフリクトがあり、また、分岐命令が通常の
位置でない場合でも、本実施例によれば、コンフリクト
及び命令の位置を検出し正常に動作することができる。 分岐先命令が第２命令レジスタ642にセット 第６図（ｅ）は分岐命令によって64ビット命令バスの
右側の命令に分岐した時の動作を示す図である。OR命令
が64ビット命令データバス622の右側でフェッチされた
場合である。OR命令でR5レジスタとR6レジスタとの論理
和を求め、R4レジスタに格納する。本発明によれば以上
のように、左側の命令を実行してはいけない場合、同じ
サイクルでの２命令実行を抑止することができる。 64ビット命令データバス622の右側でフェッチされたO
R命令は第２命令レジスタ642にセットされる。 並列動作制御ユニット646は、直前の分岐命令で64ビ
ット命令バスの右側に分岐したことを検出すると、第１
命令デコーダ644を抑止し、第１命令レジスタ641にセッ
トされた命令を無視する。第２命令デコーダ645は第２
命令レジスタ642のOPコードフィールド356を解読して数
値演算命令（OR命令）であることを検出する。 並列動作制御ユニット646は、この命令は右側の演算
器652で実行できる命令の種類であることが判るので、
この命令の実行を起動する。 OR命令の動作として、第２命令レジスタ642の第１ソ
ースフィールド358に従って、R5レジスタの内容を読み
出し、また、第２命令レジスタ642の第２ソースフィー
ルド359に従って、R6レジスタの内容を読み出す。これ
ら２つのデータの論理和を演算器652で求め、その結果
をデスティネーションフィールド357で示されるR4レジ
スタへ格納する。なお、演算器652は、第２命令レジス
タ642のOPコード356を解読する第２デコーダ645によっ
て制御される。 以上の様に、分岐命令によって64ビット命令バスの右
側に分岐した場合、左側の命令の実行を抑止することが
できる。 ディレイスロットでの命令実行 第６図（ｆ）は直前に条件付き分岐命令がフェッチさ
れ、その分岐命令の直後の命令がフェッチされた結果、
左側の命令がディレイスロットになっているときの動作
を示す図である。 つまり、本実施例では、分岐命令の分岐条件の成立・
不成立に関係無く左側の命令を無条件に実行する。一
方、右側の命令は、既に説明したように、分岐条件の不
成立の場合に限って実行する。 尚、本実施例では、ADD命令が64ビット命令データバ
ス622の左側でフェッチされ、OR命令が右側でフェッチ
された場合である。ディレイスロットのADD命令でレジ
スタR1の内容とレジスタR2の内容を加算し、レジスタR3
に格納し、条件付き分岐命令の条件が不成立の場合は、
OR命令でレジスタR5とレジスタR6との論理和を求め、レ
ジスタR4に格納する。 従って、本実施例によれば、もし分岐条件が成立して
いたら、右側の命令を抑止し、分岐条件が成立しなかっ
たら以上の２つの命令を同時に実行することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
361を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド366を解読して数値演算命令（OR命
令）であることを検出する。 並列動作制御ユニット646は上記第１及び第２の命令
デコーダ644、645のデコード結果より、上記２つの命令
は並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド362と第２命令レジスタ642の第１ソ
ースフィールド368を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド362と第２命令レジスタ642の第２
ソースフィールド369を比較して、一致していないこと
を検出する。 従って、並列動作制御ユニット646は直前の分岐命令の
条件が成立していなかったら、これら２つの命令を同じ
サイクルで並列に実行する。また分岐条件が成立してい
たら第２命令デコーダ644を無効化して、右側の命令の
実行を抑止し、左側の命令のみ実行する。 以上の様に同時にフェッチされた２つの命令の内、一
方が分岐命令のディレイスロットになっている場合で
も、本発明によれば、分岐の成立／不成立によって他方
の命令を無効化でき、正常に動作することができる。 直前のLD命令のフェッチ結果を用いる命令 第６図（ｇ）は直前にLD命令があり、そのフェッチ結
果を利用する場合の動作を示す図である。ADD命令が64
ビット命令データバス622の左側でフェッチされ、OR命
令が右側でフェッチされた場合である。直前のLD命令で
レジスタR1にデータメモリ630からデータをセットし、
次のADD命令でレジスタR1の内容とレジスタR2の内容を
加算し、レジスタR3に格納し、OR命令でレジスタR5とレ
ジスタR1との論理和を求め、レジスタR4に格納する。 本実施例では第４図及び第６図（ｂ）、（ｃ）で説明
したように、レジスタR1の内容はLD命令の実行直後のサ
イクルでは有効でない。そこで、直後の命令がレジスタ
コンフリクトの場合は、１サイクルのウェイトを挿入す
ることができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
371を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コード376を解読して数値演算命令（OR命令）であるこ
とを検出する。これを受けて、並列動作制御ユニット64
6は上記２つの命令は並列に実行できる種類の命令であ
ることが判る。 一方、比較器133は第１命令レジスタ641の第１ソース
フィールド373とディレイドロードレジスタ647を比較し
て、一致していることを検出する。比較器134は第１命
令レジスタ641の第２ソースフィールド374とディレイド
ロードレジスタ647を比較して、一致していないことを
検出する。 比較器136は、第２命令レジスタ642の第１ソースフィ
ールド378とディレイドロードレジスタ647を比較し、一
致していないことを検出し、比較器135は第２命令レジ
スタ642の第２ソースフィールド379とディレイドロード
レジスタ647を比較し、一致していることを検出する。 従って、並列動作制御ユニット646は、第１命令レジ
スタ641のADD命令及び第２命令レジスタ642のOR命令の
起動の前に１サイクルのウェイトを挿入し、その後、２
つの命令を並列に実行する。尚、ディレイドロードレジ
スタ647はLD命令のデスティネーションレジスタの番号
がセットされることになっている。 以上の様に同時にフェッチされた２つの命令が、直前
のLD命令のメモリ読み出しデータを使用する場合でも、
本実施例によれば、レジスタのコンフリクトを考慮し
て、正常に動作することができる。 尚、上記の例では、左右どちらの命令も直前のLD命令
の結果を使用する例を示したが、どちらも使用しない場
合は、並列動作制御ユニット646は通常のように２つの
演算器651、652を並列実行させる。 また、右側の命令だけがLD命令の結果を使用する場
合、先ず左側の命令を実行し、その間にLD命令が完了す
るので、続いて右側の命令を実行することができる。 さらにまた、左側の命令だけがLD命令の結果を使用す
る場合は、並列動作制御ユニット646を簡単にするた
め、第６図（ｇ）と同様に左右両方の命令をウェイトさ
せるように制御する。 例外処理 第７図（ａ）は２つの数値演算命令を同時に実行中
に、左側の命令で例外が発生した場合の動作を示す図で
ある。 ADD命令が64ビット命令データバス622の左側でフェッ
チされ、OR命令が右側でフェッチされた場合である。AD
D命令でレジスタR1の内容とレジスタR2の内容を加算
し、レジスタR3に格納し、OR命令でレジスタR5とレジス
タR6との論理和を求め、レジスタR4に格納する。上記２
つの命令同時実行において、左側のADD命令で例外が発
生した時、並列動作制御ユニット646は右側のOR命令の
実行結果をレジスタに格納することを抑止し、右側のOR
命令の実行を無効化し、例外発生時の命令の処理状態を
保存する。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
711を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド716を解読し数値演算命令（OR命令）
であることを検出する。 これを受けて、並列動作制御ユニット646は上記２つ
の命令は並列に実行できる種類の命令であることが判
る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド712と第２命令レジスタ642の第１ソ
ースフィールド718を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド712と第２命令レジスタ642の第２
ソースフィールド719を比較して、一致していないこと
を検出する。従って、並列動作制御ユニット646はこれ
ら２つの命令を同じサイクルで並列に実行することはで
きると判断し、これらの命令を同時に実行することにな
る。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド713に従って、レジスタR1の内
容を読み出し、また、第２ソースフィールド714に従っ
て、レジスタR2の内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド712で示されるレジスタR3へ格納する。演
算器651は、第１命令レジスタ641のOPコード711を解読
する第１デコーダ644によって制御される。なお、この
演算に際してオーバーフローが発生したとする。 また、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド718に従って、レジスタR5の内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド719に従って、レジスタR6の内容を読み出
す。これら２つのデータの論理和を演算器652で求め
る。なお、演算器652は、第２命令レジスタ642のOPコー
ド716を解読する第２デコーダ645によって制御される。
並列動作制御ユニット646は、左側の命令（ADD命令）に
おいてオーバーフロー例外が発生したことを検出して、
演算器651の結果をレジスタへ格納することを抑止す
る。 例外が発生した命令のアドレスは以下のように退避さ
れる。 先ず、プログラムメモリ620をアクセスした命令アド
レス621は、プリフェッチ命令アドレスレジスタ701にセ
ットされる。このアドレスはプリフェッチ命令バッファ
640にセットされている命令のアドレスに対応する。次
に、命令がプリフェッチ命令バッファ640から第１命令
レジスタ641及び第２命令レジスタ642に転送されると、
命令のアドレスもプリフェッチ命令アドレスレジスタ70
1から実行命令アドレスレジスタ702にセットされる。こ
こで、実行命令アドレスレジスタ702にセットされてい
るアドレスは第１命令レジスタ641にセットされている
命令のアドレスであり、第２命令レジスタ642にセット
されている命令のアドレスは、実行命令アドレスレジス
タ702の値に４を加算した値である。 従って、上記のように、第１命令レジスタ641の命令
（ADD命令）を実行中に例外が発生したら、並列動作制
御ユニット646は実行命令アドレスレジスタ702の値を例
外命令アドレスレジスタ703にセットする。もし、第２
命令レジスタ642の命令（OR命令）を実行中に例外が発
生したら、並列動作制御ユニット646は実行命令アドレ
スレジスタ702の値に４を加算して、その値を例外命令
アドレスレジスタ703にセットする。 例外が発生すると、本実施例では、例外を発生した命
令のアドレスを退避し、プロセッサは、予め決められた
例外処理ルーチンを実行する。この例外処理ルーチンの
先頭アドレスは、予め決められたものであり、プロセッ
サ内のROM705から読み出した値である。このアドレスを
もとに命令プリフェッチを行なう。 例外処理ルーチンはユーザが作成するものなので、各
ユーザによって色々な処理を行っている。例を１つ挙げ
ると、例えば例外発生アドレス及び例外発生の要因をユ
ーザへ表示する一方、そのプログラムの実行を中止し
て、他のプログラムを実行させるものがある。第７図
（ａ）の場合では、例外発生アドレスとしてEXPC703の
値を表示し、例外要因として算術オーバーフローであっ
たことを表示する。 以上の様に同時に実行していた２つの命令の一方で例
外が発生しても、本発明によれば、例外発生時の命令ア
ドレス、及び、その処理状態を保存しておくことができ
る。 第７図（ｂ）は２つの命令を同時に実行中に、右側の
命令で例外が発生した場合の動作を示す図である。ADD
命令が64ビット命令データバス622の左側でフェッチさ
れ、LD命令が右側でフェッチされた場合である。ADD命
令でR1レジスタの内容とR2レジスタの内容を加算し、R3
レジスタに格納し、LD命令でR5レジスタと16ビットイミ
ディエイトとの和をアドレスとするメモリの内容をフェ
ッチし、R4レジスタに格納する。本実施例によれば上記
の２つの命令同時実行において、右側のLD命令で例外が
発生した時、並列動作制御ユニット646は左側のADD命令
の処理を完了した後、例外発生時の命令の処理状態を保
存する。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたLD命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
721を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド726を解読してメモリ操作命令（LD命
令）であることを検出する。 これを受けて並列動作制御ユニット646は上記２つの
命令は並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド722と第２命令レジスタ642の第１ソ
ースフィールド728を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド722と第２命令レジスタ642の第２
ソースフィールド729を比較して、一致していないこと
を検出する。従って、並列動作制御ユニット646はこれ
ら２つの命令を同じサイクルで並列に実行することはで
きると判断し、これらの命令を同時に実行することにな
る。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド723に従って、レジスタR1の内
容を読み出し、また、第２ソースフィールド724に従っ
て、レジスタR2の内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド722で示されるレジスタR3へ格納する。演
算器651は、第１命令レジスタ641のOPコード721を解読
する第１デコーダ644によって制御される。 また、LD命令の動作として、第２命令レジスタ642の
第１ソースフィールド728に従って、レジスタR5の内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド729のイミディエイトデータを32ビットに符
号拡張する。これら２つのデータの論理和を、第２命令
レジスタ642のOPコード726を解読する第２デコーダ645
によって制御される演算器652で求め、これをアドレス
として、データメモリ630をアクセスする。この例では
この時、データメモリ630において何らかのエラー、例
えばバスエラーが発生したとする。 例外が発生した命令のアドレスは以下のように退避さ
れる。 第２命令レジスタ642の命令（LD命令）を実行中に例
外が発生したので、並列動作制御ユニット646は実行命
令アドレスレジスタ702の値に４を加算して、その値を
例外命令アドレスレジスタ703にセットする。尚、ここ
で、実行命令アドレスレジスタ702の値に４を加算する
と述べたが、実際には、実行命令アドレスレジスタ702
の値は８の倍数になっているので、右から３ビット目を
０から１にするだけで良い。つまり、桁上がりが発生す
るような演算をする必要はない。 また、プロセッサは、ROM705から読み出した値をアド
レスとして命令プリフェッチを行ない、予め決められた
例外処理ルーチンを実行する。 例外処理ルーチンの内容は、第７図（ａ）の場合と同
様に、例えば、例外発生アドレスとしてEXPC703の値を
表示し、例外要因としてデータバスアクセスエラー（例
えば、バスエラー等）であったことを表示する。 以上の様に同様に実行していた２つの命令の一方で例
外が発生しても、本実施例によれば、例外発生時の命令
アドレス、及び、その処理状態を保存しておくことがで
きる。 また、以上のように本実施例では、第１命令レジスタ
641及び第２命令レジスタ642の２つの命令のアドレスを
１つのレジスタ702に保持できるので、第１命令レジス
タ641及び第２命令レジスタ642の２つの命令のアドレス
を別々のレジスタに保持する場合に比べて、レジスタの
節約になる。 以上説明してきた本実施例によれば、各命令のフォー
マットが限定されているため、命令の解読が容易にで
き、命令デコーダを２重に搭載しても、回路規模はそれ
ほど増大することはない。 また、本実施例によれば、イミディエイトデータを操
作する命令のOPコードはレジスタを操作する命令のOPコ
ードと左端の１ビットだけが違うだけなので、演算器の
制御信号などの生成するための命令解読がどちらの命令
でも共通化でき命令デコーダの簡略化が可能である。 また、イミディエイトデータを操作するか否かはOPコ
ードの左端の１ビットだけ判断できるので、イミディエ
イトデータ生成回路の制御信号などの生成するための命
令デコーダの簡略化が可能である。 ［発明の効果］ 以上述べてきたように本発明によれば、命令の前後の
依存関係を考慮しながら、２つの命令を同時に実行する
命令制御方式を容易に実現できる。 従って、ピーク時には従来方式の２倍の処理性能を持
つデータ処理装置を容易に実現することができる。 また、本発明によれば、データ幅の広いバスを用いて
１サイクルでフェッチした２つの命令を同時に実行でき
るので、パイプラインステージ間の負荷に均一にでき、
ハードウエア回路の有効利用が可能になる。 特に、本発明によれば、並列に命令を実行する命令実
行回路において、各命令実行回路毎に実行する命令の種
類を限定しているので、それぞれの命令実行回路の回路
規模を小さくすることができる。 また、本実施例では、分岐命令の次にある命令が分岐
命令と同時に実行できる場合には、分岐命令と同時に実
行してしまい、ディレイスロットでは他の命令の同時実
行を抑止しているので、従来のプログラムをそのまま実
行しても、悪影響を与えることなく、互換性を維持する
ことができる。
命令フェッチユニット（640）によってフェッチされ、
このフェッチされた第１と第２の命令は第１と第２のデ
コーダ（644,645）によってデコードされる。 第１と第２のデコーダ（644,645）のデコード結果に
従って、命令実行ユニット（651,652）が制御される。 命令フェッチユニット（640）から出力される第１の
命令のデスティネーションフィールドの情報と命令フェ
ッチユニット（640）から出力される第２の命令のソー
スフィールドの情報とが一致しない際は、第１及び第２
の命令を並行して実行することができる。従って、比較
器（131,132）の出力は第１の命令実行ユニット（651）
と第２の命令実行ユニット（652）とにおける第１及び
第２の命令の並行実行を許可する。 一方、命令フェッチユニット（640）から出力される
第１の命令のデスティネーションフィールドの情報と命
令フェッチユニット（640）から出力される第２の命令
のソースフィールドの情報とが一致する際は、第１及び
第２の命令を並行して実行することがでない。従って、
比較器（131,132）の出力は第１の命令実行ユニット（6
51）と第２の命令実行ユニット（652）とにおける第１
及び第２の命令の並行実行を禁止する。 本発明のその他の目的と特徴は、以下の実施例の説明
から明らかとなろう。 ［実施例］ 以下、本発明の一実施例を図面に沿って、詳細に説明
する。 データ・プロセッサの概要 第１図は本発明の一実施例であるデータ・プロセッサ
のブロック図である。このデータ・プロセッサは、大き
く分類すると、プロセッサ部610、プログラムメモリ62
0、及び、データメモリ630から構成されている。 プログラムメモリ620は、命令アドレスバス621及び命
令データバス622によって、プロセッサ610と接続されて
いる。 命令アドレスバス621は、32ビット幅で、4G（ギガ）
バイトまでアドレッシング可能である。 命令データバス622は64ビット幅で、１回の転送で２
つの命令が同時にプログラムメモリ620からフェッチさ
れることができる。 データメモリ630は、オペランドアドレスバス631及び
オペランドデータバス632によって、プロセッサ610と接
続されている。 オペランドアドレスバス631は、32ビット幅で、4G
（ギガ）バイトまでアドレッシング可能である。 オペランドデータバス632は、32ビット幅で、１回の
転送で１ワードのデータがデータメモリ630からフェッ
チ又はストアされることができる。 また、プログラムメモリ620およびデータメモリ630
は、それぞれ、例えば命令キャッシュメモリとデータキ
ャッシュメモリであり、メインメモリ（図示せず）の命
令およびデータの一部のコピーを保持するものである。 プロセッサの内部構成 プロセッサ610は、命令のアドレスを計算するプログ
ラムカウンタ643、及び、プリフェッチした命令を保持
するプリフェッチバッファ640、第１命令レジスタ641、
第２命令レジスタ642、第１命令デコーダ644、第２命令
デコーダ645、レジスタファイル650、第１演算器651、
第２演算器652、メモリアドレスレジスタ（MAR）653、
メモリデータレジスタ（MDR）654、並列動作制御ユニッ
ト646から成る。 プリフエッチユニット プリフエッチユニットであるプリフェッチバッファ64
0は、64ビット幅で、プログラムメモリ620から１度にフ
ェッチしてきた２命令を保持することができる。 プリフェッチバッファ640の内容は、第１命令レジス
タ641、及び、第２命令レジスタ642に空きができた時点
で、左側命令は第１命令レジスタ641へ、右側の命令は
第２命令レジスタ642へ転送される。 本実施例ではビッグエンディアンのアドレス付けを採
用しており、プリフェッチバッファ640に保持された２
つの命令の内、左側の命令が若いアドレスの命令であり
先に実行され、その次に右側の命令が実行される。 レジスタファイル レジスタファイル650は32ビット幅のレジスタ、32本R
0,R1,R2,…R31から成り、５ポートの読み出し及び３ポ
ートの書き込みが同時に可能である。 命令デコーダ １サイクルでプログラムメモリ620から命令フェッチ
バッファ640にフェッチされた第１と第２の命令が、そ
れぞれ第１と第２のデコーダ644,645によってデコード
される。 第１と第２のデコーダ644,645のデコード結果に従っ
て、命令実行ユニット651,652が制御される。 命令実行ユニット 命令実行ユニットの演算器651及び652は、それぞれ32
ビットのＡ側入力655及び657とＢ側入力656及び658を持
ち、２入力の数値演算（算術論理演算）を行なうALU、
及び、Ｂ側入力656及び658をＡ側入力655及び657の桁だ
けシフトするバレルシフタSFから構成されている。 比較器 命令プリフェッチバッファ640から出力される第１の
命令のデスティネーションフィールドの情報と命令プリ
フェッチバッファ640から出力される第２の命令のソー
スフィールドの情報とが一致しない際は、第１及び第２
の命令を並行して実行することができる。従って、この
際、第１の命令のデスティネーションフィールドの情報
と第２の命令のソースフィールドの情報とに応答して、
比較器131,132の出力は第１の命令実行ユニット651と第
２の命令実行ユニット652とにおける第１及び第２の命
令の並行実行を許可する。 一方、命令フェッチユニット640から出力される第１
の命令のデスティネーションフィールドの情報と命令フ
ェッチユニット640から出力される第２の命令のソース
フィールドの情報とが一致する際は、第１及び第２の命
令を並行して実行することができない。従って、この
際、第１の命令のデスティネーションフィールドの情報
と第２の命令のソースフィールドの情報とに応答して、
比較器131,132の出力は第１の命令実行ユニット651と第
２の命令実行ユニット652とにおける第１及び第２の命
令の並行実行を禁止する。 並列動作制御ユニット 並列動作制御ユニット646は、第１命令デコーダ641お
よび第２命令デコーダ645のデコード結果、比較器131、
132の出力等の情報を受け、第１命令レジスタ641、第２
命令レジスタ642にセットされている２つの命令が並列
実行できるか否かを判定する。 ２つの命令を並列実行できる場合は、第１命令デコー
ダ644および第２命令デコーダ645のデコード結果を有効
として、２つの命令を第１の命令実行ユニット651と第
２の命令実行ユニット652とで実行する。 ２つの命令を並列実行できない場合は、第２命令デコ
ーダ645のデコード結果を無効化し、第１命令デコーダ6
44のデコード結果のみを有効として、この２つの命令を
シリアルに実行する。 命令プリフェッチバッファ640によって同時にフェッ
チされた２つの命令のうち、（１）第１の命令が数値演
算命令で第２の命令も数値演算命令である場合、及び、
（２）第１の命令が分岐命令で第２の命令が数値演算命
令である場合、（３）第１の命令が数値演算命令で第２
の命令がメモリ操作命令である場合、（４）第１の命令
が分岐命令で第２の命令がメモリ操作命令である場合に
は、この２つの命令は原則的に同時に実行できる。 しかしながら、（５）第１の命令が分岐命令で第２の
命令も分岐命令である場合、及び、（６）第１の命令が
メモリ操作命令で第２の命令もメモリ操作命令である場
合には、上述のハードウェアにより、２つの命令の同時
実行を抑止できる。 また、（７）第１の命令のデスティネーションレジス
タが第２の命令のソースレジスタになった場合も、上述
のハードウェアにより２つの命令の同時実行を抑止でき
るので、命令間のデータ依存関係を維持することができ
る。 一般に、データ・プロセッサの命令実行頻度は、分岐
命令が20〜30％、メモリ操作命令も20〜30％、残りが数
値演算命令である。また、分岐命令やメモリ操作命令は
それぞれを２つ連続して実行することは稀である。 従って、第１図の実施例の２つの命令の同時実行を可
能としたデータ・プロセッサにおいて、第１の命令実行
ユニット651を数値演算命令と分岐命令用に限定し、第
２の命令実行ユニット652を数値演算命令とメモリ操作
命令用に限定しても、性能上はほとんど問題がない。さ
らに、上記のように命令実行ユニットの機能を限定して
いるので、実現する回路規模も少なくて済む。 遅延分岐とディレイスロット 分岐命令において、遅延分岐の手法が使われることが
よくある。この手法では、分岐命令の次の１サイクルを
ディレイスロットと呼び、RISCプロセッサのためにコン
パイルされたプログラムの分岐命令の直後の命令をこの
サイクルに実行する。この分岐命令の直後の命令の実行
の後、実際の分岐を行なう。 このRISCプロセッサのためにコンパイルされたプログ
ラムの分岐命令の直後の命令は、CISCプロセッサの如き
通常のデータ・プロセッサのためにコンパイルされたプ
ログラムの分岐命令の直前の命令に対応している。 一方、上述の如く、RISCプロセッサにおいては、分岐
命令の直後の命令（通常の場合の分岐命令の直前の命
令）を先に実行し、しかる後、分岐命令を実行する。 遅延分岐およびディレイスロットに関しては、Gerry
Kane著による「mips RISC ARCHITECHTURE」第１−９頁
乃至第１−11頁（1988年）に詳しく記載されている。 すなわち、通常のプロセッサは命令フェッチ、命令デ
コード、命令実行の多段のパイプラインによる命令の並
列処理を実行している。 このパイプライン並列処理のため、分岐命令による分
岐先アドレス計算を行っている間に、命令フェッチユニ
ットは分岐命令に続く命令を続々とフェッチする処理を
続行する。 従来のCISCプロセッサでは、分岐を実行する時には、
先行的にフェッチした分岐命令に続く命令を無効化し
て、分岐先命令を新たにフェッチし、命令デコード、命
令実行するものである。従って、CISCプロセッサでは、
その実行に２サイクルを必要とする分岐命令の後に、自
動的に何も作業をしない１サイクル（No Operationのサ
イクル）が挿入されてしまう。 一方、RISCプロセッサでは、分岐を実行する時には、
先行的にフェッチした分岐命令に続く命令（通常の場合
の分岐命令の直前の命令）を無効化しないで、先にこの
命令を実行し、しかる後に分岐命令を実行し、新たに分
岐先命令をフェッチするものである。 この様に、RISCプロセッサでは分岐命令の後に、無効
化されることのない有効な命令をプログラム中で配置す
ることによって、このサイクルを有効に活用することが
できる。このような分岐命令の仕様は遅延分岐と呼ば
れ、分岐命令の後の１サイクルはディレイスロットと呼
ばれている。 ディレイスロットにおける２命令同時実行 従って、RISCプロセッサにおける２つの命令の同時実
行を行う場合の、遅延分岐のディレイスロットの基本的
な扱いについて以下に説明する。 まず、直前の命令が条件分岐命令で、その後に２つの
命令をフェッチした場合には、（１）条件分岐命令の条
件が成立する場合は、ディレイスロットでは第１の命令
だけ実行する。（２）もし条件分岐命令の条件が不成立
の場合は、第２の命令も第１の命令と同時に実行できる
ものであるならば、２つの命令をディレイスロットで実
行する。この遅延分岐の動作については、第６図（ｆ）
の実施例において詳細に説明する。 命令のフォーマット 第２図は本発明の一実施例である第１図のプロセッサ
のための命令のフォーマットを説明する図である。 第２図に示すように、１つの命令は32ビットの固定長
で、左端より６ビット、５ビット、５ビット、16ビット
のフィールドに分割されている。左端の６ビットのフィ
ールド210は命令の種類を示すオペレーションコード（O
Pコード）である。次の５ビットのフィールド220は命令
の実行結果を格納するレジスタを指定するデスティネー
ションフィールドである。次の５ビットのフィールド23
0は命令の入力レジスタの一方を指定する第１ソースフ
ィールドである。右端の16ビットのフィールド240はも
う一方の入力を指定する第２ソースフィールドである。
第２ソースフィールド240は第２図（ａ）に示すように1
6ビットのイミディエイトデータとして用いられる場合
と、第２図（ｂ）に示すように、右端の５ビット250に
よってレジスタを指定する場合がある。第２ソースフィ
ールドを上記のどちらの使い方にするかは、OPコード21
0の左端のビットで指定され、「０」のとき（ａ）、
「１」のとき（ｂ）にように使われる。（ａ）の形式の
命令をイミディエイト命令と呼び、（ｂ）の形式の命令
をレジスタ命令と呼ぶ。 なお、本実施例ではレジスタファイルのレジスタの数
は32本であり、レジスタR0,R1,R2,…R31を指定する場合
には上記のように５ビットを必要とする。 第５図はOPコード210のビット割り当てを示したもの
である。 LUI（ロード・アッパー・イミディエイト）命令510
は、第２ソースフィールド240の16ビットのイミディエ
イトデータの右側に16ビット分の「０」を連結して、32
ビットのイミディエイトにして、デスティネーションフ
ィールド220に示されるレジスタに格納する命令であ
る。 ADDI（アッド・イミディエイト）命令512は、第２ソ
ースフィールド240の16ビットのイミディエイトデータ
の左側に第２ソースフィールド240の最上位ビットと同
じ値を16ビット分、連結して、32ビットのイミディエイ
トに符号拡張した後、第１ソースフィールド230で示さ
れるレジスタの内容と加算して、デイティネーションフ
ィールド220に示されるレジスタに格納する命令であ
る。 SUBI（サブトラクト・イミディエイト）命令514は、
第２ソースフィールド240をADDI命令512と同様に32ビッ
トのイミディエイトに符号拡張した後、第１ソースフィ
ールド230で示されるレジスタの内容から減算して、デ
スティネーションフィールド220に示されるレジスタに
格納する命令である。 ANDI（アンド・イミディエイト）命令516は、第２ソ
ースフィールド240の16ビットのイミディエイトデータ
の左側に16ビット分の「０」を連結して、32ビットのイ
ミディエイトに拡張した後、第１ソースフィールド230
で示されるレジスタの内容との間で各ビットごとの論理
積を求めて、その結果をデスティネーションフィールド
220に示されるレジスタに格納する命令である。 ORI（オア・イミディエイト）命令518、及び、EORI
（イクスクルーシブ・オア・イミディエイト）命令520
は、ANDI命令516と同様に、それぞれ、論理和、排他的
論理和を求める命令である。 SLLI（シフト・レフト・ロジカル・イミディエイト）
命令522は、第１ソースフィールド230で示されるレジス
タの内容を第２ソースフィールド240の16ビットのイミ
ディエイトデータの数だけ左にシフトして、その結果を
デスティネーションフィールド220に示されるレジスタ
に格納する命令である。このとき、右端からシフトイン
される値は「０」である。 SRLI（シフト・ライト・ロジカル・イミディエイト）
命令524は、SLLI命令522とは逆に右にシフトする命令で
ある。このとき、左端からシフトインされる値は「０」
である。 SRAI（シフト・ライト・アリスメッティック・イミデ
ィエイト）命令526は、SRLI命令524と同様に右にシフト
する命令であるが、左端からシフトインされる値は
「０」ではなく、第１ソースフィールド230で示される
レジスタの右端のビットと同じ値である。 LD（ロード）命令530は、第２ソースフィールド240を
ADDI命令512と同様に32ビットのイミディエイトに符号
拡張した後、第１ソースフィールド230で示されるレジ
スタの内容と加算した結果をアドレスとし、そのアドレ
スで示されたデータメモリの内容をデスティネーション
フィールド220に示されるレジスタに格納する命令であ
る。 ST（ストア）命令532は、LD命令530と同様にアドレス
を求め、デスティネーションフィールド220に示される
レジスタの内容を、そのアドレスで示されたデータメモ
リに格納する命令である。 Bcc（ブランチ）命令536は、条件付き分岐命令で、条
件が成立したとき、第２ソースフィールド240の16ビッ
トのイミディエイトデータの左側に第２ソースフィール
ド240の最上位ビットと同じ値を16ビット分、連結し
て、32ビットのイミディエイトに符号拡張した値と、現
在の命令のアドレスを示すPC（プログラム カウンタ）
の値を加算したアドレスへ、プログラムの流れを変える
命令である。なお、このときの分岐条件はデスティネー
ションフィールド220の５ビットによって指定される。 ADD命令552からSRA命令566までは、それぞれADDI命令
512からSRAI命令526において、第２ソースオペランドと
してレジスタの内容を用いる命令である。 JUMP（ジャンプ）命令576は、無条件分岐命令で、第
２ソースフィールド240の示すレジスタの内容を分岐先
アドレスとし、そのアドレスへプログラムの流れを変え
る命令である。 本実施例では、LUI命令510からSRAI命令526、及びADD
命令552からSRA命令566は数値演算命令に分類され、LD
命令530及びST命令532はメモリ操作命令に分類され、ま
たBcc命令536及びJUMP命令576は分岐命令に分類され
る。 ２命令並列実行動作 第３図は本発明の特徴である２つの命令を同時に実行
するときの動作を示す図である。 先ず、第３図（ａ）は分岐命令と数値演算命令を同時
に実行するときの動作を示す図である。分岐命令が64ビ
ット命令データバス622の左側でフェッチされ、ORI命令
が64ビット命令データバス622の右側でフェッチされた
場合である。本実施例によれば以上の２つの命令を同時
に実行することができる。 64ビット命令データバス622の左側でフェッチされた
分岐命令は第１命令レジスタ641にセットされ、同時に6
4ビット命令データバス622の右側でフェッチされたORI
命令は第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド111を解読して分岐命令であることを検出し、第２命
令デコーダ645は第２命令レジスタ642のOPコードフィー
ルド121を解読し数値演算命令（ORI命令）であることを
検出する。 並列動作制御ユニット646は、第１及び第２命令デコ
ーダ644、645のデコード結果から、フェッチされた分岐
命令と数値演算命令とは並列に実行可能な種類の命令で
あることが判る。 また、分岐命令では実行結果をデスティネーションレ
ジスタにセットしないので、数値演算命令（ORI命令）
のソースレジスタとコンフリクトを生じないことがわか
る。以上の判定によって、並列動作制御ユニット646は
これら２つの命令を同じサイクルで並列に実行を開始す
る。 つまり、分岐命令の動作として、第１命令レジスタ64
1の第２ソースフィールド114の16ビットイミディエイト
データの左側に、このイミディエイトデータの符号16ビ
ート分連結して32ビット長に拡張したものを、プログラ
ムカウンタ643に入力し現在の命令アドレスと加算する
ことによって、分岐先アドレスを求る。一方、デスティ
ネーションフィールド112で示される分岐条件を判定し
て、条件を満たしている場合は、上記の分岐先アドレス
を用いて次回以降の命令フェッチを行なう。 また同時に、ORI命令の動作として、第２命令レジス
タ642の第１ソースフィールド123に従って、レジスタフ
ァイル650中のR3レジスタの内容を読み出し、また、第
２ソースフィールド124の16ビットイミディエイトを32
ビット長に拡張する。これら２つのデータの論理和を演
算器652で求め、その結果をデスティネーションフィー
ルド122で示されるレジスタファイル650中のR3レジスタ
へ格納する。なお、演算器652は、第２命令レジスタ642
のOPコード121を解読する第２デコーダ645によって制御
される。また、第２ソースフィールド124のイミディエ
イトの拡張も第２デコーダ645によって制御される。 なお、本実施例では、分岐命令の次の命令が分岐命令
と同じサイクルで実行できる場合には、この命令を同時
に実行し、ディレイスロットでは、新たな命令の実行を
開始しないことにしている。また、分岐命令の次の命令
が分岐命令と同じサイクルで実行できない場合には、こ
の命令をディレイスロットで実行することにしている。 従って、本実施例によれば従来のプロセッサと同等の
動作となり、互換性を保証することができる。 他の実施例として、分岐命令の次の命令が分岐命令と
同じサイクルで実行できる場合には、この命令を同時に
実行し、ディレイスロットでは新たな命令の実行を開始
する方式が考えられる。この場合には、ディレイスロッ
トで３つの命令を実行した場合と同等になり、処理性能
をさらに向上させることができる。 また、上記の説明では、分岐命令の直前の命令は分岐
命令ではない場合について説明した。本実施例では分岐
命令は他の分岐命令のデイレイスロットに配置しないよ
うに、コンパイラ等のソフトウェアによって制限されて
いるので、命令実行回路ではこのような場合はないもの
として構成されている。 第３図（ｂ）は数値演算命令とメモリ操作命令を同時
に実行するときの動作を示す図である。ADD命令が64ビ
ット命令データバス622の左側でフェッチされ、LD命令
が右側でフェッチされた場合である。ADD命令でレジス
タファイル650のR1レジスタの内容とR2レジスタの内容
を加算し、R3レジスタに格納し、LD命令でR5レジスタと
イミディエイトデータを加算した値をアドレスとするデ
ータメモリ630の内容をR4レジスタにセットする。本実
施例によれば以上の２つの命令を同時に実行することが
できる。 64ビット命令データバス622の左側でフェッチされたA
DD命令はプリフェッチバッファ640から第１命令レジス
タ641にセットされ、同時に64ビット命令データバス622
の右側でフェッチされたLD命令はプリフェッチバッファ
640から第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド141を解読して数値演算命令（ADD命令）であることを
検出し、第２命令デコーダ645は第２命令レジスタ642の
OPコードフィールド151を解読してメモリ操作命令（LD
命令）であることを検出する。 並列動作制御ユニット646は、第１及び第２命令デコ
ーダ644、645のデコード結果から上記２つの命令は並列
に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド142と第２命令レジスタ642の第１ソ
ースフィールド153を比較して、一致していないことを
検出する。以上の判定により、並列動作制御ユニット64
6はこれら２つの命令を同じサイクルで並列に実行を開
始する。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド143に従って、R1レジスタの内
容を読み出し、また、第２ソースフィールド144に従っ
て、R2レジスタの内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド142で示されるR3レジスタへ格納する。な
お、演算器651は、第１命令レジスタ641のOPコード141
を解読する第１デコーダ644によって制御される。 また同時に、LD命令の動作として、第２命令レジスタ
642の第２ソースフィールド154の16ビットイミディエイ
トデータを32ビット長に符号拡張したものと第２命令レ
ジスタ642の第１ソースフィールド153によって指定され
たR5レジスタとを加算した値を演算器652で求め、この
値をMAR653にセットして、これをアドレスとするデータ
メモリ630の内容をMDR654に読み出し、この読み出しデ
ータを第２命令レジスタ642のデスティネーションフィ
ールド152で示されるレジスタファイル650のR4レジスタ
にセットする。なお、演算器652は、第２命令レジスタ6
42のOPコード151を解読する第２デコーダ645によって制
御される。 次に実行する命令は、プリフェッチバッファ640に保
持されている命令であるので、このプリフェッチバッフ
ァ640の命令を第１命令レジスタ641及び第２命令レジス
タ642へ転送して、以下同様に実行する。 なお、上記の説明では、LD命令の直前の命令はADD命
令で、分岐命令ではない場合について説明した。他の動
作例として直前の命令（左側の命令）がADD命令でなく
分岐命令の場合は、本実施例ではLD命令は分岐命令とは
同時に実行され、分岐命令のデイレイスロットでは新た
にフェッチされた命令の実行を抑止する。 第３図（ｃ）は数値演算命令を２つ同時に実行すると
きの動作を示す図である。ADD命令が64ビット命令デー
タバス622の左側でフェッチされ、OR命令が右側でフェ
ッチされた場合である。ADD命令でR1レジスタの内容とR
2レジスタの内容を加算し、R3レジスタに格納し、OR命
令でR5レジスタとR6レジスタとの論理和を求め、R4レジ
スタに格納する。本実施例によれば以上の２つの命令を
同時に実行することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
141を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド161を解読してメモリ操作命令（OR命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果から、上記２つの命
令が並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド142と第２命令レジスタ642の第１ソ
ースフィールド163を比較して、一致していないことを
検出する。また更に、比較器132は第１命令レジスタ641
のデスティネーションフィールド142と第２命令レジス
タ642の第２ソースフィールド164を比較して、一致して
いないことを検出する。以上の判定により、並列動作制
御ユニット646はこれら２つの命令を同じサイクルで並
列に実行を開始する。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド143に従って、R1レジスタの内
容を読み出し、また、第２ソースフィールド144に従っ
て、R2レジスタの内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド142で示されるR3レジスタへ格納する。な
お、演算器651は、第１命令レジスタ641のOPコード141
を解読する第１デコーダ644によって制御される。 また同時に、OR命令の動作として、第２命令レジスタ
642の第１ソースフィールド163に従って、R5レジスタの
内容を読み出し、また、第２命令レジスタ642の第２ソ
ースフィールド164に従って、R6レジスタの内容を読み
出す。これら２つのデータの論理和を演算器652で求
め、その結果をデスティネーションフィールド162で示
されるR4レジスタへ格納する。なお、演算器652は、第
２命令レジスタ642のOPコード161を解読する第２デコー
ダ645によって制御される。 パイプライン処理 第４図は本実施例のプロセッサにおけるパイプライン
処理にについて示した図である。命令ＡからＦが第４図
（ｃ）に示すようにプログラムメモリ620に格納されて
いたとする。 第４図（ｃ）では、同時にフェッチされる２つの命令
を横に並べて示しており、上方にある命令が若いアドレ
スの命令であり、下方の命令が大きいアドレスの命令で
ある。従って、プログラムは上の命令からしたの命令へ
の順に実行される。 第４図（ａ）は本実施例のプロセッサにおいて本発明
の特徴である２つの命令を同時に実行するときのパイプ
ライン処理について示した図である。命令ＡからＦが第
４図（ｃ）に示すようにプログラムメモリ620に格納さ
れていたとする。ここで、命令Ａが命令Ｘへ分岐する分
岐命令Bccであり、命令Ｂが数値演算命令であるとす
る。第４図（ａ）の１つの箱は各パイプラインステージ
の１クロックサイクルの動作に対応する。パイプライン
のステージはIF（命令フェッチ）、ID（命令デコー
ド）、EX（演算実行）、Ｍ（データフェッチ／スト
ア）、Ｗ（結果の格納）の５つのステージから成る。 IFステージは、プログラムメモリ620から命令をプリ
フェッチバッファ640へ読み出すステージである。 IDステージは、プリフェッチバッファ640から命令を
命令レジスタ641、642にセットして、命令デコーダ64
4、645で解読すると同時に、レジスタファイル650から
必要なオペランド・データを読み出すステージである。 EXステージは、演算器651、652によってオペランド・
データを処理するステージである。 Ｍステージは、命令がもしLD命令又はST命令であった
ら、データメモリ630をアクセスするステージである。
また、それ以外の命令ならば、実行結果をレジスタファ
イル650に格納するステージである。 Ｗステージは、命令がLD命令の時、データメモリ630
から読み出したデータをレジスタファイル650に格納す
るステージである。 以下、第４図（ａ）のバイプライン処理の各クロック
サイクル毎に説明する。 ［１クロックサイクル目］ プログラムメモリ620から64ビット分の命令（Ａと
Ｂ）をフェッチして、プリフェッチバッファ640にセッ
トする。 ［２クロックサイクル目］ プリフェッチバッファ640に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ641及び第２命
令レジスタ642にセットし、第１命令デコーダ644及び第
２命令デコーダ645で解読を行う。その結果、命令Ａが
分岐命令であり、命令Ｂが数値演算命令であることが分
かるので、次のサイクルでこの２つの命令を同時に実行
する準備を行う。なおこのとき、レジスタの読み出し及
びイミディエイトデータのデータ拡張が必要な場合には
このサイクルで行う。また、分岐先アドレスの計算もこ
のサイクルで行う。一方、プログラムメモリ620からは
次の64ビット分の命令（ＣとＤ）のフェッチして、プリ
フェッチバッファ640にセットしておく。 ［３クロックサイクル目］ 第１命令デコーダ644で解読した命令Ａ（分岐命令）
及び、第２命令デコーダ645で解読した命令Ｂ（数値演
算命令）を実行する。分岐条件が成立していたら、プリ
フェッチバッファ640をクリアして、前のサイクルで求
めた分岐先アドレスを用いて、命令フェッチをやりなお
す。つまり、プログラムメモリ620から次の64ビット分
の命令（ＸとＹ）をフェッチして、プリフェッチバッフ
ァ640にセットする。 ［４クロックサイクル目］ 命令Ｂの実行結果をレジスタに格納するとともに、プ
リフェッチバッファ640に保持している２つの命令（Ｘ
とＹ）をそれぞれ第１命令レジスタ641及び第２命令レ
ジスタ642にセットし、第１命令デコーダ644及び第２命
令デコーダ645で解読を行う。なおこのとき、レジスタ
の読み出し及びイミディエイトデータのデータ拡張が必
要の場合にはこのサイクルで行う。 ［５クロックサイクル目］ 第１命令デコーダ644及び第２命令デコーダ642で解読
した２つの命令（ＸとＹ）を実行する。 以下同様に動作する。 第４図（ｂ）は本実施例のプロセッサにおいて本発明
の特徴である２つの命令を同時に実行するときのパイプ
ライン処理について示した図である。命令ＡからＦが第
４図（ｃ）に示すようにプログラムメモリ620に格納さ
れていたとする。ここで、命令Ａが数値演算命令であ
り、命令ＢがLD命令であるとする。以下、各クロックサ
イクル毎に説明する。 ［１クロックサイクル目］ プログラムメモリ620から64ビット分の命令（Ａと
Ｂ）をフェッチして、プリフェッチバッファ640にセッ
トする。 ［２クロックサイクル目］ プリフェッチバッファ640に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ641及び第２命
令レジスタ642にセットし、第１命令デコーダ644及び第
２命令デコーダ645で解読を行う。その結果、命令Ａが
数値演算命令であり、命令ＢがLD命令であることが分か
るので、次のサイクルでこの２つの命令を同時に実行す
る準備を行う。なおこのとき、レジスタの読み出し及び
イミディエイトデータのデータ拡張が必要な場合にはこ
のサイクルで行う。一方、プログラムメモリ620からは
次の64ビット分の命令（ＣとＤ）のフェッチして、プリ
フェッチバッファ640にセットしておく。 ［３クロックサイクル目］ 第１命令デコーダ644で解読した命令Ａ（数値演算命
令）及び、第２命令デコーダ645で解読した命令Ｂ（LD
命令）を実行する。LD命令ではオペランドデータの実効
アドレスの計算を行う。一方、プリフェッチバッファ64
0に保持している２つの命令（ＣとＤ）をそれぞれ第１
命令レジスタ641及び第２命令レジスタ642にセットし、
第１命令デコーダ644及び第２命令デコーダ645で解読を
行う。なおこのとき、レジスタの読み出し及びイミディ
エイトデータのデータ拡張が必要な場合にはこのサイク
ルで行う。 ［４クロックサイクル目］ 命令Ａの実行結果をレジスタに格納するとともに上記
のLD命令のオペランドの実効アドレスをもとにデータメ
モリ630をアクセスする。一方、第１命令デコーダ644及
び第２命令デコーダ642で解読した２つの命令（ＣとＤ
又はＸとＹ）を実行する。 ［５クロックサイクル目］ LD命令のフェッチデータをレジスタに格納する。 以下同様に動作する。 尚、上記の説明では、データメモリ630は１サイクル
でアクセスできるものとしている。しかし、データメモ
リ630がキャッシュメモリである場合は、アクセスすべ
きデータがキャッシュメモリ中に存在しない時（キャッ
シュ・ミス）もある。この時は、メインメモリをアクセ
スするためには、通常キャッシュメモリをアクセスする
場合に比べ、余分なサイクル数を必要とする。そこで、
上記の例では、データメモリ630は１サイクルでアクセ
ス可能であるとしているが、キャッシュ・ミスの場合
は、必要なサイクルを上記４クロックサイクル目と５ク
ロックサイクル目との間にダミーの実行サイクル（ウエ
イトサイクル）を挿入するものとする。 以下の説明でも、データメモリ630は１サイクルで基
本的にアクセス可能として説明するが、必要に応じて更
なるダミーサイクルの挿入はあるものとする。 ２つの数値演算命令のレジスタ・コンフリクト 第６図（ａ）は２つの数値演算命令の間でレジスタの
コンフリクトがある場合の動作を示す図である。ADD命
令が64ビット命令データバス622の左側でフェッチさ
れ、OR命令が右側でフェッチされた場合である。ADD命
令でR1レジスタの内容とR2レジスタの内容を加算し、R3
レジスタに格納し、OR命令でR5レジスタとR3レジスタと
の論理和を求め、R4レジスタに格納する。本発明によれ
ば以上の２つの命令のレジスタのコンフリクトを検出で
き、１サイクルでの実行を抑止することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
311を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド316を解読してメモリ操作命令（OP命
令）であることを検出する。 並列動作制御ユニット646は、第１及び第２の命令デ
コード結果より、上記２つの命令は並列に実行できる種
類の命令であることが判る。 一方、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド312と第２命令レジスタ642の第１ソ
ースフィールド319を比較して、一致していないことを
検出する。しかし、比較器132は第１命令レジスタ641の
デスティネーションフィールド312と第２命令レジスタ6
42の第２ソースフィールド318を比較して、一致してい
ることを検出する。したがって、並列動作制御ユニット
646は比較器132の検出出力からこれら２つの命令を同じ
サイクルで並列に実行することはできないと判断し、こ
れらの命令をシリアルに実行することになる。 つまりまず初めに、ADD命令の動作として、第１命令
レジスタ641の第１ソースフィールド313に従って、R1レ
ジスタの内容を読み出し、また、第２ソースフィールド
314に従って、R2レジスタの内容を読み出す。これら２
つのデータの和を演算器651で求め、その結果をデステ
ィネーションフィールド312で示されるR3レジスタへ格
納する。なお、演算器651は、第１命令レジスタ641のOP
コード311を解読する第１デコーダ644によって制御され
る。 本実施例では、全ての数値演算命令は１サイクルで実
行を完了する基本的な命令である。 従って、次の命令は１サイクル後に無条件に起動する
ことができる。 次に、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド319に従って、R5レジスタの内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド318に従って、R3レジスタの内容を読み出
す。これら２つのデータの論理和を演算器652で求め、
その結果をデスティネーションフィールド317で示され
るR4レジスタへ格納する。なお、演算器652は、第２命
令レジスタ642のOPコード316を解読する第２デコーダ64
5によって制御される。 なお、本実施例によれば、第４図で説明したように、
OR命令のためのレジスタ読み出しは、直前のADD命令の
実行と同時に行われる。そのため、この時、レジスタR3
の内容ADD命令の実行結果を未だ格納していない。 そこで、比較器132によりレジスタ番号が一致した場
合は、レジスタファイル650からの読み出しの代わり
に、演算器651の出力を出力レジスタ659にセットすると
同時に、演算器652の入力レジスタ658にセットするバイ
パス手段を設けることが望ましい。 以上の様に同時にフェッチされた２つの命令の間でレ
ジスタのコンフリクトである場合でも、本実施例によれ
ば、コンフリクトを検出し正常に動作することができ
る。 ２つのメモリ操作命令のバス・コンフリクト メモリ操作命令はデータメモリ630のアクセスする命
令であるため、もし２つのメモリ操作命令を並行に実行
したならば、オペランドアドレスバス631上で２つのメ
モリ操作命令のアクセス・アドレスがコンフリクトする
可能性がある。これを解消するためには、２つのメモリ
操作命令をシリアルに実行する必要がある。 第６図（ｂ）は２つの連続したメモリ操作命令をシリ
アルに実行するときの動作を示す図である。LD命令が64
ビット命令データバス622の左側と右側で同時にフェッ
チされた場合である。左側のLD命令でR1レジスタの内容
とイミディエイトデータを加算した値をアドレスとする
データメモリ630の内容をR3レジスタに格納し、右側のL
D命令でR5レジスタとイミディエイトデータを加算した
値をアドレスとするデータメモリ630の内容をR4レジス
タにセットする。本実施例によれば以上の２つの命令を
シリアライズして実行することができる。 64ビット命令データバス622の左側でフェッチされたL
D命令は第１命令レジスタ641にセットされ、同時に64ビ
ット命令データバス622の右側でフェッチされたLD命令
は第２命令レジスタ642にセットされる。第１命令デコ
ーダ644は第１命令レジスタ641のOPコードフィールド32
1を解読してメモリ操作命令（LD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド326を解読してメモリ操作命令（LD命
令）であることを検出する。 並列動作制御ユニット646は上記第１及び第２の命令
デコーダ644、645のデコード結果より、上記２つの命令
は並列に実行できる種類の命令でないことが判る。 本実施例によれば以上の判定により、並列動作制御ユ
ニット646は同一サイクルでの２命令の実行を抑止す
る。 本実施例では第４図の説明のところで述べたように、
LD命令は１サイクル目にアドレスを計算し、２サイクル
目に実際のメモリアクセスを行い、３サイクル目に結果
をデスティネーションレジスタにセットする。 そこで、上記２つの命令の実行手順をサイクルごとに
以下説明する。 まず第１のサイクルでは、左側のLD命令の動作とし
て、第１命令レジスタ641の第１ソースフィールド323に
従って、R1レジスタの内容を読み出し、また、第２ソー
スフィールド324の16ビットイミディエイトデータを32
ビット長に符号拡張したものとを加算した値を演算器65
1で求め、この値をMAR653にセットする。なお、演算器6
51は、第１命令レジスタ641のOPコード321を解読する第
１デコーダ644によって制御される。 第２のサイクルでは、左側のLD命令の動作として、MA
R653をアドレスとするメモリの内容をMDR654に読み出
す。また、右側のLD命令の動作として、第２命令レジス
タ642の第２ソースフィールド329の16ビットイミディエ
イトデータを32ビット長に符号拡張したものと第２命令
レジスタ642の第１ソースフィールド328によって指定さ
れたR5レジスタとを加算した値を演算器652で求め、こ
の値をMAR653にセットする。なお、演算器652は、第２
命令レジスタ642のOPコード151を解読する第２デコーダ
645によって制御される。 第３のサイクルでは、左側のLD命令の動作として、MD
R654の読み出しデータを第１命令レジスタ641のデステ
ィネーションフィールド322で示されるR3レジスタにセ
ットする。また、右側のLD命令の動作として、MAR653を
アドレスとするデータメモリ630の内容をMDR654に読み
出す。 第４のサイクルでは、右側のLD命令の動作として、MD
R654の読み出しデータを第２命令レジスタ642のデステ
ィネーションフィールド327で示されるレジスタR4にセ
ットする。 以上の様に、メモリ操作命令が２つ同時にフェッチさ
れた場合でも、本実施例によれば、これを検出し、シリ
アライズして正常に動作することができる。 なお上記の例では、左側のLD命令のデスティネーショ
ンレジスタが右側のLD命令のソースレジスタに一致して
いない場合について説明したが、もし一致している場合
は、比較器131によって、これ（レジスタの一致、レジ
スタコンフリクト）を検出できるので、左側のLD命令の
ディレイスロットを考慮して、並列動作制御ユニット64
6は１サイクルのウェイトを右側のLD命令のレジスタ読
み出しを開始する前に挿入する。 しかし、上記のように、１サイクルのウェイトを挿入
しても、右側のLD命令のためのソースレジスタの読み出
しは、左側のLD命令のデータメモリ630のアクセスと同
時に行われるので、未だ左側のLD命令のソースレジスタ
には右側のLD命令の実行結果が格納されていない。そこ
で、第６図（ａ）と同様に直前の命令がLD命令で比較器
131によりレジスタ番号が一致した場合は、レジスタフ
ァイル650からの読み出しの代わりに、データメモリ630
からの読み出しデータをMDR654にセットするのと同時に
演算器652の入力レジスタ657にセットするバイパス手段
（図示せず）を有するのが望ましい。 メモリ操作命令の結果を使う数値演算命令 第１図の実施例で説明したように、第１図において第
１の命令実行ユニット651は数値演算命令と分岐命令用
に限定し、第２の命令実行ユニット652は数値演算命令
とメモリ操作命令用に限定されているとする。 この機能限定に関する前提に反して、メモリ操作命令
と数値演算命令とが第１命令レジスタ641と第２命令レ
ジスタ642とにセットされたとする。 この２つの命令は、並列に実行されることはできず、
シリアルに実行する必要がある。 第６図（ｃ）はメモリ操作命令の結果を使って数値演
算命令を実行するときの動作を示す図である。LD命令が
64ビット命令データバス622の左側でフェッチされ、OR
命令が64ビット命令データバス622の右側でフェッチさ
れた場合である。LD命令でR1レジスタの内容とイミディ
エイトデータを加算した値をアドレスとするデータメモ
リ630の内容をレジスタR3に格納し、OR命令でレジスタR
5とレジスタR3との論理和を求め、これをレジスタR4に
セットする。本実施例によれば以上の２つの命令をシリ
アライズして実行することができる。 64ビット命令データバス622の左側でフェッチされたL
D命令は第１命令レジスタ641にセットされ、同時に64ビ
ット命令データバス622の右側でフェッチされたOR命令
は第２命令レジスタ642にセットされる。第１命令デコ
ーダ644は第１命令レジスタ641のOPコードフィールド33
1を解読してメモリ操作命令（LD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド336を解読して数値演算命令（OR命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果より、上記２つの命
令は並列に実行できる種類の命令ではないことが判る。 また更に、比較器131は第１命令レジスタ641のデステ
ィネーションフィールド332と第２命令レジスタ642の第
１ソースフィールド338を比較して、一致していないこ
とを検出する。比較器132は第１命令レジスタ641のデス
ティネーションフィールド332と第２命令レジスタ642の
第２ソースフィールド339を比較して、一致しているこ
とを検出する。本実施例では第４図の説明のところで述
べたように、LD命令の結果は次々サイクルで有効とな
る。従って、LD命令の結果を次の命令で使おうとする
と、並列動作制御ユニット646は次の命令のレジスタ読
み出しの前に１サイクルのウェイトを挿入して、次の命
令を起動する。 本実施例によれば以上の判定により並列動作制御ユニ
ット646は、同一サイクルでの２命令の実行を抑止す
る。 上記２つの命令の実行手順をサイクルごとに以下説明
する。 まず第１のサイクルでは、LD命令の動作として、第１
命令レジスタ641の第１ソースフィールド333に従って、
R1レジスタの内容を入力レジスタ655へ読み出し、ま
た、第２ソースフィールド334の16ビットイミディエイ
トデータを32ビット長に符号拡張したものを入力レジス
タ656へセットする。 第２のサイクルでは演算器651でメモリアドレス求
め、この値をMAR653にセットする。なお、演算器651
は、第１命令レジスタ641のOPコード331を解読する第１
デコーダ644によって制御される。なお、このサイクル
では新たな命令（ここではOR命令）の実行は開始され
ず、１サイクルのウェイトとなる。 第３のサイクルでは、LD命令の動作として、MAR653を
アドレスとするデータメモリ630の内容をMDR654に読み
出す。 また、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド338に従って、R5レジスタの内容
を入力レジスタ657へ読み出し、また、第２命令レジス
タ642の第２ソースフィールド339に従って、R3レジスタ
の内容を入力レジスタ658へ読み出す。尚、R3レジスタ
の正しい内容は、次のサイクルにてLD命令が更新するこ
とになっている。そこで、第６図（ａ）の実施例と同様
に直前の命令がLD命令で比較器132によりレジスタ番号
が一致した場合は、レジスタファイル650からの読み出
しの代わりに、データメモリ630からの読み出しデータ
をMDR654に書き込むのと同時に演算器652のＢ側入力レ
ジスタ658へバイパスする機能を有する。 第４のサイクルでは、LD命令の動作として、MDR654の
読み出しデータを第１命令レジスタ641のデスティネー
ションフィールド332で示されるレジスタR3にセットす
る。 また、OR命令の動作として、２つのデータの論理和を
演算器652で求める。尚、演算器652は、第２命令レジス
タ642のOPコード336を解読する第２デコーダ645によっ
て制御される。 第５のサイクルでは、OR命令の結果をデスティネーシ
ョンフィールド337で示されるレジスタR4へ格納する。 以上の様に、メモリ操作命令の結果を使う命令がメモ
リ操作命令と同時にフェッチされた場合でも、本実施例
によれば、これを検出し、シリアライズして正常に動作
することができる。 数値演算命令の結果を使う分岐命令 第１図の実施例で説明したように、第１図において第
１の命令実行ユニット651は数値演算命令と分岐命令用
に限定し、第２の命令実行ユニット652は数値演算命令
とメモリ操作命令用に限定されているとする。 この機能限定に関する前提に反して、数値演算命令と
分岐命令とが第１命令レジスタ641と第２命令レジスタ6
42とにセットされたとする。 この２つの命令は、並列に実行されることはできず、
シリアルに実行する必要がある。 第６図（ｄ）は数値演算命令の結果が、分岐命令の分
岐先アドレスである場合の動作を示す図である。 ADD命令が64ビット命令データバス622の左側でフェッ
チされ、JUMP命令が右側でフェッチされた場合である。 ADD命令でレジスタR1の内容とレジスタR2の内容を加
算し、レジスタR3に格納し、JUMP命令でレジスタR3で示
されるアドレスへ分岐する。 本実施例によれば以上の２つの命令のレジスタのコン
フリクトを検出でき、１サイクルでの並列実行を抑止す
ることができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたJUMP
命令は第２命令レジスタ642にセットされる。第１命令
デコーダ644は第１命令レジスタ641のOPコードフィール
ド341を解読して数値演算命令（ADD命令）であることを
検出し、第２命令デコーダ645は第２命令レジスタ642の
OPコードフィールド346を解読して分岐命令（JUMP命
令）であることを検出する。 並列動作制御ユニット646は、上記第１及び第２の命
令デコーダ644、645のデコード結果より、上記２つの命
令は並列に実行できる種類の命令でないことが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド342と第２命令レジスタ642の第１ソ
ースフィールド348を比較して、一致していることを検
出する。従って、並列動作制御ユニット646はこれら２
つの命令を同じサイクルで並列に実行することはできな
いと判断し、これらの命令をシリアルに実行する。 つまり、まず初めに、ADD命令の動作として、第１命
令レジスタ641の第１ソースフィールド343に従って、レ
ジスタR1の内容を読み出し、また、第２ソースフィール
ド344に従って、レジスタR2の内容を読み出す。これら
２つのデータの和を演算器651で求め、その結果をデス
ティネーションフィールド342で示されるレジスタR3へ
格納する。尚、演算器651は、第１命令レジスタ641のOP
コード341を解読する第１デコーダ644によって制御され
る。 次に、JUMP命令の動作について説明する。本実施例で
は通常、分岐命令は第１命令レジスタ641にセットされ
て実行されることになっている。そこで、上記のADD命
令を実行した次のサイクルで、並列動作制御ユニット64
6は第２命令レジスタ642の内容（JUMP命令）を第１命令
レジスタ641に転送して、JUMP命令の実行を開始する。
つまり、第１命令レジスタ641の第１ソースフィールド3
43′（図示せず）に従って、R3レジスタの内容を読み出
し、その結果を分岐先アドレスとして、以降の命令フェ
ッチを行う。 一方、比較器131はADD命令の実行に先立ち第１命令レ
ジスタ641のデスティネーションフィールド342と第２命
令レジスタ642の第１ソースフィールド348を比較して、
一致していることを検出する。従って、第４図に示した
ように、レジスタR3の内容はJUMP命令のためのレジスタ
読み出しを行う時点では、ADD命令の結果は格納されて
いない。 そこで、第６図（ａ）と同様に、比較器131によりレ
ジスタ番号が一致して、かつ右側の命令を左側の命令レ
ジスタ641へ転送する場合、レジスタファイル650からの
読み出しの代わりに、演算器651の出力を出力レジスタ6
59へセットするのと同時に、演算器651の入力レジスタ6
55へセットするバイパス手段（図示せず）を有する。 以上の様に同時にフェッチされた２つの命令の間でレ
ジスタのコンフリクトがあり、また、分岐命令が通常の
位置でない場合でも、本実施例によれば、コンフリクト
及び命令の位置を検出し正常に動作することができる。 分岐先命令が第２命令レジスタ642にセット 第６図（ｅ）は分岐命令によって64ビット命令バスの
右側の命令に分岐した時の動作を示す図である。OR命令
が64ビット命令データバス622の右側でフェッチされた
場合である。OR命令でR5レジスタとR6レジスタとの論理
和を求め、R4レジスタに格納する。本発明によれば以上
のように、左側の命令を実行してはいけない場合、同じ
サイクルでの２命令実行を抑止することができる。 64ビット命令データバス622の右側でフェッチされたO
R命令は第２命令レジスタ642にセットされる。 並列動作制御ユニット646は、直前の分岐命令で64ビ
ット命令バスの右側に分岐したことを検出すると、第１
命令デコーダ644を抑止し、第１命令レジスタ641にセッ
トされた命令を無視する。第２命令デコーダ645は第２
命令レジスタ642のOPコードフィールド356を解読して数
値演算命令（OR命令）であることを検出する。 並列動作制御ユニット646は、この命令は右側の演算
器652で実行できる命令の種類であることが判るので、
この命令の実行を起動する。 OR命令の動作として、第２命令レジスタ642の第１ソ
ースフィールド358に従って、R5レジスタの内容を読み
出し、また、第２命令レジスタ642の第２ソースフィー
ルド359に従って、R6レジスタの内容を読み出す。これ
ら２つのデータの論理和を演算器652で求め、その結果
をデスティネーションフィールド357で示されるR4レジ
スタへ格納する。なお、演算器652は、第２命令レジス
タ642のOPコード356を解読する第２デコーダ645によっ
て制御される。 以上の様に、分岐命令によって64ビット命令バスの右
側に分岐した場合、左側の命令の実行を抑止することが
できる。 ディレイスロットでの命令実行 第６図（ｆ）は直前に条件付き分岐命令がフェッチさ
れ、その分岐命令の直後の命令がフェッチされた結果、
左側の命令がディレイスロットになっているときの動作
を示す図である。 つまり、本実施例では、分岐命令の分岐条件の成立・
不成立に関係無く左側の命令を無条件に実行する。一
方、右側の命令は、既に説明したように、分岐条件の不
成立の場合に限って実行する。 尚、本実施例では、ADD命令が64ビット命令データバ
ス622の左側でフェッチされ、OR命令が右側でフェッチ
された場合である。ディレイスロットのADD命令でレジ
スタR1の内容とレジスタR2の内容を加算し、レジスタR3
に格納し、条件付き分岐命令の条件が不成立の場合は、
OR命令でレジスタR5とレジスタR6との論理和を求め、レ
ジスタR4に格納する。 従って、本実施例によれば、もし分岐条件が成立して
いたら、右側の命令を抑止し、分岐条件が成立しなかっ
たら以上の２つの命令を同時に実行することができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
361を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド366を解読して数値演算命令（OR命
令）であることを検出する。 並列動作制御ユニット646は上記第１及び第２の命令
デコーダ644、645のデコード結果より、上記２つの命令
は並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド362と第２命令レジスタ642の第１ソ
ースフィールド368を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド362と第２命令レジスタ642の第２
ソースフィールド369を比較して、一致していないこと
を検出する。 従って、並列動作制御ユニット646は直前の分岐命令の
条件が成立していなかったら、これら２つの命令を同じ
サイクルで並列に実行する。また分岐条件が成立してい
たら第２命令デコーダ644を無効化して、右側の命令の
実行を抑止し、左側の命令のみ実行する。 以上の様に同時にフェッチされた２つの命令の内、一
方が分岐命令のディレイスロットになっている場合で
も、本発明によれば、分岐の成立／不成立によって他方
の命令を無効化でき、正常に動作することができる。 直前のLD命令のフェッチ結果を用いる命令 第６図（ｇ）は直前にLD命令があり、そのフェッチ結
果を利用する場合の動作を示す図である。ADD命令が64
ビット命令データバス622の左側でフェッチされ、OR命
令が右側でフェッチされた場合である。直前のLD命令で
レジスタR1にデータメモリ630からデータをセットし、
次のADD命令でレジスタR1の内容とレジスタR2の内容を
加算し、レジスタR3に格納し、OR命令でレジスタR5とレ
ジスタR1との論理和を求め、レジスタR4に格納する。 本実施例では第４図及び第６図（ｂ）、（ｃ）で説明
したように、レジスタR1の内容はLD命令の実行直後のサ
イクルでは有効でない。そこで、直後の命令がレジスタ
コンフリクトの場合は、１サイクルのウェイトを挿入す
ることができる。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
371を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コード376を解読して数値演算命令（OR命令）であるこ
とを検出する。これを受けて、並列動作制御ユニット64
6は上記２つの命令は並列に実行できる種類の命令であ
ることが判る。 一方、比較器133は第１命令レジスタ641の第１ソース
フィールド373とディレイドロードレジスタ647を比較し
て、一致していることを検出する。比較器134は第１命
令レジスタ641の第２ソースフィールド374とディレイド
ロードレジスタ647を比較して、一致していないことを
検出する。 比較器136は、第２命令レジスタ642の第１ソースフィ
ールド378とディレイドロードレジスタ647を比較し、一
致していないことを検出し、比較器135は第２命令レジ
スタ642の第２ソースフィールド379とディレイドロード
レジスタ647を比較し、一致していることを検出する。 従って、並列動作制御ユニット646は、第１命令レジ
スタ641のADD命令及び第２命令レジスタ642のOR命令の
起動の前に１サイクルのウェイトを挿入し、その後、２
つの命令を並列に実行する。尚、ディレイドロードレジ
スタ647はLD命令のデスティネーションレジスタの番号
がセットされることになっている。 以上の様に同時にフェッチされた２つの命令が、直前
のLD命令のメモリ読み出しデータを使用する場合でも、
本実施例によれば、レジスタのコンフリクトを考慮し
て、正常に動作することができる。 尚、上記の例では、左右どちらの命令も直前のLD命令
の結果を使用する例を示したが、どちらも使用しない場
合は、並列動作制御ユニット646は通常のように２つの
演算器651、652を並列実行させる。 また、右側の命令だけがLD命令の結果を使用する場
合、先ず左側の命令を実行し、その間にLD命令が完了す
るので、続いて右側の命令を実行することができる。 さらにまた、左側の命令だけがLD命令の結果を使用す
る場合は、並列動作制御ユニット646を簡単にするた
め、第６図（ｇ）と同様に左右両方の命令をウェイトさ
せるように制御する。 例外処理 第７図（ａ）は２つの数値演算命令を同時に実行中
に、左側の命令で例外が発生した場合の動作を示す図で
ある。 ADD命令が64ビット命令データバス622の左側でフェッ
チされ、OR命令が右側でフェッチされた場合である。AD
D命令でレジスタR1の内容とレジスタR2の内容を加算
し、レジスタR3に格納し、OR命令でレジスタR5とレジス
タR6との論理和を求め、レジスタR4に格納する。上記２
つの命令同時実行において、左側のADD命令で例外が発
生した時、並列動作制御ユニット646は右側のOR命令の
実行結果をレジスタに格納することを抑止し、右側のOR
命令の実行を無効化し、例外発生時の命令の処理状態を
保存する。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたOR命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
711を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド716を解読し数値演算命令（OR命令）
であることを検出する。 これを受けて、並列動作制御ユニット646は上記２つ
の命令は並列に実行できる種類の命令であることが判
る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド712と第２命令レジスタ642の第１ソ
ースフィールド718を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド712と第２命令レジスタ642の第２
ソースフィールド719を比較して、一致していないこと
を検出する。従って、並列動作制御ユニット646はこれ
ら２つの命令を同じサイクルで並列に実行することはで
きると判断し、これらの命令を同時に実行することにな
る。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド713に従って、レジスタR1の内
容を読み出し、また、第２ソースフィールド714に従っ
て、レジスタR2の内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド712で示されるレジスタR3へ格納する。演
算器651は、第１命令レジスタ641のOPコード711を解読
する第１デコーダ644によって制御される。なお、この
演算に際してオーバーフローが発生したとする。 また、OR命令の動作として、第２命令レジスタ642の
第１ソースフィールド718に従って、レジスタR5の内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド719に従って、レジスタR6の内容を読み出
す。これら２つのデータの論理和を演算器652で求め
る。なお、演算器652は、第２命令レジスタ642のOPコー
ド716を解読する第２デコーダ645によって制御される。
並列動作制御ユニット646は、左側の命令（ADD命令）に
おいてオーバーフロー例外が発生したことを検出して、
演算器651の結果をレジスタへ格納することを抑止す
る。 例外が発生した命令のアドレスは以下のように退避さ
れる。 先ず、プログラムメモリ620をアクセスした命令アド
レス621は、プリフェッチ命令アドレスレジスタ701にセ
ットされる。このアドレスはプリフェッチ命令バッファ
640にセットされている命令のアドレスに対応する。次
に、命令がプリフェッチ命令バッファ640から第１命令
レジスタ641及び第２命令レジスタ642に転送されると、
命令のアドレスもプリフェッチ命令アドレスレジスタ70
1から実行命令アドレスレジスタ702にセットされる。こ
こで、実行命令アドレスレジスタ702にセットされてい
るアドレスは第１命令レジスタ641にセットされている
命令のアドレスであり、第２命令レジスタ642にセット
されている命令のアドレスは、実行命令アドレスレジス
タ702の値に４を加算した値である。 従って、上記のように、第１命令レジスタ641の命令
（ADD命令）を実行中に例外が発生したら、並列動作制
御ユニット646は実行命令アドレスレジスタ702の値を例
外命令アドレスレジスタ703にセットする。もし、第２
命令レジスタ642の命令（OR命令）を実行中に例外が発
生したら、並列動作制御ユニット646は実行命令アドレ
スレジスタ702の値に４を加算して、その値を例外命令
アドレスレジスタ703にセットする。 例外が発生すると、本実施例では、例外を発生した命
令のアドレスを退避し、プロセッサは、予め決められた
例外処理ルーチンを実行する。この例外処理ルーチンの
先頭アドレスは、予め決められたものであり、プロセッ
サ内のROM705から読み出した値である。このアドレスを
もとに命令プリフェッチを行なう。 例外処理ルーチンはユーザが作成するものなので、各
ユーザによって色々な処理を行っている。例を１つ挙げ
ると、例えば例外発生アドレス及び例外発生の要因をユ
ーザへ表示する一方、そのプログラムの実行を中止し
て、他のプログラムを実行させるものがある。第７図
（ａ）の場合では、例外発生アドレスとしてEXPC703の
値を表示し、例外要因として算術オーバーフローであっ
たことを表示する。 以上の様に同時に実行していた２つの命令の一方で例
外が発生しても、本発明によれば、例外発生時の命令ア
ドレス、及び、その処理状態を保存しておくことができ
る。 第７図（ｂ）は２つの命令を同時に実行中に、右側の
命令で例外が発生した場合の動作を示す図である。ADD
命令が64ビット命令データバス622の左側でフェッチさ
れ、LD命令が右側でフェッチされた場合である。ADD命
令でR1レジスタの内容とR2レジスタの内容を加算し、R3
レジスタに格納し、LD命令でR5レジスタと16ビットイミ
ディエイトとの和をアドレスとするメモリの内容をフェ
ッチし、R4レジスタに格納する。本実施例によれば上記
の２つの命令同時実行において、右側のLD命令で例外が
発生した時、並列動作制御ユニット646は左側のADD命令
の処理を完了した後、例外発生時の命令の処理状態を保
存する。 64ビット命令データバス622の左側でフェッチされたA
DD命令は第１命令レジスタ641にセットされ、同時に64
ビット命令データバス622の右側でフェッチされたLD命
令は第２命令レジスタ642にセットされる。第１命令デ
コーダ644は第１命令レジスタ641のOPコードフィールド
721を解読して数値演算命令（ADD命令）であることを検
出し、第２命令デコーダ645は第２命令レジスタ642のOP
コードフィールド726を解読してメモリ操作命令（LD命
令）であることを検出する。 これを受けて並列動作制御ユニット646は上記２つの
命令は並列に実行できる種類の命令であることが判る。 また、比較器131は第１命令レジスタ641のデスティネ
ーションフィールド722と第２命令レジスタ642の第１ソ
ースフィールド728を比較して、一致していないことを
検出する。比較器132は第１命令レジスタ641のデスティ
ネーションフィールド722と第２命令レジスタ642の第２
ソースフィールド729を比較して、一致していないこと
を検出する。従って、並列動作制御ユニット646はこれ
ら２つの命令を同じサイクルで並列に実行することはで
きると判断し、これらの命令を同時に実行することにな
る。 つまり、ADD命令の動作として、第１命令レジスタ641
の第１ソースフィールド723に従って、レジスタR1の内
容を読み出し、また、第２ソースフィールド724に従っ
て、レジスタR2の内容を読み出す。これら２つのデータ
の和を演算器651で求め、その結果をデスティネーショ
ンフィールド722で示されるレジスタR3へ格納する。演
算器651は、第１命令レジスタ641のOPコード721を解読
する第１デコーダ644によって制御される。 また、LD命令の動作として、第２命令レジスタ642の
第１ソースフィールド728に従って、レジスタR5の内容
を読み出し、また、第２命令レジスタ642の第２ソース
フィールド729のイミディエイトデータを32ビットに符
号拡張する。これら２つのデータの論理和を、第２命令
レジスタ642のOPコード726を解読する第２デコーダ645
によって制御される演算器652で求め、これをアドレス
として、データメモリ630をアクセスする。この例では
この時、データメモリ630において何らかのエラー、例
えばバスエラーが発生したとする。 例外が発生した命令のアドレスは以下のように退避さ
れる。 第２命令レジスタ642の命令（LD命令）を実行中に例
外が発生したので、並列動作制御ユニット646は実行命
令アドレスレジスタ702の値に４を加算して、その値を
例外命令アドレスレジスタ703にセットする。尚、ここ
で、実行命令アドレスレジスタ702の値に４を加算する
と述べたが、実際には、実行命令アドレスレジスタ702
の値は８の倍数になっているので、右から３ビット目を
０から１にするだけで良い。つまり、桁上がりが発生す
るような演算をする必要はない。 また、プロセッサは、ROM705から読み出した値をアド
レスとして命令プリフェッチを行ない、予め決められた
例外処理ルーチンを実行する。 例外処理ルーチンの内容は、第７図（ａ）の場合と同
様に、例えば、例外発生アドレスとしてEXPC703の値を
表示し、例外要因としてデータバスアクセスエラー（例
えば、バスエラー等）であったことを表示する。 以上の様に同様に実行していた２つの命令の一方で例
外が発生しても、本実施例によれば、例外発生時の命令
アドレス、及び、その処理状態を保存しておくことがで
きる。 また、以上のように本実施例では、第１命令レジスタ
641及び第２命令レジスタ642の２つの命令のアドレスを
１つのレジスタ702に保持できるので、第１命令レジス
タ641及び第２命令レジスタ642の２つの命令のアドレス
を別々のレジスタに保持する場合に比べて、レジスタの
節約になる。 以上説明してきた本実施例によれば、各命令のフォー
マットが限定されているため、命令の解読が容易にで
き、命令デコーダを２重に搭載しても、回路規模はそれ
ほど増大することはない。 また、本実施例によれば、イミディエイトデータを操
作する命令のOPコードはレジスタを操作する命令のOPコ
ードと左端の１ビットだけが違うだけなので、演算器の
制御信号などの生成するための命令解読がどちらの命令
でも共通化でき命令デコーダの簡略化が可能である。 また、イミディエイトデータを操作するか否かはOPコ
ードの左端の１ビットだけ判断できるので、イミディエ
イトデータ生成回路の制御信号などの生成するための命
令デコーダの簡略化が可能である。 ［発明の効果］ 以上述べてきたように本発明によれば、命令の前後の
依存関係を考慮しながら、２つの命令を同時に実行する
命令制御方式を容易に実現できる。 従って、ピーク時には従来方式の２倍の処理性能を持
つデータ処理装置を容易に実現することができる。 また、本発明によれば、データ幅の広いバスを用いて
１サイクルでフェッチした２つの命令を同時に実行でき
るので、パイプラインステージ間の負荷に均一にでき、
ハードウエア回路の有効利用が可能になる。 特に、本発明によれば、並列に命令を実行する命令実
行回路において、各命令実行回路毎に実行する命令の種
類を限定しているので、それぞれの命令実行回路の回路
規模を小さくすることができる。 また、本実施例では、分岐命令の次にある命令が分岐
命令と同時に実行できる場合には、分岐命令と同時に実
行してしまい、ディレイスロットでは他の命令の同時実
行を抑止しているので、従来のプログラムをそのまま実
行しても、悪影響を与えることなく、互換性を維持する
ことができる。
第１図は本発明の一実施例であるデータ・プロセッサの
システム構成を示すブロック図、 第２図は第１図のデータ・プロセッサのための命令フォ
ーマットを示す図、 第３図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行した時の命令制御方式を示す図、 第４図は第１図のデータ・プロセッサのパイプライン処
理の様子を示す図、 第５図は第１図のデータ・プロセッサの命令コードの割
り付けを示す図、 第６図は第１図のデータ・プロセッサにおいて命令をシ
リアルに実行する時の命令制御方式を示す図、 第７図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行している時に例外が発生したときの処理
方式を示す図である。 610:プロセッサ、620:プログラムメモリ、630:データメ
モリ、640:プリフェッチバッファ、641、642:命令レジ
スタ、644、645:命令デコーダ、650:レジスタファイ
ル、651、652:演算器、131、132、133、134:レジスタ番
号比較器、701、702、703:命令アドレスレジスタ。
システム構成を示すブロック図、 第２図は第１図のデータ・プロセッサのための命令フォ
ーマットを示す図、 第３図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行した時の命令制御方式を示す図、 第４図は第１図のデータ・プロセッサのパイプライン処
理の様子を示す図、 第５図は第１図のデータ・プロセッサの命令コードの割
り付けを示す図、 第６図は第１図のデータ・プロセッサにおいて命令をシ
リアルに実行する時の命令制御方式を示す図、 第７図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行している時に例外が発生したときの処理
方式を示す図である。 610:プロセッサ、620:プログラムメモリ、630:データメ
モリ、640:プリフェッチバッファ、641、642:命令レジ
スタ、644、645:命令デコーダ、650:レジスタファイ
ル、651、652:演算器、131、132、133、134:レジスタ番
号比較器、701、702、703:命令アドレスレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下東 勝博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (9)
- 【請求項１】分岐命令に続く第１命令および第２命令を
並列に実行でき、該第１命令はディレイスロット命令で
あるデータプロセッサであって、 デスティネーションフィールドを含む第１ディレイスロ
ット命令と、ソースフィールドを含む該第１ディレイス
ロット命令に続く第２命令とを、メモリからフェッチ
し、該第１ディレイスロット命令と該第２命令とを並列
に出力する命令フェッチユニットと、 該命令フェッチユニットから出力された該第１ディレイ
スロット命令が供給され、該第１ディレイスロット命令
をデコードし、デコードされた第１結果を出力する第１
命令デコーダと、 該命令フェッチユニットから出力された該第２命令が供
給され、該第２命令をデコードし、デコードされた第２
結果を出力する第２命令デコーダと、 該第１命令デコーダのデコード結果である該第１結果に
従って制御される第１命令実行ユニットと、 該第２命令デコーダのデコード結果である該第２結果に
従って制御される第２命令実行ユニットと、 該命令フェッチユニットから出力された該第１ディレイ
スロット命令のデスティネーションフィールドのデータ
と該命令フェッチユニットから出力された該第２命令の
ソースフィールドのデータとを比較し、該命令フェッチ
ユニットから出力された該第１ディレイスロット命令の
デスティネーションフィールドのデータと該命令フェッ
チユニットから出力された該第２命令のソースフィール
ドのデータとが一致した場合に、出力を発生する比較器
と、 および、 該第１命令デコーダと、該第２命令デコーダと、該第１
命令実行ユニットと、該第２命令実行ユニットと、およ
び、該比較器とに接続され、該分岐命令の成立に応じて
並列演算禁止信号を発生し、 該分岐命令が成立した場合に、該第２命令実行ユニット
の該第２命令の実行を禁止するために該第２命令デコー
ダの該第２命令のデコード結果を無効にし、 該分岐命令が不成立で、また、該比較器からの該出力が
無い場合に、該並列実行禁止信号が無いことに従って、
該第１命令実行ユニットでの該第１ディレイスロット命
令と該第２命令実行ユニットの第２命令とを並列実行す
るために、該第１命令デコーダの該第１ディレイスロッ
ト命令のデコード結果と該第２命令デコーダの該第２命
令のデコード結果とを有効にする並列実行制御ユニット
とを有することを特徴とするデータプロセッサ。 - 【請求項２】複数のレジスタを有し、 ここで、該第１ディレイスロット命令のデスティネーシ
ョンフィールドのデータによって指示されたレジスタが
該第２命令のソースフィールドのデータによって指示さ
れたレジスタと一致したとき、該比較器の出力が、該第
１および第２命令実行ユニットでの該該第１ディレイス
ロット命令と該第２命令の並列実行を禁止することを特
徴とする請求項１記載のデータプロセッサ。 - 【請求項３】該第１ディレイスロット命令と該第２命令
の命令長が固定長であり、該データプロセッサが縮小命
令セットコンピュータであることを特徴とする請求項１
記載のデータプロセッサ。 - 【請求項４】該第１ディレイスロット命令と該第２命令
の命令長が固定長であり、該データプロセッサが縮小命
令セットコンピュータであることを特徴とする請求項２
記載のデータプロセッサ。 - 【請求項５】該メモリは、主記憶およびキャッシュメモ
リであることを特徴とする請求項１記載のデータプロセ
ッサ。 - 【請求項６】該メモリは、主記憶およびキャッシュメモ
リであることを特徴とする請求項２記載のデータプロセ
ッサ。 - 【請求項７】該メモリは、主記憶およびキャッシュメモ
リであることを特徴とする請求項３記載のデータプロセ
ッサ。 - 【請求項８】該メモリは、主記憶およびキャッシュメモ
リであることを特徴とする請求項４記載のデータプロセ
ッサ。 - 【請求項９】該並列演算実行ユニットは、該分岐命令が
不成立の場合に、該第２命令実行ユニットでの第２命令
と該第１命令実行ユニットでの該第１命令とを並列に実
行するために、該第２命令デコーダの第２命令のデコー
ド結果を有効とする手段を有することを特徴とする請求
項１記載のデータプロセッサ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214260A JP2834292B2 (ja) | 1990-08-15 | 1990-08-15 | データ・プロセッサ |
| US07/727,581 US5381531A (en) | 1990-08-15 | 1991-07-09 | Data processor for selective simultaneous execution of a delay slot instruction and a second subsequent instruction the pair following a conditional branch instruction |
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| EP91111770A EP0471191B1 (en) | 1990-08-15 | 1991-07-15 | Data processor capable of simultaneous execution of two instructions |
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Applications Claiming Priority (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH0496825A JPH0496825A (ja) | 1992-03-30 |
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Family Applications (1)
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|---|---|---|---|
| JP2214260A Expired - Lifetime JP2834292B2 (ja) | 1990-08-15 | 1990-08-15 | データ・プロセッサ |
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-
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