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JP2830308B2 - 情報処理装置 - Google Patents

情報処理装置

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Publication number
JP2830308B2
JP2830308B2 JP2046084A JP4608490A JP2830308B2 JP 2830308 B2 JP2830308 B2 JP 2830308B2 JP 2046084 A JP2046084 A JP 2046084A JP 4608490 A JP4608490 A JP 4608490A JP 2830308 B2 JP2830308 B2 JP 2830308B2
Authority
JP
Japan
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data
address
eeprom
error
information processing
Prior art date
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JP2046084A
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俊秀 坪井
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to EP91102812A priority patent/EP0448970B1/en
Priority to DE69126057T priority patent/DE69126057T2/de
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Priority to US08/123,693 priority patent/US5432802A/en
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Detection And Correction Of Errors (AREA)
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  • Memory System (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に誤り検出訂正（EC
C）回路を具備した電気的に消去可能なプログラマブル
ロム（EEPROM）を有する情報処理装置に関する。
〔従来の技術〕
一般に、情報処理装置に搭載されるEEPROMは消去・書
込を繰り返すことによりメモリセルが破壊されて、デー
タが失われるという欠点を有している。これに対する対
策としてECC回路を有するEEPROMが作られている。このE
CC回路は、例えば、８ビットのデータに４ビットの冗長
データを付加したハミングコードを取扱う。この例で
は、本来の８ビットのデータと４ビットの冗長データと
の合計12ビットのうち１ビットに対応するメモリセルが
破壊されても元の８ビットデータを復元できる。この様
にしてECC回路をもつEEPROMを搭載する情報処理装置は
高い信頼性を得ている。
〔発明が解決しようとする課題〕
しかしながら上述したECC回路を有するEEPROMを搭載
した情報処理装置でもECC回路が訂正し得るビット数以
上のセルが破壊された場合には正しいデータを復元でき
ない。例えば、８ビットのデータに４ビットの冗長デー
タを付加したハミングコードの場合、合計12ビットのう
ちの２ビットが破壊されると正しいデータは復元されな
い。
このメモリビットの破壊はデータの消去・書込の繰り
返しにともなって徐々に進行するものである。
従来のECC回路を有するEEPROMを搭載した情報処理装
置では仮に１ビットの破壊が生じ、ECC回路により正し
いデータが得られている時でも、メモリセルの一部にす
でに破壊が生じていることを検知できないので、更に破
壊が進行し、正しいデータが得られなくなって初めてEE
PROMの異常が知れ、情報処理装置全体の誤動作につなが
るという問題点が有る。
これは非常に多い回数、データの消去・書込が行なわ
れる場合に特に問題となる。
〔課題を解決するための手段〕
本願発明の情報処理装置は、データを書き込み消去可
能なプログラマブルメモリアレイ部と、前記プログラマ
ブルメモリアレイをアクセスするアドレスを格納してい
るアドレステーブルと、前記アドレステーブル内のアド
レスに基づき前記プログラマブルメモリアレイ内のデー
タを読み出す手段と、前記読み出し手段により読み出さ
れた前記データのビット構成の誤りを検出する誤り検出
訂正回路とを備えた情報処理装置であって、 前記アドレステーブル内のアドレスに基づき前記プロ
グラムメモリアレイにデータを書き込む毎に、前記書き
込みに先立ち前記アドレステーブル内のアドレスに基づ
き前記プログラムメモリアレイのデータを読み出し、前
記誤り検出訂正回路が誤りを検出した場合には前記アド
レステーブルのアドレスを更新し、誤りを検出しない場
合にはアドレスを更新しないで、前記プログラマブルメ
モリアレイの書き込みを行う制御手段を有することを特
徴とする。
したがって、本発明ではECC回路により正しいデータ
が復元できる場合であっても、メモリセルの全ビットが
正常であるか否かを知ることができる。
〔実施例〕
次に本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第１実施例を示すブロック図であ
る。図中、１が本実施例に特有の論理和回路を示し、２
はEEPROMセルアレイ、３はセレクタ、５はシンドローム
発生回路、７は誤りベクトル発生回路、９はエラー訂正
回路である。
この第１実施例の動作は次の通りである。EEPROMから
データを読み出すには、まずセレクタ３によりEEPROMセ
ルアレイ２中の読み出すべきアドレスに対応するセルが
選択され、本来のデータの同じビット数をもつ主データ
14及び冗長データ４が出力される。これら出力されたデ
ータはシンドローム発生回路５に入力される。シンドロ
ーム発生回路５は入力された主データ14及び冗長データ
４に基づき、シンドローム６を発生する。このとき選択
されたセルがすべて正常で、主データ14及び冗長データ
４が全く損なわれていなければ、シンドローム６は全て
「０」となる。このシンドローム６は誤りベクトル発生
回路７へ入力され、誤りベクトル発生回路７でシンドロ
ーム６が解読され主データ14及び冗長データ４のどのビ
ットに誤りが有るかを示す誤りベクトル８が生成され
る。この時主データ14中に誤りが存在する場合にはエラ
ー訂正回路９で主データ14の誤りを訂正して正しいデー
タ10が出力される。これらの動作と同時にシンドローム
６は論理和回路１に入力される。この時主データ14また
は冗長データ４に誤りが有る場合はシンドローム６は少
なくとも１ビットが「１」となるので論理和回路１の出
力すなわち誤り訂正実行信号11は「１」となる。
第１実施例のEEPROMを搭載した情報処理装置では、非
常に多い回数、データの消去書込が行なわれる装置で
も、以下の様にして高い信頼性を得ることができる。第
２図〜第４図は、情報処理装置のソフトウェアのフロー
チャートの例、第５図，第６図はその時のEEPROMのメモ
リマッピングの例を示したものである。
はじめに、装置を使用し始める時の動作を説明する。
この時はまだEEPROMに損傷は無いものとし、高い信頼性
を要するデータA,データＢがあるとする。
まず、第５図の様にEEPROM上にデータA,データＢの記
憶領域を予備領域も含めて確保する。第５図の例ではEE
PROM上のアドレス100がデータＡの初期アドレス、101〜
103がデータＡの予備領域であり、アドレス104がデータ
Ｂの初期アドレス、105〜107がデータＢの予備領域であ
る。さらに、同じくEEPROM上にデータA,データＢが記憶
されるEEPROM上のアドレスを記憶するテーブルを作る。
第５図の例ではデータＡのアドレスをアドレス200に、
データＢのアドレスをアドレス201に記憶する。
装置を使用し始める時の手順を第２図に示してある。
まずデータＡの初期アドレス100をテーブル200に書き込
む。その上でアドレス100にデータＡの値を書き込む。
データＢについても同様である。
データの書込は以下の手順で行なう。
第３図が書込手順のフローチャートを示したものであ
る。データＡの書込を行なうには、まず、EEPROM上のテ
ーブル200を参照し、データＡが記憶されているアドレ
スを知り、そのアドレスから以前のデータＡを読み出
す。次にこの読み出し時に誤り訂正が行なわれたかどう
かを調べ、誤り訂正が行なわれていたら、そのアドレス
にはこわれたビットが存在するということであるから、
テーブル200に記憶されているアドレスを＋１する。そ
の後、テーブル200に記憶されているアドレスに新しい
データＡの値を書き込む。
現在の技術ではEEPROMの同一アドレスに対して数十万
回の書換えが可能である。仮に、テーブル200にデータ
Ａのアドレスの値100が記憶されていて、EEPROMのアド
レス100に対して数十万回の書換えを行ない、１つのビ
ットに故障が生じた時、以上の書込手順を行なえば次の
様になる。
まず、EEPROM上のテーブル200を読むとデータＡのア
ドレスの値100が読まれる。続いてアドレス100から以前
のデータＡの値を読み出す。そうするとアドレス100の
１つのビットはこわれている為、後り訂正信号が出力さ
れ、テーブル200に記憶されているアドレスの値は＋１
されて101となる。この後、テーブルに記憶されている
アドレス101に新しいデータＡが書き込まれる。この時
のEEPROM上の記憶領域の様子を第６図に示す。アドレス
が100から101に変更された時点ではアドレス101はまだ
データの書換えが行なわれていないから、データＡはさ
らに数十万回の書換えが可能である。
データの読み出しは以下の手順で行なう。ここでは例
としてEEPROMからデータを読みだし、表示器で表示する
場合を説明する。
第４図が読み出し手順のフローチャートを示したもの
である。データＡの読み出しを行なうには、まず、EEPR
OM上のテーブル200を参照し、データＡが記憶されてい
るアドレスを知り、そのアドレスからデータＡを読み出
す。次にこの読み出し時に誤り訂正が行なわれたかどう
かを調べ、誤り訂正が行なわれていたら、テーブル200
に記憶されているアドレスを＋１する。その後、＋１さ
れたアドレスに今読み出されたデータＡの値を書き込
む。第３図，第４図の手順では一つのアドレスに１ビッ
トの故障が発生した時点でそのアドレスの使用をやめて
おり、かつ同一のアドレスに同時に２ビットの故障が発
生する可能性は極めて小さく無視できる為、読み出され
たデータが誤り訂正を行なわれたものであってもデータ
は正しく、＋１されたアドレスに書き込まれたデータは
有効である。
仮に、テーブル200にデータＡのアドレスの値100が記
憶されていて、アドレス100の１ビットが故障していた
時に読み出しを行なえば次の様になる。
まず、EEPROM上のテーブル200を読むとデータＡのア
ドレスの値100が読まれる。続いてアドレス100からデー
タＡの値を読み出す。そうするとアドレス100の１つの
ビットはこわれている為、誤り訂正信号が出力され、テ
ーブル200に記憶されているアドレスの値は＋１されて1
01となる。この後、＋１されたアドレス101に今読み出
されたデータＡが書き込まれる。
読み出されたデータＡの値は表示器へ転送され、表示
される。
第７図に第３図，第４図の手順をハードウェアで処理
する様にした実施例のブロック図の例を示す。第７図中
の21が本発明にかかわるデータ記憶用のEEPROM、22がデ
ータ用EEPROM21に記憶されているデータのアドレスを記
憶するテーブル用のEEPROMである。
以下、第５図の様にデータ用EEPROM21,テーブル用EEP
ROM22が設定されているとしてデータＡの読み出し，書
込時の動作を説明する。
データの書込は次の様に行なわれる。
データＡの書込を行なうには、まず、データＡが記憶
されているアドレスを記憶しているテーブルのアドレス
200をアドレスラッチ23に与え、書き込むべき新しいデ
ータＡの値をデータラッチ26に与え、制御回路27に書込
であることを指示する。すると制御回路27は、ラッチ28
をクリアし、テーブル読み出し信号31を有効にする。ま
た書込／読み出し信号35を書込を示すように有効にす
る。テーブル読み出し信号31が有効になることによっ
て、テーブル用EEPROM22からデータＡが記憶されている
アドレス100が出力され、アドレスラッチ24に取込まれ
る。アドレスラッチ24に取込まれたアドレス100は、ラ
ッチ28がクリアされているから、加算されずにそのまま
データ用EEPROM21にアドレスとして与えられる。次に制
御回路27はデータ読み出し信号36を有効する。データ読
み出し信号36が有効になることによって、データ用EEPR
OM21のアドレス100からデータが読み出される。この時
誤り訂正が行なわれていれば誤り訂正実行信号30は有効
であり、ラッチ28がセットされる。誤り訂正が行なわれ
ていなければ誤り訂正実行信号30は有効でなく、ラッチ
28はセットされない。この後に制御回路27は書込タイミ
ング信号34を有効する。この時、データラッチ26の内容
はデータ用EEPROM21に書き込むデータとして与えられ、
加算器25の出力はテーブル用EEPROM22に書き込むデータ
として与えられる。
データ用EEPROM21のアドレス100から読み出されたデ
ータの誤り訂正が行なわれたか否かで、ここでの動作は
異なる。
誤り訂正が行なわれていれば、ラッチ28がセットされ
ているから、加算器25はアドレスラッチ24に取込まれて
いるアドレスに＋１した値を出力する。また書込信号3
2,33が有効になる。よってデータ用EEPROM21にはアドレ
ス100に＋１されたアドレス101に、データラッチ26に取
込まれていたデータが書き込まれ、テーブル用EEPROM22
のアドレス200には新しいデータＡのアドレス101が書き
込まれる。誤り訂正が行なわれていなければ、ラッチ28
がセットされていないから、加算器25はアドレスラッチ
24に取込まれているアドレスをそのまま出力する。そし
て書込信号33は書込／読み出し信号35が有効であるため
有効になるが、書込信号32は有効にはならない。よって
データEEPROM21ではアドレス100にデータラッチ26に取
込まれていたデータが書き込まれ、テーブル用EEPROM22
ではデータＡを記憶するアドレスの書換えは行なわれな
い。
データの読み出しは次の様に行なわれる。ここでは例
としてEEPROMからデータを読み出し、表示器で表示する
場合を説明する。
データＡの読み出しを行なうには、まず、データＡが
記憶されているアドレスを記憶しているテーブルのアド
レス200をアドレスラッチ23に与え、制御回路27に読み
出しであることを指示する。すると制御回路27は、ラッ
チ28をクリアし、テーブル読み出し信号31を有効にす
る。また書込／読み出し信号35が読み出しを示すように
無効にする。テーブル読み出し信号31が有効になること
によって、テーブル用EEPROM22からデータ上が記憶され
ているアドレス100が出力され、アドレスラッチ24に取
込まれる。アドレスラッチ24に取込まれたアドレス100
は、ラッチ28がクリアされているから、加算されずにそ
のままデータ用EEPROM21にアドレスとして与えられる。
次に制御回路27はデータ読み出し信号36を有効する。デ
ータ読み出し信号36が有効になることによって、データ
用EEPROM21のアドレス100からデータが読み出され、デ
ータラッチ26に取込まれる。この時誤り訂正が行なわれ
ていれば誤り訂正実行信号30は有効であり、ラッチ28が
セットされる。誤り訂正が行なわれていなければ誤り訂
正実行信号30は有効でなく、ラッチ28はセットされな
い。この後に制御回路27は書込タイミング信号34を有効
する。この時、データラッチ26の内容はデータ用EEPROM
21に書き込むデータとして与えられ、加算器25の出力は
テーブル用EEPROM22に書き込むデータとして与えられ
る。
データ用EEPROM21のアドレス100から読み出されたデ
ータの誤り訂正が行なわれたか否かで、ここでの動作は
異なる。
誤り訂正が行なわれていれば、ラッチ28がセットされ
ているから、加算器25はアドレスラッチ24に取込まれて
いるアドレスに＋１した値を出力する。また書込信号3
2,33が有効になる。よってデータ用EEPROM21にはアドレ
ス100に＋１されたアドレス101に、データラッチ26に取
込まれているデータが書き込まれ、テーブル用EEPROM22
のアドレス200には新しいデータＡのアドレス101が書き
込まれる。データラッチ26に取込まれているデータは誤
り訂正が完了したデータであり正しいものである。
誤り訂正が行なわれていなければ、ラッチ28がセット
されていないから、書込信号32,33は有効にはならな
い。よってテーブル用EEPROM22ではデータＡを記憶する
アドレスの書換えは行なわれず、データ用EEPROM21での
データの再書込も行なわれない。
読み出されたデータＡの値は表示器へ転送され表示さ
れる。
〔発明の効果〕
以上説明したように本発明はEEPROMからデータを読み
出す時に、誤り検出訂正回路が誤りを検出し訂正を行な
った場合に、訂正が行なわれたことを示す信号を出力す
る論理回路を有することにより、EEPROMは正しいデータ
を出力するが、セルの一部には異常があるという状態を
知ることができ、EEPROMを搭載した情報処理装置が、EE
PROMセルの破壊により誤動作に至る前に、使用するEEPR
OMのアドレスの変更、あるいはEEPROMの変換などの保守
を可能ならしめる効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例を示すブロック図、第２図
〜第４図は第１実施例を使用した装置のソフトウェアの
フローチャートの例、第５図，第６図は第２図〜第４図
のフローチャートで示されるソフトウェアでのメモリマ
ッピングの例を示す図、第７図は第２実施例を示すブロ
ック図である。 １……論理和回路、２……EEPROMセルアレイ、３……セ
レクタ、４……冗長データ、５……シンドローム発生回
路、６……シンドローム、７……誤りベクトル発生回
路、８……誤りベクトル、９……エラー訂正回路、10…
…データ、11……誤り訂正実行信号、14……主データ、
21……データ用EEPROM、22……テーブル用EEPROM、23,2
4……アドレスラッチ、25……加算器、26……データラ
ッチ、27……制御回路、28……ラッチ、30……誤り訂正
実行信号、31……テーブル読み出し信号、32,33……書
込信号、34……書込タイミング信号、35……書込／読み
出し信号、36……データ読み出し信号。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】データを書き込み消去可能なプログラマブ
    ルメモリアレイ部と、前記プログラマブルメモリアレイ
    をアクセスするアドレスを格納しているアドレステーブ
    ルと、前記アドレステーブル内のアドレスに基づき前記
    プログラマブルメモリアレイ内のデータを読み出す手段
    と、前記読み出し手段により読み出された前記データの
    ビット構成の誤りを検出する誤り検出訂正回路とを備え
    た情報処理装置であって、 前記アドレステーブル内のアドレスに基づき前記プログ
    ラムメモリアレイにデータを書き込む毎に、前記書き込
    みに先立ち前記アドレステーブル内のアドレスに基づき
    前記プログラムメモリアレイのデータを読み出し、前記
    誤り検出訂正回路が誤りを検出した場合には前記アドレ
    ステーブルのアドレスを更新し、誤りを検出しない場合
    にはアドレスを更新しないで、前記プログラマブルメモ
    リアレイの書き込みを行う制御手段を有することを特徴
    とする情報処理装置。
  2. 【請求項２】特許請求の範囲１）項記載の情報処理装置
    であって、 前記制御手段は、さらに、前記アドレステーブル内のア
    ドレスに基づき前記プログラムメモリアレイのデータを
    読み出す際に、前記誤り検出訂正回路が誤りを検出した
    場合には、前記誤り検出訂正回路により訂正したデータ
    を読み出しデータとして出力すると共に、前記アドレス
    テーブルのアドレスを更新し、更新されたアドレスに基
    づき前記プログラムメモリアレイに前記訂正したデータ
    の書き込みを行う制御手段であることを特徴とする情報
    処理装置。
JP2046084A 1990-02-26 1990-02-26 情報処理装置 Expired - Lifetime JP2830308B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2046084A JP2830308B2 (ja) 1990-02-26 1990-02-26 情報処理装置
EP91102812A EP0448970B1 (en) 1990-02-26 1991-02-26 An information processing device having an error check and correction circuit
DE69126057T DE69126057T2 (de) 1990-02-26 1991-02-26 Ein Informationsverarbeitungsgerät mit einer Fehlerprüf- und Korrekturschaltung
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Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2046084A JP2830308B2 (ja) 1990-02-26 1990-02-26 情報処理装置

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Publication Number Publication Date
JPH03248251A JPH03248251A (ja) 1991-11-06
JP2830308B2 true JP2830308B2 (ja) 1998-12-02

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ID=12737123

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EP (1) EP0448970B1 (ja)
JP (1) JP2830308B2 (ja)
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