JP2820187B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に凹凸の程度と疎密により生じる平均高さの
差、即ちグローバル段差を平坦化するためのダミーパタ
ーンを有する半導体装置の製造方法に関する。
に係り、特に凹凸の程度と疎密により生じる平均高さの
差、即ちグローバル段差を平坦化するためのダミーパタ
ーンを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】集積回路の集積度を高めるために単一基
板上に多くの活性素子を形成しなければならない。最初
各素子は互いに絶縁されるべきであるが、回路の所望の
機能を得るためには製造過程で特定素子を電気的に相互
接続する必要がある。ＭＯＳ及びバイポーラＶＬＳＩ及
びＵＬＳＩ装置は前記素子の多くのものの相互接続を図
る多層相互接続構造を有する。
板上に多くの活性素子を形成しなければならない。最初
各素子は互いに絶縁されるべきであるが、回路の所望の
機能を得るためには製造過程で特定素子を電気的に相互
接続する必要がある。ＭＯＳ及びバイポーラＶＬＳＩ及
びＵＬＳＩ装置は前記素子の多くのものの相互接続を図
る多層相互接続構造を有する。
【０００３】このような相互接続構造において、層数が
増加するにつれ、最上層の形状は著しく屈曲を生ずる。
例えば、二つまたはそれ以上の金属層が形成されている
半導体ウェーハを製造する場合、多数の酸化膜、多結晶
シリコン導電層及び第１金属配線層が形成されている半
導体ウェーハに第１層間絶縁膜を形成した後、第２金属
層を積層して、第１金属配線層と接続するためのバイア
を形成する。第１層間絶縁膜の下部構造物が平でないの
で、第１層間絶縁膜の表面が平でない。そうした第１層
間絶縁膜上に第２金属層を直接に形成する場合、第２金
属層は第１層間絶縁膜中の突起及び／またはクラックに
より亀裂し、第１層間絶縁膜上の金属形成が不良にな
る。このような不良が半導体装置の収率を低下させる
が、これを防止するために多層金属接続構造ではバイア
または第２金属層を形成する前に層間絶縁膜の平坦化が
必要である。
増加するにつれ、最上層の形状は著しく屈曲を生ずる。
例えば、二つまたはそれ以上の金属層が形成されている
半導体ウェーハを製造する場合、多数の酸化膜、多結晶
シリコン導電層及び第１金属配線層が形成されている半
導体ウェーハに第１層間絶縁膜を形成した後、第２金属
層を積層して、第１金属配線層と接続するためのバイア
を形成する。第１層間絶縁膜の下部構造物が平でないの
で、第１層間絶縁膜の表面が平でない。そうした第１層
間絶縁膜上に第２金属層を直接に形成する場合、第２金
属層は第１層間絶縁膜中の突起及び／またはクラックに
より亀裂し、第１層間絶縁膜上の金属形成が不良にな
る。このような不良が半導体装置の収率を低下させる
が、これを防止するために多層金属接続構造ではバイア
または第２金属層を形成する前に層間絶縁膜の平坦化が
必要である。
【０００４】ここで、メモリＩＣを例として考えれば、
一つのトランジスタと一つのキャパシタからなるセルが
マトリックス状に配列され情報を貯蔵する役割を行うセ
ルアレイ領域と、前記セルアレイを駆動して各セルに情
報を貯蔵したり伝送したり役割を行う周辺回路領域から
なるダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと称する）装置においては、半導体装置の超高集積化
に従ってセルキャパシタのストリッジ電極をスタック形
に形成したり、その高さを増加させセルキャパシタンス
の容量を確保する技術が開発されている。半導体装置の
集積度が増加するほどセルアレイ領域内に形成されるパ
ターンの段差が大きくなり、セルアレイ領域と周辺回路
領域との間の段差も増加することになる。
一つのトランジスタと一つのキャパシタからなるセルが
マトリックス状に配列され情報を貯蔵する役割を行うセ
ルアレイ領域と、前記セルアレイを駆動して各セルに情
報を貯蔵したり伝送したり役割を行う周辺回路領域から
なるダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと称する）装置においては、半導体装置の超高集積化
に従ってセルキャパシタのストリッジ電極をスタック形
に形成したり、その高さを増加させセルキャパシタンス
の容量を確保する技術が開発されている。半導体装置の
集積度が増加するほどセルアレイ領域内に形成されるパ
ターンの段差が大きくなり、セルアレイ領域と周辺回路
領域との間の段差も増加することになる。
【０００５】段差の形成されている半導体ウェーハを平
坦にする一番簡単な方法としては、解消したい段差より
厚くＣＶＤ−ＳｉＯ2 を蒸着することである。しか
し、絶縁層の厚さが増加するほど第１金属配線層と第２
金属配線層間のバイア深さを増加させるのでこれは非現
実的である。
坦にする一番簡単な方法としては、解消したい段差より
厚くＣＶＤ−ＳｉＯ2 を蒸着することである。しか
し、絶縁層の厚さが増加するほど第１金属配線層と第２
金属配線層間のバイア深さを増加させるのでこれは非現
実的である。
【０００６】さらに、第１金属層のパターン間の距離が
狭くなるにつれ、通常のＣＶＤ方法によりＳｉＯ2 を
蒸着すれば、絶縁膜のボイドが形成される。他の方法と
しては、前述した通り層間絶縁膜を蒸着した後、犠牲層
としてレジスト層を形成してからエッチバックして平坦
な層間絶縁膜を形成する方法が提案されている。この方
法によれば、エッチバック工程時の工程条件の調節が極
めて困難であり、さらに絶縁層を蒸着する必要があるの
で工程が複雑になる。
狭くなるにつれ、通常のＣＶＤ方法によりＳｉＯ2 を
蒸着すれば、絶縁膜のボイドが形成される。他の方法と
しては、前述した通り層間絶縁膜を蒸着した後、犠牲層
としてレジスト層を形成してからエッチバックして平坦
な層間絶縁膜を形成する方法が提案されている。この方
法によれば、エッチバック工程時の工程条件の調節が極
めて困難であり、さらに絶縁層を蒸着する必要があるの
で工程が複雑になる。
【０００７】一方、通常のＣＶＤ−ＳｉＯ2 の代わり
にリフロー特性のある絶縁膜を形成した後、熱処理して
絶縁膜を平坦にする方法が提案されている。例えば、文
献 S.Wolf, Silicon Processing for the VLSI Era, Vo
l.2, 1990, pp. 208〜209 には４．８重量％のホウ素と
４．６重量％の燐を含むＢＰＳＧ膜を形成した後、９０
０℃の窒素雰囲気で３０分間アニーリングして、ほぼ平
坦な表面を有する絶縁膜を収得すると記載されている。
近年にはＲＴＰ(Rapid Thermal Processing)方法を用い
て浅い接合領域を保つ方法があるが、蒸着とリフローを
同時に行えるＣＶＤ装置のような前記ＢＰＳＧリフロー
の改良方法が提案されている傾向にある。また、日本特
許公報特開平３−２１２９５８号（韓国特許公開第９１
−１５０４６号）には、ＢＰＳＧ膜の形成及び熱処理を
連続的に繰り返して平坦度を向上させる方法が開示され
ている。
にリフロー特性のある絶縁膜を形成した後、熱処理して
絶縁膜を平坦にする方法が提案されている。例えば、文
献 S.Wolf, Silicon Processing for the VLSI Era, Vo
l.2, 1990, pp. 208〜209 には４．８重量％のホウ素と
４．６重量％の燐を含むＢＰＳＧ膜を形成した後、９０
０℃の窒素雰囲気で３０分間アニーリングして、ほぼ平
坦な表面を有する絶縁膜を収得すると記載されている。
近年にはＲＴＰ(Rapid Thermal Processing)方法を用い
て浅い接合領域を保つ方法があるが、蒸着とリフローを
同時に行えるＣＶＤ装置のような前記ＢＰＳＧリフロー
の改良方法が提案されている傾向にある。また、日本特
許公報特開平３−２１２９５８号（韓国特許公開第９１
−１５０４６号）には、ＢＰＳＧ膜の形成及び熱処理を
連続的に繰り返して平坦度を向上させる方法が開示され
ている。
【０００８】図１及び図２は従来のＢＰＳＧリフロー技
術を示す概略図である。図１を参照すれば、半導体基板
１００上に金属やポリシリコンを蒸着して導電層を形成
した後、パターニングして第１配線パターン１を形成す
る。次いで、パターン１の形成されている半導体基板１
００上にＢＰＳＧ膜２を形成する。
術を示す概略図である。図１を参照すれば、半導体基板
１００上に金属やポリシリコンを蒸着して導電層を形成
した後、パターニングして第１配線パターン１を形成す
る。次いで、パターン１の形成されている半導体基板１
００上にＢＰＳＧ膜２を形成する。
【０００９】図２を参照すれば、前記ＢＰＳＧ膜２を９
００℃の高温で３０分から６０分間熱処理してリフロー
させることにより殆ど段差のない平坦な膜表面を収得す
る。
００℃の高温で３０分から６０分間熱処理してリフロー
させることにより殆ど段差のない平坦な膜表面を収得す
る。
【００１０】このように従来のＢＰＳＧリフロー方法に
よれば、パターンが密集して形成されている密集段差か
ら構成された段差構造物とパターンが遠く離隔されてい
るグローバル段差が同時に存在する場合、グローバル段
差における平坦度が落ちて後に続く工程で金属配線にノ
ッチング現象または断線現象が生じて半導体装置の信頼
性と収率を低下させる。
よれば、パターンが密集して形成されている密集段差か
ら構成された段差構造物とパターンが遠く離隔されてい
るグローバル段差が同時に存在する場合、グローバル段
差における平坦度が落ちて後に続く工程で金属配線にノ
ッチング現象または断線現象が生じて半導体装置の信頼
性と収率を低下させる。
【００１１】図３は前記グローバル段差で形成されるＢ
ＰＳＧ膜の平でない表面を示す。同図において、２００
は半導体基板、２１はパターン、２２はＢＰＳＧ膜、Ｉ
1は 密集段差部位、Ｉ2 はグローバル段差部位、ｘ1
は密集段差部位におけるパターン間の距離、ｘ2 はグ
ローバル段差部位におけるパターン間の距離、ｔ2は前
記ＢＰＳＧ膜２２の最上の高さとグローバル段差部位に
おけるＢＰＳＧ２２膜の高さとの差、ｔ3 は前記パタ
ーン２１上に形成されたＢＰＳＧ膜２２の厚さを示す。
図３から分かるように、パターン間の距離が短い密集段
差部位では熱処理以後ＢＰＳＧ膜の良好な平坦度が得ら
れるが、パターン間の距離の長いグローバル段差部位で
は平坦度が落ちる。
ＰＳＧ膜の平でない表面を示す。同図において、２００
は半導体基板、２１はパターン、２２はＢＰＳＧ膜、Ｉ
1は 密集段差部位、Ｉ2 はグローバル段差部位、ｘ1
は密集段差部位におけるパターン間の距離、ｘ2 はグ
ローバル段差部位におけるパターン間の距離、ｔ2は前
記ＢＰＳＧ膜２２の最上の高さとグローバル段差部位に
おけるＢＰＳＧ２２膜の高さとの差、ｔ3 は前記パタ
ーン２１上に形成されたＢＰＳＧ膜２２の厚さを示す。
図３から分かるように、パターン間の距離が短い密集段
差部位では熱処理以後ＢＰＳＧ膜の良好な平坦度が得ら
れるが、パターン間の距離の長いグローバル段差部位で
は平坦度が落ちる。
【００１２】このようなグローバル段差部位での平でな
い程度は前記日本特許公開公報特開平３−２１２９５８
号に開示された通り、ＢＰＳＧ膜の塗布及び熱処理工程
を数回繰り返したとしてもその平坦度は改善されない。
い程度は前記日本特許公開公報特開平３−２１２９５８
号に開示された通り、ＢＰＳＧ膜の塗布及び熱処理工程
を数回繰り返したとしてもその平坦度は改善されない。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は、グローバル段差における優れた平坦度を有する絶縁
膜を含む半導体装置の製造方法を提供することである。
は、グローバル段差における優れた平坦度を有する絶縁
膜を含む半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ために、本発明によれば、密集段差部位と少なくとも一
つのグローバル段差部位とを有する半導体装置の製造方
法において、前記密集段差部位及び前記グローバル段差
部位上に第１絶縁膜を形成する工程と、フォトリソグラ
フィー方法により前記第１絶縁膜上にフォトレジストパ
ターンを形成する工程と、前記フォトレジストパターン
を蝕刻マスクとして前記密集段差部位の前記第１絶縁膜
を所定の厚さだけエッチングして前記密集段差部位上に
凹部を形成し、前記グローバル段差部位及び前記密集段
差部位を覆う前記第１絶縁膜からなるダミーパターンを
形成する工程と、前記密集段差部位に形成された前記ダ
ミーパターンの前記凹部上に上部パターンを形成する工
程と、前記ダミーパターン及び前記上部パターン上に第
２絶縁膜を形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。こうして取得した前記
第１絶縁膜または前記第２絶縁膜は熱処理してリフロー
させることにより前記第１絶縁膜または前記第２絶縁膜
を平坦にできる。
ために、本発明によれば、密集段差部位と少なくとも一
つのグローバル段差部位とを有する半導体装置の製造方
法において、前記密集段差部位及び前記グローバル段差
部位上に第１絶縁膜を形成する工程と、フォトリソグラ
フィー方法により前記第１絶縁膜上にフォトレジストパ
ターンを形成する工程と、前記フォトレジストパターン
を蝕刻マスクとして前記密集段差部位の前記第１絶縁膜
を所定の厚さだけエッチングして前記密集段差部位上に
凹部を形成し、前記グローバル段差部位及び前記密集段
差部位を覆う前記第１絶縁膜からなるダミーパターンを
形成する工程と、前記密集段差部位に形成された前記ダ
ミーパターンの前記凹部上に上部パターンを形成する工
程と、前記ダミーパターン及び前記上部パターン上に第
２絶縁膜を形成する工程とを含むことを特徴とする半導
体装置の製造方法が提供される。こうして取得した前記
第１絶縁膜または前記第２絶縁膜は熱処理してリフロー
させることにより前記第１絶縁膜または前記第２絶縁膜
を平坦にできる。
【００１５】
【作用】本発明によれば、グローバル段差部位の殆どの
領域に段差補償のためのダミーパターンを一つのパター
ンで形成することにより、グローバル段差部位と密集段
差部位との段差が減少される。従って、密集段差部位と
グローバル段差部位とを有する半導体ウェーハの全面に
かけて平坦面を有する絶縁膜が形成される。
領域に段差補償のためのダミーパターンを一つのパター
ンで形成することにより、グローバル段差部位と密集段
差部位との段差が減少される。従って、密集段差部位と
グローバル段差部位とを有する半導体ウェーハの全面に
かけて平坦面を有する絶縁膜が形成される。
【００１６】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。 （第１実施例） 図４から図６は本発明の第１実施例を示す概略図であ
る。ＤＲＡＭ装置の集積度が増大するにつれ、各メモリ
セルの占有面積が減少する。よって、セルキャパシタの
蓄積容量を確保するためにスタック形キャパシタ形成技
術が幅広く用いられており、スタック形キャパシタによ
りセルアレイ領域と周辺回路領域間に段差が増加するこ
とになる。本実施例においては、前述したＤＲＡＭ装置
の周辺回路領域とセルアレイ領域の平坦化方法に対して
説明する。
を詳細に説明する。 （第１実施例） 図４から図６は本発明の第１実施例を示す概略図であ
る。ＤＲＡＭ装置の集積度が増大するにつれ、各メモリ
セルの占有面積が減少する。よって、セルキャパシタの
蓄積容量を確保するためにスタック形キャパシタ形成技
術が幅広く用いられており、スタック形キャパシタによ
りセルアレイ領域と周辺回路領域間に段差が増加するこ
とになる。本実施例においては、前述したＤＲＡＭ装置
の周辺回路領域とセルアレイ領域の平坦化方法に対して
説明する。
【００１７】図４は前述した高集積半導体メモリ装置の
断面図である。図４において、４００は半導体基板、４
１は活性領域を限定するための素子分離領域に形成され
たフィールド酸化膜、４２はセルアレイ領域の半導体基
板表面部位に形成された不純物ドーピング領域、４３は
周辺回路領域の半導体基板表面部位に形成された不純物
ドーピング領域、４４はセルアレイ領域の前記フィール
ド酸化膜４１上に形成されたビットライン、４５はスタ
ック形キャパシタのストリッジ電極、４６は誘電体膜、
４７はプレート電極、５１は前記ビットライン４４を絶
縁させるためのライン絶縁膜を示す。ここで、前記セル
アレイ領域の半導体基板の表面部位に形成された不純物
ドーピング領域４２は伝送トランジスタのソース領域で
ある。図４からわかるように、セルキャパシタのストリ
ッジ電極４５の高さｔ5 が高くなり、ビットライン４４
はストリッジ電極４５の下に形成される。このような構
造を有する高集積半導体装置において、セルアレイ領域
には各素子が積層して形成されている反面、周辺回路領
域には割合に少数の素子が形成されるため、セルアレイ
領域と周辺回路領域間の段差ｔ4 が大きくなる。その
後、金属配線を形成する場合は前記セルアレイ領域と周
辺回路領域間の境界部には急激な傾斜度を有する絶縁膜
により金属配線のノッチングや断線現象が生ずる。
断面図である。図４において、４００は半導体基板、４
１は活性領域を限定するための素子分離領域に形成され
たフィールド酸化膜、４２はセルアレイ領域の半導体基
板表面部位に形成された不純物ドーピング領域、４３は
周辺回路領域の半導体基板表面部位に形成された不純物
ドーピング領域、４４はセルアレイ領域の前記フィール
ド酸化膜４１上に形成されたビットライン、４５はスタ
ック形キャパシタのストリッジ電極、４６は誘電体膜、
４７はプレート電極、５１は前記ビットライン４４を絶
縁させるためのライン絶縁膜を示す。ここで、前記セル
アレイ領域の半導体基板の表面部位に形成された不純物
ドーピング領域４２は伝送トランジスタのソース領域で
ある。図４からわかるように、セルキャパシタのストリ
ッジ電極４５の高さｔ5 が高くなり、ビットライン４４
はストリッジ電極４５の下に形成される。このような構
造を有する高集積半導体装置において、セルアレイ領域
には各素子が積層して形成されている反面、周辺回路領
域には割合に少数の素子が形成されるため、セルアレイ
領域と周辺回路領域間の段差ｔ4 が大きくなる。その
後、金属配線を形成する場合は前記セルアレイ領域と周
辺回路領域間の境界部には急激な傾斜度を有する絶縁膜
により金属配線のノッチングや断線現象が生ずる。
【００１８】図５は第１絶縁膜４８及びフォトレジスト
パターン４９の形成段階を示す。図４のように形成され
た半導体装置を有するウェーハの全面に、前記段差ｔ
4 をある程度補償できる厚さ（ｔ4 ±５，０００Å）
にＢＰＳＧのような絶縁物質を形成して第１絶縁膜４８
を形成する。この際、必要に応じて収得した第１絶縁膜
４８を熱処理してリフローさせうる。その後、前記第１
絶縁膜４８上にフォトレジストを塗布してフォトレジス
ト層を形成した後、セルアレイ領域から周辺回路領域に
延びて形成されたセルキャパシタのプレート電極４７の
一部を覆うように周辺回路領域から延びるフォトレジス
トパターン４９をフォトリソグラフィ工程により形成す
る。この際、前記リフロー工程を第１絶縁膜４８のパタ
ーニングの次に移してもよい。
パターン４９の形成段階を示す。図４のように形成され
た半導体装置を有するウェーハの全面に、前記段差ｔ
4 をある程度補償できる厚さ（ｔ4 ±５，０００Å）
にＢＰＳＧのような絶縁物質を形成して第１絶縁膜４８
を形成する。この際、必要に応じて収得した第１絶縁膜
４８を熱処理してリフローさせうる。その後、前記第１
絶縁膜４８上にフォトレジストを塗布してフォトレジス
ト層を形成した後、セルアレイ領域から周辺回路領域に
延びて形成されたセルキャパシタのプレート電極４７の
一部を覆うように周辺回路領域から延びるフォトレジス
トパターン４９をフォトリソグラフィ工程により形成す
る。この際、前記リフロー工程を第１絶縁膜４８のパタ
ーニングの次に移してもよい。
【００１９】図６は第１絶縁膜パターン４８’及び平坦
な表面を有する第２絶縁膜５０の形成段階を示す。
な表面を有する第２絶縁膜５０の形成段階を示す。
【００２０】前記フォトレジストパターン４９をエッチ
ングマスクとして乾式または湿式食刻により第１絶縁膜
４８をエッチングしてダミーパターンである第１絶縁膜
パターン４８’を形成した後、収得した結果物の全面に
ＢＰＳＧを３，０００から５，０００Åの厚さに塗布し
て第２絶縁膜を形成した後、第２絶縁膜を高温熱処理し
てリフローさせて平坦な表面を有する第２絶縁膜５０を
収得する。また、熱処理段階は省略することもできる。
ングマスクとして乾式または湿式食刻により第１絶縁膜
４８をエッチングしてダミーパターンである第１絶縁膜
パターン４８’を形成した後、収得した結果物の全面に
ＢＰＳＧを３，０００から５，０００Åの厚さに塗布し
て第２絶縁膜を形成した後、第２絶縁膜を高温熱処理し
てリフローさせて平坦な表面を有する第２絶縁膜５０を
収得する。また、熱処理段階は省略することもできる。
【００２１】（第２実施例） 図７から図９は本発明の第２実施例を示す概略図であ
る。本実施例は第１実施例と同様のＤＲＡＭ素子に関す
るものであるが、グローバル段差部位の平坦度をさらに
優秀にするため、半導体基板のセルアレイ領域に凹部を
形成した後、該凹部にＤＲＡＭ装置を形成した半導体ウ
ェーハを平坦化する方法を示す。
る。本実施例は第１実施例と同様のＤＲＡＭ素子に関す
るものであるが、グローバル段差部位の平坦度をさらに
優秀にするため、半導体基板のセルアレイ領域に凹部を
形成した後、該凹部にＤＲＡＭ装置を形成した半導体ウ
ェーハを平坦化する方法を示す。
【００２２】このようにセルアレイ領域の半導体基板に
凹部を形成する方法は、例えばアメリカ特許4,882,289
号に開示されている。
凹部を形成する方法は、例えばアメリカ特許4,882,289
号に開示されている。
【００２３】図７から図９において、参照符号は前記第
１実施例の図４から図６においてと同一の部材を指す。
１実施例の図４から図６においてと同一の部材を指す。
【００２４】図７は凹んだセルアレイ領域に形成された
ＤＲＡＭ素子の断面図である。セルアレイ部の半導体基
板４００にｔ6 の深さに凹部を形成した後、セルアレ
イ領域及び周辺回路領域の不純物ドーピング領域４２、
４３とフィールド酸化膜４１を形成した後、結果物上に
ライン絶縁膜５１、ビットライン４４、ストリッジ電極
４５、キャパシタの誘電体膜４６及びプレート電極４７
を形成する。
ＤＲＡＭ素子の断面図である。セルアレイ部の半導体基
板４００にｔ6 の深さに凹部を形成した後、セルアレ
イ領域及び周辺回路領域の不純物ドーピング領域４２、
４３とフィールド酸化膜４１を形成した後、結果物上に
ライン絶縁膜５１、ビットライン４４、ストリッジ電極
４５、キャパシタの誘電体膜４６及びプレート電極４７
を形成する。
【００２５】図８は第１絶縁膜４８及びフォトレジスト
パターン４９の形成段階を示す。前記第１実施例と同様
に、前記第１実施例よりｔ6 ほど薄い厚さを有するよ
うにＢＰＳＧのような絶縁物質を蒸着して第１絶縁膜４
８を形成した後、第１絶縁膜４８を熱処理してリフロー
させる。その後、前記第１実施例と同様に、前記第１絶
縁膜４８上にフォトレジストを塗布してフォトレジスト
膜を形成した後、セルアレイ領域から周辺回路領域に延
びて形成されたセルキャパシタのプレート電極４７の一
部を覆うように周辺回路領域から延びるフォトレジスト
パターン４９をフォトリソグラフィ工程により形成す
る。
パターン４９の形成段階を示す。前記第１実施例と同様
に、前記第１実施例よりｔ6 ほど薄い厚さを有するよ
うにＢＰＳＧのような絶縁物質を蒸着して第１絶縁膜４
８を形成した後、第１絶縁膜４８を熱処理してリフロー
させる。その後、前記第１実施例と同様に、前記第１絶
縁膜４８上にフォトレジストを塗布してフォトレジスト
膜を形成した後、セルアレイ領域から周辺回路領域に延
びて形成されたセルキャパシタのプレート電極４７の一
部を覆うように周辺回路領域から延びるフォトレジスト
パターン４９をフォトリソグラフィ工程により形成す
る。
【００２６】図９は第１絶縁膜パターン４８’及び平坦
な表面を有する第２絶縁膜５０の形成段階を示す。
な表面を有する第２絶縁膜５０の形成段階を示す。
【００２７】前記第１実施例と同様に、前記フォトレジ
ストパターン４９をエッチングマスクとして乾式または
湿式食刻により第１絶縁膜４８をエッチングしてダミー
パターンである第１絶縁膜パターン４８’を形成した
後、収得した結果物の全面にＢＰＳＧを３，０００から
５，０００Åの厚さに塗布して第２絶縁膜を形成した
後、第２絶縁膜を高温熱処理してリフローさせ平坦な表
面を有する第２絶縁膜５０を収得する。また、この熱処
理段階は省略することもできる。
ストパターン４９をエッチングマスクとして乾式または
湿式食刻により第１絶縁膜４８をエッチングしてダミー
パターンである第１絶縁膜パターン４８’を形成した
後、収得した結果物の全面にＢＰＳＧを３，０００から
５，０００Åの厚さに塗布して第２絶縁膜を形成した
後、第２絶縁膜を高温熱処理してリフローさせ平坦な表
面を有する第２絶縁膜５０を収得する。また、この熱処
理段階は省略することもできる。
【００２８】（第３実施例） 図１０及び図１１は本発明の第３実施例を示す概略図で
ある。図１０はグローバル段差部位に段差補償のための
ダミーパターン形成のためのフォトレジストパターン３
３を形成する段階を示す。
ある。図１０はグローバル段差部位に段差補償のための
ダミーパターン形成のためのフォトレジストパターン３
３を形成する段階を示す。
【００２９】より具体的には、半導体基板３００上に半
導体装置の素子を構成するパターン５２を形成し、前記
パターン５２の形成されている半導体基板３００上に、
上部全面にかけて第１絶縁膜３２を塗布する。ここで、
第１絶縁膜３２の厚さｔ10はｔ11 とｔ12 の和以上で
ある（ｔ11 は下部パターンの高さであり、ｔ12 は後
続する工程で形成される上部パターン（図１１に示す５
４）の高さである。）。前記第１絶縁膜３２は湿式また
は乾式食刻できる低温酸化物またはＢＰＳＧを用いて形
成するのが好適である。
導体装置の素子を構成するパターン５２を形成し、前記
パターン５２の形成されている半導体基板３００上に、
上部全面にかけて第１絶縁膜３２を塗布する。ここで、
第１絶縁膜３２の厚さｔ10はｔ11 とｔ12 の和以上で
ある（ｔ11 は下部パターンの高さであり、ｔ12 は後
続する工程で形成される上部パターン（図１１に示す５
４）の高さである。）。前記第１絶縁膜３２は湿式また
は乾式食刻できる低温酸化物またはＢＰＳＧを用いて形
成するのが好適である。
【００３０】次いで、前記第１絶縁膜３２上にフォトレ
ジストを塗布してフォトレジスト膜を形成した後、グロ
ーバル段差部位Ｉ2 に前記フォトレジスト膜をパター
ニングして適当なフォトレジストパターン３３を形成さ
せる。
ジストを塗布してフォトレジスト膜を形成した後、グロ
ーバル段差部位Ｉ2 に前記フォトレジスト膜をパター
ニングして適当なフォトレジストパターン３３を形成さ
せる。
【００３１】図１１は下部パターン５２を覆う第１絶縁
膜パターン３２”、上部パターン５４及び第２絶縁膜３
４の形成段階を示す。
膜パターン３２”、上部パターン５４及び第２絶縁膜３
４の形成段階を示す。
【００３２】前記フォトレジストパターン３３をエッチ
ングマスクとして用いて密集段差部位の前記第１絶縁膜
３２の一部を食刻して、密集段差部位Ｉ1 とグローバル
段差部位Ｉ2 との段差を補償するダミーパターンである
下部パターンを覆う第１絶縁膜パターン３２”を形成す
る。ここで、ｔ13 は下部パターン５２上の第１絶縁膜
パターン３２”の厚さである。第１絶縁膜３２がＢＰＳ
Ｇより構成されている場合は、収得した第１絶縁膜パタ
ーン３２”は任意に熱処理してリフローさせうる。第１
絶縁膜パターン３２”は、グローバル段差部位の第１絶
縁膜３２の厚さｔ10 に比べて下部パターンの高さｔ
11 と下部パターン５２上の第１絶縁膜パターン３２”
の厚さｔ13 との和が小さくなる厚さまで密集段差部位
の前記第１絶縁膜３２を食刻して形成される。このた
め、第１絶縁膜パターン３２”には密集段差部位上に凹
部が形成されている。この凹部の深さすなわち「ｔ10
−（ｔ11 ＋ｔ13 ）」は、後述する上部パターン５４
の高さｔ12 を補償可能な深さである。
ングマスクとして用いて密集段差部位の前記第１絶縁膜
３２の一部を食刻して、密集段差部位Ｉ1 とグローバル
段差部位Ｉ2 との段差を補償するダミーパターンである
下部パターンを覆う第１絶縁膜パターン３２”を形成す
る。ここで、ｔ13 は下部パターン５２上の第１絶縁膜
パターン３２”の厚さである。第１絶縁膜３２がＢＰＳ
Ｇより構成されている場合は、収得した第１絶縁膜パタ
ーン３２”は任意に熱処理してリフローさせうる。第１
絶縁膜パターン３２”は、グローバル段差部位の第１絶
縁膜３２の厚さｔ10 に比べて下部パターンの高さｔ
11 と下部パターン５２上の第１絶縁膜パターン３２”
の厚さｔ13 との和が小さくなる厚さまで密集段差部位
の前記第１絶縁膜３２を食刻して形成される。このた
め、第１絶縁膜パターン３２”には密集段差部位上に凹
部が形成されている。この凹部の深さすなわち「ｔ10
−（ｔ11 ＋ｔ13 ）」は、後述する上部パターン５４
の高さｔ12 を補償可能な深さである。
【００３３】次いで、第１絶縁膜パターン３２”の凹部
上に上部パターン５４を形成し、上部パターン５４及び
第１絶縁膜パターン３２”が形成されている半導体基板
３００の全面に、第２絶縁膜を２，０００から３０００
Åの厚さに形成する。その後、第２絶縁膜を熱処理して
平坦な表面を有する第２絶縁膜３４を形成する。この段
階は必要に応じて省略することもできる。
上に上部パターン５４を形成し、上部パターン５４及び
第１絶縁膜パターン３２”が形成されている半導体基板
３００の全面に、第２絶縁膜を２，０００から３０００
Åの厚さに形成する。その後、第２絶縁膜を熱処理して
平坦な表面を有する第２絶縁膜３４を形成する。この段
階は必要に応じて省略することもできる。
【００３４】（第４実施例） 図１２は本発明の第４実施例を示す概略図である。第３
実施例と同様の方法で、半導体基板３００上に半導体装
置の素子を構成する下部パターン５２を形成した後、下
部パターン５２の形成された半導体基板３００の全面に
第１絶縁膜を形成してから第１絶縁膜上にフォトレジス
トを塗布してフォトレジスト膜を形成する。グローバル
段差部位Ｉ2 のフォトレジスト膜をパターニングして
適当なフォトレジストパターンを収得する。フォトレジ
ストパターンをエッチングマスクとして密集段差部位Ｉ
1 の第１絶縁膜の全てを除去してグローバル段差部位
Ｉ2 に第１絶縁膜パターン３２’を形成する。
実施例と同様の方法で、半導体基板３００上に半導体装
置の素子を構成する下部パターン５２を形成した後、下
部パターン５２の形成された半導体基板３００の全面に
第１絶縁膜を形成してから第１絶縁膜上にフォトレジス
トを塗布してフォトレジスト膜を形成する。グローバル
段差部位Ｉ2 のフォトレジスト膜をパターニングして
適当なフォトレジストパターンを収得する。フォトレジ
ストパターンをエッチングマスクとして密集段差部位Ｉ
1 の第１絶縁膜の全てを除去してグローバル段差部位
Ｉ2 に第１絶縁膜パターン３２’を形成する。
【００３５】次いで、第１絶縁膜パターン３２’の形成
されている結果物の全面に、ＢＰＳＧまたはＨＴＯ（Hi
gh Temperature Oxide) を蒸着して下部パターン上の厚
さがｔ13 になるよう段差補償のためのダミーパターン
である第３絶縁膜３６を形成する。この第３絶縁膜３６
には、密集段差部位上に凹部が形成されている。この凹
部の深さすなわち「ｔ10−（ｔ11＋ｔ13 ）」は、上部
パターン５４の高さｔ12 を補償可能な深さである。
されている結果物の全面に、ＢＰＳＧまたはＨＴＯ（Hi
gh Temperature Oxide) を蒸着して下部パターン上の厚
さがｔ13 になるよう段差補償のためのダミーパターン
である第３絶縁膜３６を形成する。この第３絶縁膜３６
には、密集段差部位上に凹部が形成されている。この凹
部の深さすなわち「ｔ10−（ｔ11＋ｔ13 ）」は、上部
パターン５４の高さｔ12 を補償可能な深さである。
【００３６】次いで、第３実施例と同様の方法で、第３
絶縁膜３６上に上部パターン５４及び第２絶縁膜３４を
形成する。
絶縁膜３６上に上部パターン５４及び第２絶縁膜３４を
形成する。
【００３７】（第５実施例） 図１３から図１６は本発明の第５実施例を示す概略図で
ある。図１３は下部パターンであるビットライン４４の
形成段階を示す。ここで、参照番号４００、４１、４２
及び４３は図４と同一の部位を示す。参照符号４０はト
ランジスタのゲート電極であり、４０’はフィールド酸
化膜上に形成されたワードラインを示す。半導体基板４
００上にソース、ドレイン領域及びゲート電極より構成
されたトランジスタ及びワードラインを形成した後、半
導体基板の全面にゲート電極及びワードラインを絶縁さ
せるためのライン絶縁膜６０を形成する。半導体基板の
表面部位に形成された不純物ドーピング領域であるドレ
イン領域とビットラインを接続する接触口を形成した
後、通常の方法によりドレイン領域と電気的に接続する
ビットライン４４を形成する。
ある。図１３は下部パターンであるビットライン４４の
形成段階を示す。ここで、参照番号４００、４１、４２
及び４３は図４と同一の部位を示す。参照符号４０はト
ランジスタのゲート電極であり、４０’はフィールド酸
化膜上に形成されたワードラインを示す。半導体基板４
００上にソース、ドレイン領域及びゲート電極より構成
されたトランジスタ及びワードラインを形成した後、半
導体基板の全面にゲート電極及びワードラインを絶縁さ
せるためのライン絶縁膜６０を形成する。半導体基板の
表面部位に形成された不純物ドーピング領域であるドレ
イン領域とビットラインを接続する接触口を形成した
後、通常の方法によりドレイン領域と電気的に接続する
ビットライン４４を形成する。
【００３８】図１４は第１絶縁膜６２及びフォトレジス
トパターン６４を形成する。図１３の段階後結果物の全
面にＢＰＳＧのような絶縁物質を６，０００から８，０
００Åの厚さに蒸着する。前記収得した第１絶縁膜６２
は必要に応じて熱処理してリフローさせ得る。次いで、
第１実施例と同様の方法で、第１絶縁膜６２上にフォト
レジストを塗布してフォトレジスト膜を形成した後、通
常の方法でフォトレジストパターン６４を形成する。
トパターン６４を形成する。図１３の段階後結果物の全
面にＢＰＳＧのような絶縁物質を６，０００から８，０
００Åの厚さに蒸着する。前記収得した第１絶縁膜６２
は必要に応じて熱処理してリフローさせ得る。次いで、
第１実施例と同様の方法で、第１絶縁膜６２上にフォト
レジストを塗布してフォトレジスト膜を形成した後、通
常の方法でフォトレジストパターン６４を形成する。
【００３９】図１５はライン絶縁膜６０上に形成された
ビットライン４４を覆う第１絶縁膜パターン６２’及び
ストリッジ電極をソース領域と接続する接触口を形成す
る段階を示す。第３実施例と同一の方法で、フォトレジ
ストパターン６４をエッチングマスクとして用いて第１
絶縁膜６２を湿式または乾式食刻してセルアレイ領域と
周辺回路領域間の段差を補償するためのダミーパターン
である第１絶縁膜パターン６２’を形成する。本実施例
においては、第３実施例と同一の方法で第１絶縁膜パタ
ーン６２’が形成されることを示すが、前記第１絶縁膜
パターン６２’の代わりに第４実施例と類似した方法が
適用されうる。
ビットライン４４を覆う第１絶縁膜パターン６２’及び
ストリッジ電極をソース領域と接続する接触口を形成す
る段階を示す。第３実施例と同一の方法で、フォトレジ
ストパターン６４をエッチングマスクとして用いて第１
絶縁膜６２を湿式または乾式食刻してセルアレイ領域と
周辺回路領域間の段差を補償するためのダミーパターン
である第１絶縁膜パターン６２’を形成する。本実施例
においては、第３実施例と同一の方法で第１絶縁膜パタ
ーン６２’が形成されることを示すが、前記第１絶縁膜
パターン６２’の代わりに第４実施例と類似した方法が
適用されうる。
【００４０】次いで、フォトレジストパターン６４を除
去した後、第１絶縁膜パターン６２’とライン絶縁膜６
０を通常のフォトリソグラフィー工程により除去して、
キャパシタのストリッジ電極をソース領域と接続させる
ための接触口を形成する。
去した後、第１絶縁膜パターン６２’とライン絶縁膜６
０を通常のフォトリソグラフィー工程により除去して、
キャパシタのストリッジ電極をソース領域と接続させる
ための接触口を形成する。
【００４１】図１６は上部パターンであるトランジスタ
のキャパシタを形成して本発明の半導体装置を完成する
段階を示す。図１５の段階後、不純物のドーピングされ
たポリシリコンを蒸着して厚さが４，０００から５，０
００Åであり、ソース領域に電気的に接続された第１導
電層を形成しパターニングしてセル単位に分離されたス
トリッジ電極４５を形成する。次いで、誘電体膜４６と
プレート電極４７を順次に形成してセルアレイ領域のキ
ャパシタを完成する。その後、ＨＴＯを塗布してプレー
ト電極４７を保護するための絶縁膜７０を形成し、第３
実施例と同一の方法で、キャパシタと第１絶縁膜パター
ン６２’の形成されている結果物の全面に絶縁物質を塗
布して厚さ約３，０００から４，０００Åの第２絶縁膜
を形成する。前記第２絶縁膜は熱処理してリフローさせ
平坦な表面を有する第２絶縁膜７２を形成しうる。
のキャパシタを形成して本発明の半導体装置を完成する
段階を示す。図１５の段階後、不純物のドーピングされ
たポリシリコンを蒸着して厚さが４，０００から５，０
００Åであり、ソース領域に電気的に接続された第１導
電層を形成しパターニングしてセル単位に分離されたス
トリッジ電極４５を形成する。次いで、誘電体膜４６と
プレート電極４７を順次に形成してセルアレイ領域のキ
ャパシタを完成する。その後、ＨＴＯを塗布してプレー
ト電極４７を保護するための絶縁膜７０を形成し、第３
実施例と同一の方法で、キャパシタと第１絶縁膜パター
ン６２’の形成されている結果物の全面に絶縁物質を塗
布して厚さ約３，０００から４，０００Åの第２絶縁膜
を形成する。前記第２絶縁膜は熱処理してリフローさせ
平坦な表面を有する第２絶縁膜７２を形成しうる。
【００４２】以上本発明を実施例をもって具体的に説明
してきたが、本発明はこれらの実施例に限定されず、当
業者が通常有する知識の範囲内でその変形や改良が可能
である。
してきたが、本発明はこれらの実施例に限定されず、当
業者が通常有する知識の範囲内でその変形や改良が可能
である。
【００４３】
【発明の効果】以上述べたように、本発明によればグロ
ーバル段差部位に段差補償のためのダミーパターンを形
成することにより、密集段差部位とグローバル段差部位
を有する半導体ウェーハの全面にかけて緩慢な平坦面を
有する絶縁膜が形成された。したがって、後に続く金属
配線工程を施す場合、段差によるノッチング現象や金属
配線の断線現象が生じない安定した金属配線が形成で
き、半導体装置の工程収率及び電気特性が大幅に向上さ
れる。
ーバル段差部位に段差補償のためのダミーパターンを形
成することにより、密集段差部位とグローバル段差部位
を有する半導体ウェーハの全面にかけて緩慢な平坦面を
有する絶縁膜が形成された。したがって、後に続く金属
配線工程を施す場合、段差によるノッチング現象や金属
配線の断線現象が生じない安定した金属配線が形成で
き、半導体装置の工程収率及び電気特性が大幅に向上さ
れる。
【図１】半導体装置の断面図であって、従来のＢＰＳＧ
リフロー技術を示す概略図である。
リフロー技術を示す概略図である。
【図２】半導体装置の断面図であって、従来のＢＰＳＧ
リフロー技術を示す概略図である。
リフロー技術を示す概略図である。
【図３】半導体装置の断面図であって、従来のグローバ
ル段差で形成されるＢＰＳＧ膜の平でない表面を示す概
略図である。
ル段差で形成されるＢＰＳＧ膜の平でない表面を示す概
略図である。
【図４】半導体装置の断面図であって、本発明の第１実
施例を示す概略図である。
施例を示す概略図である。
【図５】半導体装置の断面図であって、本発明の第１実
施例を示す概略図である。
施例を示す概略図である。
【図６】半導体装置の断面図であって、本発明の第１実
施例を示す概略図である。
施例を示す概略図である。
【図７】半導体装置の断面図であって、本発明の第２実
施例を示す概略図である。
施例を示す概略図である。
【図８】半導体装置の断面図であって、本発明の第２実
施例を示す概略図である。
施例を示す概略図である。
【図９】半導体装置の断面図であって、本発明の第２実
施例を示す概略図である。
施例を示す概略図である。
【図１０】半導体装置の断面図であって、本発明の第３
実施例を示す概略図である。
実施例を示す概略図である。
【図１１】半導体装置の断面図であって、本発明の第３
実施例を示す概略図である。
実施例を示す概略図である。
【図１２】半導体装置の断面図であって、本発明の第４
実施例を示す概略図である。
実施例を示す概略図である。
【図１３】半導体装置の断面図であって、本発明の第５
実施例を示す概略図である。
実施例を示す概略図である。
【図１４】半導体装置の断面図であって、本発明の第５
実施例を示す概略図である。
実施例を示す概略図である。
【図１５】半導体装置の断面図であって、本発明の第５
実施例を示す概略図である。
実施例を示す概略図である。
【図１６】半導体装置の断面図であって、本発明の第５
実施例を示す概略図である。
実施例を示す概略図である。
３１ 素子パターン ３２、４８ 第１絶縁膜 ３３、４９ フォトレジストパターン ３４ 第２絶縁膜 ４１ フィールド酸化膜 ４２ 不純物ドーピング領域 ４４ ビットライン ４５ ストリッジ電極 ３００ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辛 允承 大韓民国 京畿道 水原市 八達区 梅 灘洞 住公アパート ５団地 501棟 302号 (72)発明者 朴 永薫 大韓民国 京畿道 水原市 長安区 華 西 １洞 11−11番地 華西アパート 15棟 506号 (72)発明者 朴 源模 大韓民国 ソウル特別市 瑞草区 瑞草 ４洞 山193−３番地 極東アパート 12棟 108号 (72)発明者 安 智弘 大韓民国 ソウル特別市 松坡区 三田 洞 11−２番地 (56)参考文献 特開 平２−262338（ＪＰ，Ａ) 特開 昭64−81358（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 密集段差部位と少なくとも一つのグロー
バル段差部位とを有する半導体装置の製造方法におい
て、 前記密集段差部位及び前記グローバル段差部位上に第１
絶縁膜を形成する工程と、フォトリソグラフィー方法に
より前記第１絶縁膜上にフォトレジストパターンを形成
する工程と、 前記フォトレジストパターンを蝕刻マスクとして前記密
集段差部位の前記第１絶縁膜を所定の厚さだけエッチン
グして前記密集段差部位上に凹部を形成し、前記グロー
バル段差部位及び前記密集段差部位を覆う前記第１絶縁
膜からなるダミーパターンを形成する工程と、 前記密集段差部位に形成された前記ダミーパターンの前
記凹部上に上部パターンを形成する工程と、 前記ダミーパターン及び前記上部パターン上に第２絶縁
膜を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第１絶縁膜または前記第２絶縁膜を
熱処理してリフローすることにより前記第１絶縁膜また
は前記第２絶縁膜を平坦化する工程を含むことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１絶縁膜がＢＰＳＧ膜であること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１絶縁膜を形成した後熱処理して
前記第１絶縁膜の表面を平坦化する段階をさらに含むこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の表面部位に形成された不純
物ドーピング領域と、 前記半導体基板上に形成された素子活性領域を限定する
フィールド酸化膜と、 前記フィールド酸化膜上に形成されたビットラインと、
前記ビットラインを絶縁させるためのライン絶縁膜と、
ストリッジ電極と前記ストリッジ電極上に形成された誘
電体膜と前記誘電体膜上に形成されたプレート電極とか
ら構成され前記不純物ドーピング領域と電気的に接続し
て前記ライン絶縁膜上に形成されたキャパシタと、を含
むセルアレイ領域と、 前記セルアレイ領域の周辺部に形成され、前記ライン絶
縁膜が延びて形成されている周辺回路領域とから構成さ
れた半導体装置の平坦化方法であって、 前記周辺回路領域の前記ライン絶縁膜上に前記周辺回路
領域の殆どを覆うとともに前記周辺回路領域から延びて
前記プレート電極の一部を覆う第１絶縁膜からなるダミ
ーパターンを一つのパターンで形成する段階と、 前記ダミーパターン及び前記プレート電極上に第２絶縁
膜を形成する段階と、 前記第２絶縁膜を熱処理してリフローさせることにより
前記第２絶縁膜の表面を平坦にする段階とから構成され
ることを特徴とする半導体装置の平坦化方法。 - 【請求項６】 前記第２絶縁膜はＢＰＳＧ膜であること
を特徴とする請求項５記載の半導体装置の平坦化方法。 - 【請求項７】 前記セルアレイ領域は前記半導体基板の
凹部に形成されることを特徴とする請求項５記載の半導
体装置の平坦化方法。
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