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JP2806692B2 - Icテスト・システム - Google Patents

Icテスト・システム

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Publication number
JP2806692B2
JP2806692B2 JP4118664A JP11866492A JP2806692B2 JP 2806692 B2 JP2806692 B2 JP 2806692B2 JP 4118664 A JP4118664 A JP 4118664A JP 11866492 A JP11866492 A JP 11866492A JP 2806692 B2 JP2806692 B2 JP 2806692B2
Authority
JP
Japan
Prior art keywords
measurement
channels
unit
measured
channel
Prior art date
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Application number
JP4118664A
Other languages
English (en)
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JPH05312897A (ja
Inventor
俊弘 藤下
Original Assignee
九州日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 九州日本電気株式会社 filed Critical 九州日本電気株式会社
Priority to JP4118664A priority Critical patent/JP2806692B2/ja
Publication of JPH05312897A publication Critical patent/JPH05312897A/ja
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  • Testing Of Individual Semiconductor Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はICテスト・システムに
関し、特にICの電気的特性試験において、DCパラメ
トリック測定方法に関与するICテスト・システムに関
する。
【0002】
【従来の技術】従来のICテスト・システムにおけるD
Cパラメトリック測定方法においては、当該ICテスト
・システムにより測定可能なICのピン数分に相当す
る、DCパラメトリック測定のためのユニット数を装備
してはおらず、数ピン分の測定ユニットしか実装されて
いないのが実情である。その理由は、全ピン数分のユニ
ットを装備することにより、当該システムの価格が非常
に高価となり、また、システムの大きさが非常に大きく
なることに起因している。
【0003】従って、これに対応して、従来のICテス
ト・システムによるDCパラメトリック測定において
は、数ピン分のDCパラメトリック測定ユニットを用い
て、測定するピンを数回に分けて測定を実施している。
例えば、DCパラメトリック測定ユニットが8ユニット
装備されており、測定対象のピンの数が1〜16である
ような場合には、1回目の測定においては、1〜8ピン
までの測定を行い、2回目の測定においては、9〜16
ピンまでの測定を行うという方法がとられる。このよう
に、従来のICテスト・システムにおいては、実装され
ているDCパラメトリック測定ユニットが8ユニットの
場合においても、1つのユニットのみを動作させるこ
と、または2つのユニットを動作させることなど、任意
のユニット数(以下、DCチャネル数と云う)のみを動
作させることが可能である。
【0004】
【発明が解決しようとする課題】上述した従来のICテ
スト・システムにおけるDCパラメトリック測定方法に
おいては、DCチャネル数が予め決定されており、測定
の途中においてDCチャネル数を切替えることは一般に
困難である。また、IC測定時の良品・不良品の判定基
準になる値は、DCチャネル数が1チャネルの時に決定
される値によっているが、通常は、その値が実測値に対
して余裕があるために、8チャネルにて測定を実施する
場合がある。しかし、その値は、8チャネルを使用した
時の実測値の変動については考慮されていない。このた
めに、上記の測定により決定された規格値を用いて、そ
の時のDCチャネル数以外のDCチャネル数にて測定を
実施した場合においては、規格が外れるなどのロットの
歩留りを低下させる結果となるという欠点がある。
【0005】
【課題を解決するための手段】本発明のICテスト・シ
ステムは、半導体集積回路(以下、ICと云う)の電気
的特性試験におけるDCパラメトリック測定時に、同時
に当該ICの複数のピン測定を行う場合に、前記DCパ
ラメトリック測定の開始後に、複数個のICの測定デー
タより測定対象のICのロットの良否状態を判定し、未
測定の残部のICに対しては、使用するDCユニットの
チャネル数を自動的に決定するDCチャネル選択手段を
備えて構成される。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。
【0007】図1は本発明の一実施例におけるDCパラ
メトリック測定の基本構成を示すプロック図である。図
1に示されるように、当該DCパラメトリック測定の基
本構成は、測定対象のIC6に対応して、CPU1と、
メモリ2と、ピン走査部3と、DCチャネル選択部4
と、DCユニット(1) 5−1〜DCユニット(8) 5−8
とを備えて構成されている。また、図2に示されるの
は、本実施例において、DCチャネル数決定時における
動作手順を示すフローチャートである。
【0008】以下、図1および図2を参照して、DCパ
ラメトリック測定の動作手順について説明する。
【0009】IC6に対する測定開始後、先ずDC2チ
ャネルにて測定が実施される。このDC2チャネルにて
実施される測定において良品・不良品の判定が行われ
(ステップ101)、良品と判定されたものについて
は、次にDC8チャネルにて測定が実施される(ステッ
プ102)。このDC2チャネルおよびDC8チャネル
による測定データは、DCチャネル選択部4に格納され
る。ステップ102において、DC8チャネルによる1
回目の測定が終了すると、ステップ101に戻り、再度
DCチャネルにて測定が行われ(ステップ101)、次
いでステップ102においてDC8チャネルにて測定が
行われて(ステップ102)、その測定データは、また
DCチャネル選択部4に格納される。このステップ10
1およびステップ102において実施される測定と、D
Cチャネル選択部4に対する測定データの蓄積という測
定手順は、ロット開始後の複数個のICについて、図1
に示されるCPU1、メモリ2、ピン走査部3、DCチ
ャネル選択部4およびDCユニット(1) 5−1、DCユ
ニット(8) 5−8を介して、その個数分に対応する回数
繰返して実施される。なお、この測定手順において、D
C8チャネルにて行われた測定においてのみ規格が外れ
て不良であると判定されることがあっても、当該ICは
良品であると判定される。また、測定対象の個数として
何個繰返して測定を行うかは、測定前において予め設定
しておくものとする。
【0010】設定個数分のデータがDCチャネル選択部
4に蓄積されると、DCチャネル選択部4においては、
図3に示されるような、測定DCチャネル数に対応する
測定値分布201が作成される。ここで、DC2チャネ
ル時における測定データとDC8チャネル時における測
定データより、DC4チャネル時のデータとDC6チャ
ネル時のデータが推定される。その後、規格(LIMI
T)を満足するDCチャネル数の内で、最も大きいチャ
ネル数が選択されて、その選択結果は、CPU1に伝達
される(ステップ103)。これにより、当該セット
の、その後の測定は、DC2チャネルから上述の手順を
介して決定されたDCチャネル数に切替えられて測定が
続行される。なお、図3に示される測定データが得られ
た場合には、DC6チャネルに切替えて測定が継続され
ることになる。DCチャネル数は、上述の場合には、図
1におけるDCユニット(1) 5−1〜DCユニット(8)
5−8に対応しているが、これ以外であってもよい。ま
た、8ユニットの場合には、7ユニットおよび5ユニッ
ト等の奇数ユニットでの測定も可能であるものとする。
【0011】以上によって、ICにおける各ピンの入力
リークを測定する場合の1例を図4(a)に示す。図4
(a)は、入力側に電圧Vccをそれぞれ印加して、ゲー
トの電流リークIの有無を調べる場合の例である。ま
た、図(b)に示される他の例は、ICの各ピンの開放
状態または短絡状態の有無を調べる場合の等価回路で、
図4(b)に示される各ダイオードにそれぞれ電流IL
を印加して、その間の状態に対するチェックが行われ
る。この時のDCチャネル数を設定する方法は、前述の
図1、図2および図3により説明された方法と同様であ
る。
【0012】
【発明の効果】以上説明したように、本発明は、測定対
象のロットに対して、最適なDCチャネル数を自動的に
決定することができるために、DCチャネル数の変化に
より派生する測定値の変化に起因する歩留りの低下を防
止することができるという効果がある。
【0013】また、ICテスト・システムにおいて、自
動的にDCチャネル数を選択し切替えることが可能とな
り、これにより、当該DCチャネル数切替えに要するタ
イム・ロス等を低減することできるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】本実施例における測定動作手順を示すフローチ
ャートを示す図である。
【図3】本実施例におけるDCチャネル数と測定値分布
との関係を示す図である。
【図4】本発明の適用例を示すピン周辺を示す回路図お
よび等価回路図である。
【符号の説明】
1 CPU 2 メモリ 3 ピン走査部 4 DCチャネル選択部 5−1 DCユニット(1) 5−8 DCユニット(8) 6 IC

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体集積回路(以下、ICと云う)の
    電気的特性試験におけるDCパラメトリック測定時に、
    同時に当該ICの複数のピン測定を行う場合に、 前記DCパラメトリック測定の開始後に、複数個のIC
    の測定データより測定対象のICのロットの良否状態を
    判定し、未測定の残部のICに対しては、使用するDC
    ユニットのチャネル数を自動的に決定するDCチャネル
    選択手段を備えることを特徴とするICテスト・システ
    ム。
JP4118664A 1992-05-12 1992-05-12 Icテスト・システム Expired - Fee Related JP2806692B2 (ja)

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JPH05312897A JPH05312897A (ja) 1993-11-26
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