JP2882284B2 - 導電層形成法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置等の電極
又は配線として用いられる微細パターンの導電層を形成
する方法に関し、特にパターニング用のマスクとしてＴ
ｉＮ等の反射防止用の導電材層を用いることにより寸法
精度の向上を図ったものである。

【０００２】

【従来の技術】従来、電極用又は配線用の導電材層をパ
ターニングする方法としては、次の（イ）〜（ニ）のよ
うな方法が知られている。

【０００３】（イ）図１９に示すように半導体基板１の
表面を覆う絶縁膜２の上に導電材層３を形成した後、周
知のフォトリソグラフィ処理により所望のパターンを有
するレジスト層４Ａ〜４Ｃを形成し、これらのレジスト
層をマスクとして導電材層３を選択的にドライエッチン
グする。

【０００４】（ロ）パターニング用のマスクとしてエッ
チング速度の遅いシリコンオキサイド膜やシリコンナイ
トライド膜を用いる（例えば、特開平２−１２５４２５
号公報参照）。また、パターニング用のマスクとしてシ
リコンオキサイド、シリコンナイトライド等の無機膜の
上にレジスト層を積層した積層膜を用いる（例えば、
Ｊ．−Ｓ．Ｍａａ ｅｔ ａｌ．：Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎｏｌ．Ｂ９（３），Ｍａｙ／Ｊｕｎ １
９９１ ｐ．１５９６−１５９７又はＰ．Ｅ．Ｒｉｌｅ
ｙ ｅｔ ａｌ．：Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈ
ｎｏｌｏｇｙ Ｆｅｂ．１９９３ ｐ．４７−５５等参
照）。

【０００５】（ハ）高反射率基板上でパターニングを行
なう際にパターニング用のマスクとして吸光性染料入り
のレジスト層を用いる。

【０００６】（ニ）高反射率基板上でパターニングを行
なう際にパターニングされるべき導電材層の表面に反射
防止膜を設ける。反射防止膜としては、シリコンナイト
ライド膜を用いる方法が知られており（例えば、特開平
１−２４１１２５号公報、特開平５−５５１３０号公報
等参照）、またＴｉＮ膜を用いる方法も知られている
（例えば、特開昭６０−２４０１２７号公報、特開昭６
１−１８５９２８号公報、特開昭６３−２３２４３２号
公報等参照）。

【０００７】

【発明が解決しようとする課題】上記した（イ）の方法
で微細配線のパターニングを行なうと、配線間隔（スペ
ース幅）に応じてエッチング速度が変化すること（エッ
チング速度のマイクロローディング効果）により配線形
成歩留りが低下する不都合がある。

【０００８】すなわち、図１９に示すようにレジスト層
４Ａ，４Ｂ，４Ｃの順にスペース幅が減少していくよう
なパターンにあっては、図２０に示すようにスペース幅
が狭いほどエッチング速度が低下することがある。この
ため、スペース幅が狭い個所で所定量のエッチングを行
なうようにすると、スペース幅が広い個所では、エッチ
ング過剰となり、絶縁膜２等の下地膜の膜減りが増大す
ることがある。

【０００９】また、上記したのとは反対にスペース幅が
小さくなるとエッチング速度が増大することもある。す
なわち、図２１に示すようにレジスト層４ａ，４ｂ，４
ｃ，４ｄの順にスペース幅が減少していくようなパター
ンにあっては、図２２に示すようにスペース幅の減少に
つれてエッチング速度が増大することがある。このた
め、スペース幅が広い個所で所望量のエッチングを行な
うようすると、スペース幅が狭い個所では、エッチング
過剰となり、下地に対する選択比が低い場合は、Ｘ₁ ，
Ｘ₂ の個所に示すように下地抜けが生ずることがある。

【００１０】さらに、上記のような微細配線パターニン
グでは、スペース幅に応じてエッチング形状又は寸法が
変化すること（エッチング形状のマイクロローディング
効果）により配線形成歩留りが低下する不都合もある。

【００１１】すなわち、図２３に示すように密集したレ
ジスト層４Ｐ，４Ｑをマスクとしてドライエッチングを
行なうことにより密集した配線層３Ｐ，３Ｑを得る場
合、例えば配線層３Ｐの幅Ｗ_D は、レジスト層４Ｐの幅
Ｗ₀ にほぼ等しくなる（Ｗ_D ≒Ｗ₀ ）。これに対し、図
２４に示すように孤立した幅Ｗ₀ のレジスト層４Ｒをマ
スクとしてドライエッチングを行なうことにより孤立し
た配線層３Ｒを得る場合には、配線層３Ｒの幅Ｗ_I は、
図２３に示した幅Ｗ_D よりも大きくなる（Ｗ_I ＞Ｗ_D ）
のが一般的であり、例外的にＷＳｉ₂ ／ポリＳｉ積層
（ポリＳｉ層上にＷＳｉ₂ 層を積層したもの）のエッチ
ングでは、Ｗ_I ＜Ｗ_D となることもある。

【００１２】Ｗ_I ＞Ｗ_D になる例としては、エッチング
ガスとしてＢＣｌ₃ ／Ｃｌ₂ を用いてＡｌ合金をエッチ
ングする場合、エッチングガスとしてＣｌ₂ ／Ｏ₂ 、Ｃ
ｌ₂／Ｎ₂ 又はＳＦ₆ ／Ｃ₂ Ｃｌ₃ Ｆ₃ 等を用いてポリ
Ｓｉ層又はポリサイド層（ポリＳｉ層上にシリサイド層
を積層したもの）をエッチングする場合などがある。ま
た、Ｗ_I ＜Ｗ_D になる例としては、図１８について後述
するようなマグネトロンＲＩＥ（反応性イオンエッチン
グ）装置においてエッチングガスとしてＨＢｒ／ＳＦ₆
を用いてポリサイド層をエッチングする場合などがあ
る。

【００１３】ところで、上記のような微細配線パターニ
ングにあっては、レジスト等のマスク材の膜減り量の増
大（対マスク選択比の低下）により配線形成歩留りが低
下する不都合もある。

【００１４】すなわち、ドライエッチングにおいては、
ガスとマスク材との化学反応に加えてイオンあるいは運
動エネルギーを持った粒子がマスク材に衝突することに
よってマスク材に膜減りが生ずる。運動エネルギーを持
った粒子がマスク材に衝突する場合、マスク材は、図２
５でレジスト層４Ｓに示すように肩が落ちたような形に
なる。マスク材の肩部の角度は、最もスパッタ効率がよ
くなるような値となる。しかし、実際の角度は、純粋に
物理的なスパッタエッチングで効率がよい４５°とはな
らない。マスク材の肩部がスパッタされる現象を「ファ
セッティング」と呼び、肩部にできた面を「ファセッ
ト」と呼ぶ。

【００１５】図２５は、レジスト層４Ｓをマスクとして
導電材層３をドライエッチングして配線層を形成する工
程を示すもので、ライン幅（配線幅）Ｋは、導電材層３
の厚さＴに近い小さな値に設定されている。図２５に示
すようにファセッティングが生じても、左右のファセッ
トが接するまではレジスト層４Ｓの上面が存在してお
り、レジストの膜減り量ΔＴ₁ は、導電材層（被エッチ
ング材層）３の膜厚Ｔに比べて十分大きなパターンのレ
ジストの膜減り量に等しい。

【００１６】ところが、図２６に示すようにエッチング
が進行して左右のファセットが接するようになると、レ
ジストの膜減り量ΔＴ₂ は、導電材層３の膜厚に比べて
十分大きなパターンのレジストの膜減り量より大きくな
る。これは、ファセッティングの膜厚方向の成分と膜厚
方向のレジストエッチング速度との和がレジストの膜減
り速度になるためであろうと発明者は考えている。

【００１７】このような現象は、配線幅が小さくなるほ
ど顕著である。すなわち、配線が細くなるほど実効的な
対レジスト選択比が低下する。

【００１８】図２７は、レジスト膜減り量と、対レジス
ト選択比と、レジストテーパ角θとについてライン幅Ｋ
依存性を示すものである。レジストテーパ角θは、図２
６に示すようにいずれかのファセットの延長線と導電材
層３の底面とが交差する角度である。図２７のデータ
は、図１６について後述するようなマイクロ波プラズマ
エッチャにおいて、エッチングガスとしてＢＣｌ₃ ／Ｃ
ｌ₂ を用いてＡｌ合金をエッチングした際に得られたも
のであり、これによればライン幅Ｋの減少に伴いレジス
ト膜減り量が増大する（対レジスト選択比が低下する）
と共にレジストテーパ角θが増大することがわかる。

【００１９】エッチングマスクとして使用されるレジス
ト層の厚さを薄くすると、フォトリソグラフィの焦点深
度が深くなり、微細なパターン形成が可能となる。ま
た、レジスト層の厚さを薄くすることで、ドライエッチ
ングのマイクロローディング効果も低減される。

【００２０】しかしながら、図２５〜２７に関して前述
したように、配線の微細化に伴って配線のエッチングマ
スクに対する実質的な選択比は低下するので、レジスト
層を薄くすると、エッチング中にレジスト層が消失して
配線が断線に至ることがある。従って、レジスト層をあ
まり薄くすることはできない。

【００２１】パターンの微細化に伴う対マスク選択比の
低下等の問題点を解決するには、マスク材に対して高い
選択性を有するエッチング技術を開発するか又は高い選
択性を有するマスク材を採用する必要がある。前述した
（ロ）の方法は、マスク材に対するエッチング選択比を
高くする方法として有効である。

【００２２】しかしながら、パターニング用のマスクと
してシリコンオキサイド膜を用いる方法では、シリコン
オキサイド膜が反射防止膜として機能しないという問題
点がある。反射防止膜については後述する。また、パタ
ーニング用のマスクとしてシリコンナイトライド膜を用
いる方法では、シリコンナイトライド膜の反射防止機能
が不十分であるという問題点がある。その上、いずれの
方法でも、エッチング後に無機のマスク材が配線又は電
極の表面に残存することになり、後工程で基板が高温を
経験すると、マスク材と導電材との熱膨張係数の違いに
よりマスク材が配線又は電極の表面から剥れてパーティ
クルとなり、歩留りを低下させるという問題点がある。

【００２３】ところで、高反射率基板上に配線を形成す
るに際しては、基板表面での乱反射によりパターンの寸
法精度が低下する不都合がある。

【００２４】すなわち、図２８に示すように半導体基板
１の表面に絶縁膜５Ａ，５Ｂにより段差がある場合、基
板表面に配線材層６Ａを介してレジスト層７Ａを形成
し、レジスト層７Ａに対して所望のパターンを有するマ
スク８を介して光９を照射して露光処理を行なうと、反
射率の高い配線材層６Ａの斜面ＡＢ，ＣＤで光が反射さ
れてレジスト層７Ａの露光すべきでない領域にまで光が
回り込み、該領域を感光させてしまう。この後、レジス
ト現像を行なうと、図２９に示すようなパターンを有す
るレジスト層７が得られる。

【００２５】レジスト層７は、図２９，３０に示すよう
に平坦部では断面形状が矩形となり且つ所望の幅Ｗ₁ が
得られるが、図２９，３１に示すように絶縁膜５Ａ，５
Ｂに挟まれた部分では断面形状が半円状となり且つ所望
の幅Ｗ₁ より狭い幅Ｗ₂ しか得られない。このため、レ
ジスト層７をマスクとして配線材層６Ａをドライエッチ
ングして配線層を形成すると、配線層には幅Ｗ₂ の部分
で細りや断線が生ずることになる。

【００２６】高反射率基板上に配線を形成するに際して
は、反射率が異なる場所でパターン寸法が異なるという
問題もある。

【００２７】一例として、図３２に示すように基板１上
に絶縁膜５及びゲート電極層１０を覆って絶縁膜１１を
形成した後、レジスト層１２をマスクとするドライエッ
チング処理により基板表面に達する接続孔１１ａとゲー
ト電極層１０に達する接続孔１１ｂとを形成する場合、
接続孔１１ａの寸法Ｗ_Ａよりも接続孔１１ｂの寸法Ｗ_Ｂ
の方が大きくなる。このように接続孔１１ｂの寸法が大
きくなると、フォトリソグラフィ工程での位置合せ余裕
が少なくなり、図３３に示すように接続孔１１ｂがゲー
ト電極層１０からずれた位置に形成されることがある。
この結果、配線層１３は、ゲート電極層１０と基板表面
とを電気的に短絡させるように形成される。このような
事態を防ぐには、設計的に位置合せ余裕を大きくする必
要があり、集積度の低下を招く。

【００２８】反射率が高い場所で接続孔の寸法が大きく
なるのは、レジスト層１２の孔の直径Ｒが大きくなるこ
とによるもので、孔の直径Ｒが大きくなる理由は、次の
ように説明される。

【００２９】すなわち、フォトリソグラフィ技術におい
ては、レジストを現像液に溶けにくくしている感光剤を
光照射部分のみ分解させて現像液に溶かすことによって
パターンを形成している。感光剤の分解量は、露光エネ
ルギーを増やすと増加する。従って、図３４に示すよう
に孔の直径Ｒは、露光エネルギーの増加に伴って増大す
る。

【００３０】ゲート電極層１０のように反射率が高い物
体がレジスト層１２の下方に存在すると、かかる物体か
らの反射光がレジスト層１２に加えられる。このため、
レジスト層１２に吸収される実効的な露光エネルギー
は、反射率が低い場所に比べて大きくなる。従って、感
光剤の分解が促進され、孔の直径Ｒが大きくなる。

【００３１】前述した（ハ）の方法では、露光用の光を
吸収するような染料をレジスト層に添加するので、光の
反射による寸法精度の低下をある程度抑制することがで
きる。

【００３２】しかしながら、図３５に示すように絶縁膜
５を覆う配線材層１４の上に所望のパターンを有する染
料入りレジスト層１５を形成すると、レジスト層１５の
断面形状は、裾をひいたテーパ状となる。これは、レジ
ストの露光エネルギーがレジスト表面から深くなるにつ
れて減衰し、レジストパターンの寸法は、露光エネルギ
ーが小さくなるほど太くなることによるものである。レ
ジスト層１５の裾部ａ，ｂは、レジスト層１５をマスク
として配線材層１４をドライエッチングして配線層を形
成する際に、ドライエッチングによりエッチングされて
しまい、配線層に細りが生ずることがある。また、レジ
スト層１５は、染料を含むため、フォトリソグラフィ工
程での解像度が低下する。従って、前記（ハ）の方法
は、パターンの微細化には不向きである。

【００３３】一方、前述した（ニ）の方法は、レジスト
層の下で導電材層の表面に反射防止膜を設けて光反射を
抑制するので、光反射による寸法精度の低下を防止する
のに有効であり、しかも前記（ハ）の方法にあったよう
な問題点もない。

【００３４】しかしながら、前記（ニ）の方法は、反射
防止膜を用いるものの、エッチングマスクとしては十分
な厚さのレジスト層を用いるので、ドライエッチング時
のマイクロローディング効果を低減することができな
い。

【００３５】この発明の目的は、微細なパターンを有す
る導電層を寸法精度よく形成することができる新規な導
電層形成法を提供することにある。

【００３６】

【課題を解決するための手段】この発明に係る導電層形
成法は、基板の表面を覆う絶縁膜の上にポリシリコン層
又はポリサイド層からなる電極用又は配線用の第１の導
電材層を形成した後、該第１の導電材層の上にＴｉＮ層
又はＴｉＯＮ層からなる反射防止用の第２の導電材層を
形成する工程と、フォトリソグラフィ処理により前記第
２の導電材層の上に所望のパターンを有するレジスト層
を形成する工程と、前記レジスト層をマスクとするドラ
イエッチング処理により前記第２の導電材層をパターニ
ングして前記第２の導電材層の一部を残存させる工程
と、前記レジスト層を除去した後、前記第２の導電材層
の残存部をマスクとするドライエッチング処理により前
記第１の導電材層をパターニングすることにより前記第
１の導電材層の一部を残存させる工程であって、前記第
２の導電材層の残存部をマスクとするドライエッチング
処理では酸素又はフッ素を含むエッチングガスを用いる
ことにより前記第２の導電材層の残存部の表面に酸化チ
タン又はフッ化チタンを形成しつつ前記第１の導電材層
のパターニングを行なうものとを含み、前記第１の導電
材層の残存部と前記第２の導電材層の残存部との積層を
電極用又は配線用の導電層として用いるようにしたもの
である。

【００３７】このような導電層形成法にあっては、レジ
スト層の厚さを第２の導電材層をパターニングするには
足りるが第１の導電材層をパターニングするには足りな
い程度に設定してもよい。そして、第２の導電材層のパ
ターニングの後レジスト層を除去せずに、レジスト層と
第２の導電材層の残存部との積層をマスクとするドライ
エッチング処理により第１の導電材層をパターニングす
ることにより第１の導電材層の一部を残存させると共に
レジスト層を除去するようにしてもよい。

【００３８】

【作用】この発明によれば、ポリシリコン層又はポリサ
イド層からなる第１の導電材層をパターニングする際の
エッチングマスクとしてＴｉＮ層又はＴｉＯＮ層からな
る第２の導電材層の残存部が用いられる。第２の導電材
層としてＴｉＮ層を用いる場合、例えば３０〜５０ｎｍ
程度の厚さで反射防止効果が得られる。また、酸素又は
フッ素を含むエッチングガスを用いることにより第２の
導電材層の残存部の表面に酸化チタン又はフッ化チタン
を形成しつつ第１の導電材層のパターニングを行なうよ
うにしたので、第２の導電材層の残存部がエッチングマ
スクとしての機能を十分に果たすようになる。

【００３９】従って、第２の導電材層をパターニングす
る際に用いるレジスト層の厚さを薄くすることができ、
フォトリソグラフィ工程での焦点深度を向上させること
ができる。また、第１の導電材層をパターニングする際
には、エッチングマスクとしての第２の導電材層の残存
部が薄いので、マイクロローディング効果が低減され
る。

【００４０】また、上記したようにレジスト層と第２の
導電材層の残存部との積層をエッチングマスクとして用
いる場合は、第１の導電材層をパターニングする工程で
レジスト層が除去されるので、レジスト層を除去するた
めの独立した工程が不要である。

【００４１】

【実施例】図１〜図１５は、この発明の一実施例に係る
ＭＯＳ型ＩＣの製法を示すもので、各々の図に対応する
工程（１）〜（１５）を順次に説明する。

【００４２】（１）例えばシリコンからなる半導体基板
３０の表面に周知の選択酸化処理によりシリコンオキサ
イドからなるフィールド絶縁膜３２を形成する。絶縁膜
３２は、アクティブ領域を配置するための孔３２Ａ，３
２Ｂを有する。孔３２Ａ，３２Ｂ内の基板表面を酸化し
てシリコンオキサイドからなるゲート絶縁膜３４Ａ，３
４Ｂを形成する。絶縁膜３４Ａ，３４Ｂとしては、Ｓｉ
₃ Ｎ₄ 膜を用いてもよい。

【００４３】（２）基板上面に絶縁膜３２，３４Ａ，３
４Ｂを覆ってゲート電極用の電極材層３６を堆積した
後、電極材層３６の上に反射防止用兼エッチングマスク
用の導電材層３８を堆積する。電極材層３６としては、
ポリＳｉ層又はポリサイド層（例えばＷＳｉ₂ ／ポリＳ
ｉ層）を用いることができる。また、導電材層３８とし
ては、ＴｉＮ層又はＴｉＯＮ層を用いることができ、い
ずれの層もＣＶＤ（ケミカル・ベーパー・デポジショ
ン）法又は反応性スパッタ法により堆積可能である。導
電材層３８の厚さは、反射防止効果が得られる最小の厚
さとすることができ、例えばＴｉＮ層又はＴｉＯＮ層を
用いると共に露光にｉ線又はｇ線の光を用いる場合、３
０〜５０ｎｍ程度あればよい。

【００４４】（３）図３〜５の工程では、フォトリソグ
ラフィ処理により所望のレジストパターンを形成する。
まず、回転塗布法等により基板上面に導電材層３８を覆
ってレジスト層４０を形成する。

【００４５】（４）次に、露光処理を行なう。すなわ
ち、所望のゲート電極形成パターンを有する遮光性マス
クＭ_A ，Ｍ_B を介してレジスト層４０に露光用の光ＵＶ
を照射する。

【００４６】（５）次に、レジスト層４０に現像処理を
施し、所望のパターンを有するレジスト層４０Ａ，４０
Ｂを残存させる。レジスト層４０Ａ，４０Ｂの厚さは、
導電材層３８をパターニングするには足りるが電極材層
３６をパターニングするには足りない程度に薄くてよ
く、例えば０．５μｍにすることができる。

【００４７】（６）レジスト層４０Ａ，４０Ｂをマスク
とするドライエッチング処理により導電材層３８をパタ
ーニングして導電材層３８Ａ，３８Ｂ（いずれも導電材
層３８の一部）を残存させる。このとき、エッチングガ
スとしては、Ｃｌ₂ を用いるとよい。

【００４８】（７）アッシング処理によりレジスト層４
０Ａ，４０Ｂを除去する。別の方法としては、有機溶剤
を用いる洗浄処理等によりレジスト層４０Ａ，４０Ｂを
除去してもよい。

【００４９】（８）導電材層３８Ａ，３８Ｂをマスクと
するドライエッチング処理により電極材層３６をパター
ニングして電極材層３６Ａ，３６Ｂ（いずれも電極材層
３６の一部）を残存させる。電極材層３６Ａ及び導電材
層３８Ａの積層は、ゲート電極層４２Ａを構成し、電極
材層３６Ｂ及び導電材層３８Ｂの積層は、ゲート電極層
４２Ｂを構成する。

【００５０】電極材層３６のパターニングにおいて、エ
ッチングガスとしては、Ｃｌ₂ ／Ｏ₂ 、Ｃｌ₂ ／ＳＦ
₆ 、ＨＢｒ／ＳＦ₆ 、ＨＢｒ／Ｏ₂ などのＯ₂ 又はＦを
含むガスを使用するとよい。Ｏ₂ 又はＦを含むガスを使
用すると、ＴｉＮ（又はＴｉＯＮ）の表面に蒸気圧の低
い酸化チタン（ＴｉＯ，ＴｉＯ₂ ，Ｔｉ₂ Ｏ₃ ）又はフ
ッ化チタン（ＴｉＦ₃ ）が形成され、ＴｉＮ（又はＴｉ
ＯＮ）のエッチング進行を抑制する。このため、ＴｉＮ
（又はＴｉＯＮ）の層は、エッチングマスクとしての機
能を十分に果たす。

【００５１】（９）電極層４２Ａ，４２Ｂ及び絶縁膜３
２をマスクとして基板表面に導電型決定不純物のイオン
ＩＯＮを選択的に注入することにより低不純物濃度のソ
ース領域及びドレイン領域を形成する。そして、電極層
４２Ａ，４２Ｂにそれぞれサイドスペーサ４４Ａ，４４
Ｂを設けた後再び上記したと同様に選択的イオン注入処
理を行なうことにより高不純物濃度のソース領域及びド
レイン領域を形成する。この結果、いずれも低濃度部を
有するソース領域４６Ｓ₁ ，４６Ｓ₂ 及びドレイン領域
４６Ｄ₁ ，４６Ｄ₂ が得られる。ＭＯＳ型トランジスタ
Ｔ_A は、電極層４２Ａ、ソース領域４６Ｓ₁ 及びドレイ
ン領域４６Ｄ₁ を含むものであり、ＭＯＳ型トランジス
タＴ_B は、電極層４２Ｂ、ソース領域４６Ｓ₂ 及びドレ
イン領域４６Ｄ₂ を含むものである。

【００５２】（１０）ＣＶＤ法等により基板上面にトラ
ンジスタＴ_A ，Ｔ_B 及び絶縁膜３２を覆って層間絶縁膜
４８を形成する。絶縁膜４８としては、シリコンオキサ
イド膜、シリコンナイトライド膜、ＰＳＧ（リンケイ酸
ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜
等を用いることができる。

【００５３】（１１）フォトリソグラフィ処理により絶
縁膜４８の上に所望の接続孔形成パターンを有するレジ
スト層５０を形成する。絶縁膜４８が透明性を有する場
合、各々ゲート電極層を構成する導電材層３８Ａ，３８
Ｂは、レジスト層５０に露光処理を施す際に反射防止膜
として働くので、ゲート電極層の上方ではレジストパタ
ーンの寸法精度が良好である。

【００５４】（１２）レジスト層５０をマスクとするド
ライエッチング処理により絶縁膜４８にソース用の接続
孔４８ａ、ゲート用の接続孔４８ｂ，４８ｃを形成す
る。導電材層３８Ａ，３８Ｂの表面に前述したように酸
化チタン、フッ化チタン等の絶縁膜が形成される場合
は、良好な電気接触を得るために接続孔４８ｂ，４８ｃ
を導電材層３８Ａ，３８Ｂをそれぞれ介して電極材層３
６Ａ，３６Ｂに達するように形成する。導電材層３８
Ａ，３８Ｂの表面に絶縁膜が形成されない場合は、接続
孔４８ｂ，４８ｃを導電材層３８Ａ，３８Ｂの表面に達
するように形成してもよい。この後、レジスト層５０を
除去する。

【００５５】（１３）基板上面に絶縁膜４８及び接続孔
４８ａ〜４８ｃを覆ってＡｌ又はＡｌ合金等の配線材層
５２を堆積する。そして、配線材層５２の上にＴｉＮ又
はＴｉＯＮ等の反射防止用兼エッチングマスク用の導電
材層５４を図２の工程で述べたと同様に形成する。

【００５６】（１４）フォトリソグラフィ処理により導
電材層５４の上に所望の配線形成パターンを有するレジ
スト層５６を形成する。

【００５７】（１５）レジスト層５６をマスクとするド
ライエッチング処理により導電材層５４をパターニング
して導電材層５４Ａ，５４Ｂ，５４Ｃ（いずれも導電材
層５４の一部）を残存させる。レジスト層５６を除去し
た後、導電材層５４Ａ，５４Ｂ，５４Ｃをマスクとする
ドライエッチング処理により配線材層５２をパターニン
グして配線材層５２Ａ，５２Ｂ，５２Ｃ（いずれも配線
材層５２の一部）を残存させる。配線材層５２Ａ及び導
電材層５４Ａの積層は、トランジスタＴ_A のソース用の
配線層５８Ｓ₁ を構成する。配線材層５２Ｂ及び導電材
層５４Ｂの積層は、トランジスタＴ_A のゲート用の配線
層５８Ｇ₁ を構成する。配線材層５２Ｃ及び導電材層５
４Ｃの積層は、トランジスタＴ_B のゲート用の配線層５
８Ｇ₂ を構成する。

【００５８】上記した実施例にあっては、図８又は図１
５の工程でレジスト層を除去した状態で電極材層３６又
は配線材層５２をパターニングしたが、レジスト層を除
去せずに、レジスト層と導電材層３８Ａ，３８Ｂ（又は
５４Ａ，５４Ｂ，５４Ｃ）との積層をマスクとしてパタ
ーニングを行なうようにしてもよい。このようにする
と、電極材層３６又は配線材層５２をパターニングする
際にドライエッチングによりレジスト層が除去される。
従って、レジスト層を除去するための独立の工程は不要
となる。

【００５９】ＴｉＮ層がエッチングマスクとして有効で
あることを確認するため、図１６，１７，１８に示すよ
うな３種類のドライエッチング装置を用いてＯ₂ やＦを
含むガスでＴｉＮ，ＷＳｉ₂ ，ポリＳｉをエッチングす
る実験が行なわれた。

【００６０】図１６は、マイクロ波プラズマエッチャの
一例を示すものである。プラズマチャンバ６０の周囲に
は、ソレノイドコイル６２が設けられると共に、チャン
バ６０には、マグネトロン６４から導波管６６を介して
２．４５ＧＨｚのマイクロ波ＭＷが供給される。チャン
バ６０内には、被処理ウエハ（基板）ＷＦを保持する電
極６８が設けられ、電極６８には、２ＭＨｚの高周波源
ＲＦが接続される。チャンバ６０内には、エッチングガ
スＧが供給されると共に、チヤンバ６０の下部は、排気
手段ＶＡＣに接続される。

【００６１】チャンバ６０内では、マイクロ波と磁場の
相乗作用によって広範囲な圧力下で均一・高密度のプラ
ズマを発生可能である。電極６８へ供給される高周波電
力を調整することによりウエハＷＦに入射するイオンエ
ネルギーを制御可能である。

【００６２】図１７は、ＥＣＲプラズマエッチャの一例
を示すものである。プラズマチャンバ７０の周囲には、
マグネットコイル７２が設けられると共に、コイル７２
の内側でチャンバ７０の周囲には、冷却水ＣＬを通す配
管が設けられている。チャンバ７０には、２．４５ＧＨ
ｚのマイクロ波ＭＷが供給されると共に、エッチングガ
スＧが供給される。チャンバ７０の下部には、エッチン
グチャンバ７４が連結されており、チャンバ７４には、
チャンバ７０からプラズマ流ＰＬが供給される。チャン
バ７４内には、被処理ウエハＷＦを保持する電極７６が
設けられており、電極７６には、１３．５６ＭＨｚの高
周波源ＲＦが接続される。チャンバ７４の下部は、排気
手段ＶＡＣに接続される。

【００６３】図１８は、マグネトロンＲＩＥ装置の一例
を示すものである。反応室８０内には、被処理ウエハＷ
Ｆを保持する電極８２が設けられており、電極８２に
は、１３．５６ＭＨｚの高周波源ＲＦが接続されてい
る。反応室内には、図示しないコイル又は永久磁石によ
りウエハＷＦの表面に平行な磁場Ｂが形成されると共
に、上方からエッチングガスＧが供給される。反応室８
０の下部は、排気手段ＶＡＣに接続される。

【００６４】（Ａ）マイクロ波プラズマエッチャを使用
した場合 図１６に示すようなマイクロ波プラズマエッチャを用い
てＴｉＮ，ＷＳｉをエッチングしたところ、次の表１に
示すようなデータが得られた。

【００６５】

【表１】 この場合、固定条件は、ガス圧力＝５ｍＴｏｒｒ、ＲＦ
（２ＭＨｚ）パワー＝３０Ｗ、マイクロ波パワー（マグ
ネトロンのアノード電流）＝１６０ｍＡ、電極冷却水温
度＝２０℃、上記コイル電流＝２０．５Ａ、下部コイル
電流７．５Ａであった。

【００６６】表１によれば、Ｃｌ₂ にＯ₂ を添加する
と、ＴｉＮのエッチング速度が低下し、ＷＳｉ₂ に対す
る選択比が向上することがわかる。

【００６７】（Ｂ）ＥＣＲプラズマエッチャを使用した
場合 図１７に示すようなＥＣＲプラズマエッチャを使用して
４０ｎｍの厚さのＴｉＮを５分間エッチングしたとこ
ろ、ＴｉＮは、殆どエッチングされなかった。このとき
のエッチング条件は、Ｃｌ₂ ／Ｏ₂ ＝２５／１１ｓｃｃ
ｍ、ガス圧＝２ｍＴｏｒｒ、ＲＦ（１３．５６ＭＨｚ）
パワー＝３４Ｗ、マイクロ波（２．４５ＧＨｚ）パワー
＝１４００Ｗ、電極冷却水温度＝１５℃であった。

【００６８】仮に、４０ｎｍの厚さのＴｉＮが５分間で
エッチングされたとしても、ＴｉＮのエッチング速度
は、８ｎｍ／分である。従って、ＴｉＮのエッチング速
度は、８ｎｍ／分以下であるといえる。

【００６９】ＴｉＮと同様の条件でＷＳｉ₂ ，ポリＳｉ
をエッチングしたところ、次の表２に示すようなデータ
が得られた。

【００７０】

【表２】 一例として、ＷＳｉ₂ ／ポリＳｉ＝２００／１５０ｎｍ
のポリサイド層をＴｉＮ層をマスクとしてドライエッチ
ングする場合、ＷＳｉ₂ 、ポリＳｉのＴｉＮに対する選
択比は、それぞれ＞３５．１、＞３０．３であるから、
オーバーエッチングを３０％行なったとしてもＴｉＮ層
の厚さが１３．９ｎｍ以上であれば、ＴｉＮ層はエッチ
ングマスクとして機能する。

【００７１】一方、ＴｉＮ層をＷＳｉ₂ 層上で反射防止
膜として使用する場合、露光用にｉ線又はｇ線の光を用
いるものとすると、ＴｉＮ層の厚さが３０〜５０ｎｍで
良好な特性が得られる。従って、ＷＳｉ₂ 層上に反射防
止膜として堆積したＴｉＮ層は、エッチングマスクとし
て十分に機能するものである。

【００７２】（Ｃ）マグネトロンＲＩＥ装置を使用した
場合 図１８に示すようなマグネトロンＲＩＥ装置を使用して
ＴｉＮ，ＷＳｉ₂ ，ポリＳｉをエッチングしたところ、
次の表３に示すようなデータが得られた。このときのエ
ッチング条件は、ＨＢｒ／ＳＦ₆ ＝１５／４５ｓｃｃ
ｍ、圧力＝２０ｍＴｏｒｒ、ＲＦパワー＝２５０Ｗ、磁
束密度＝３０Ｇａｕｓｓ、冷却水温度＝４０℃であっ
た。

【００７３】

【表３】 表３の選択比から計算すると、ＷＳｉ₂ ／ポリＳｉ＝２
００／１５０ｎｍのポリサイド層をＴｉＮ層をマスクと
してドライエッチングする場合、ＴｉＮ層の厚さは、オ
ーバーエッチングを３０％行なうものとすれば４７．８
ｎｍあればよいことになる。また、ＷＳｉ₂ ／ポリＳｉ
＝１００／１００ｎｍであれば、ＴｉＮ層の厚さは、２
６．６ｎｍ（オーバーエッチ３０％）あればよいことが
わかる。

【００７４】要するに、Ｏ₂ やＦを含むガスを使用する
ドライエッチングでは、ＴｉＮに対するポリサイドの選
択比が高いので、ＴｉＮ層をエッチングマスクとして使
用できることがわかる。ＴｉＮ層の代りにＴｉＯＮ層を
使用した場合は、ＴｉＯＮに対するポリサイドの選択比
が更に高いので、エッチングマスクとしての機能が一層
向上する。

【００７５】

【発明の効果】以上のように、この発明によれば、ポリ
シリコン層又はポリサイド層からなる第１の導電材層を
パターニングする際のエッチングマスクとしてＴｉＮ層
又はＴｉＯＮ層からなる第２の導電材層の残存部を用い
ると共に第１の導電材層をパターニングする際には酸素
又はフッ素を含むエッチングガスを用いることにより第
２の導電材層の残存部の表面に酸化チタン又はフッ化チ
タンを形成しつつパターニングを行なうことで第２の導
電材層の残存部がエッチングマスクとしての機能を十分
に果たすようにしたので、（１）第２の導電材層をパタ
ーニングする際のレジスト膜厚を薄くすることでフォト
リソグラフィ工程での焦点深度が向上し、微細なパター
ン形成が可能となること、（２）第１の導電材層をパタ
ーニングする際にはエッチングマスクが薄いのでドライ
エッチング時のマイクロローディング効果が低減され、
寸法精度が向上することなどの効果が得られる。

【００７６】その上、反射防止用の導電材層と薄いレジ
スト層との積層をエッチングマスクとして用いると、レ
ジスト層除去のための独立の工程が不要となる付加的効
果もある。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るＭＯＳ型ＩＣの製
法におけるゲート絶縁膜形成工程を示す基板断面図であ
る。

【図２】 図１の工程に続く電極材及び導電材の堆積工
程を示す基板断面図である。

【図３】 図２の工程に続くレジスト被着工程を示す基
板断面図である。

【図４】 図３の工程に続くレジスト露光工程を示す基
板断面図である。

【図５】 図４の工程に続くレジスト現像工程を示す基
板断面図である。

【図６】 図５の工程に続く導電材エッチング工程を示
す基板断面図である。

【図７】 図６の工程に続くレジスト除去工程を示す基
板断面図である。

【図８】 図７の工程に続く電極材エッチング工程を示
す基板断面図である。

【図９】 図８の工程に続くソース・ドレイン形成工程
を示す基板断面図である。

【図１０】 図９の工程に続く層間絶縁膜形成工程を示
す基板断面図である。

【図１１】 図１０の工程に続くレジストパターン形成
工程を示す基板断面図である。

【図１２】 図１１の工程に続く接続孔形成工程を示す
基板断面図である。

【図１３】 図１２の工程に続く配線材及び導電材の堆
積工程を示す基板断面図である。

【図１４】 図１３の工程に続くレジストパターン形成
工程を示す基板断面図である。

【図１５】 図１４の工程に続く配線パターニング工程
を示す基板断面図である。

【図１６】 マイクロ波プラズマエッチャの一例を示す
断面図である。

【図１７】 ＥＣＲプラズマエッチャの一例を示す断面
図である。

【図１８】 マグネトロンＲＩＥ装置の一例を示す断面
図である。

【図１９】 狭いスペースでエッチング速度が低下する
状況を示す基板断面図である。

【図２０】 スペース幅とエッチング速度との関係を示
す基板断面図である。

【図２１】 狭いスペースでエッチング速度が上昇する
状況を示す基板断面図である。

【図２２】 スペース幅とエッチング速度との関係を示
す基板断面図である。

【図２３】 密集配線層のエッチング状況を示す基板断
面図である。

【図２４】 孤立配線層のエッチング状況を示す基板断
面図である。

【図２５】 微細配線パターニングにおけるマスク材の
エッチング状況を示す断面図である。

【図２６】 図２５の場合よりエッチングが進行した状
況を示す断面図である。

【図２７】 ライン幅とレジスト膜減り量、対レジスト
選択比及びレジストテーパ角との関係を示すグラフであ
る。

【図２８】 段差を有する基板上でのレジスト露光状況
を示す基板断面図である。

【図２９】 図２８のレジスト現像状況を示す基板上面
図である。

【図３０】 図２９のＸ−Ｘ’線に沿う断面図である。

【図３１】 図２９のＹ−Ｙ’線に沿う断面図である。

【図３２】 基板の反射率が場所によって異なる場合の
接続孔形成状況を示す基板断面図である。

【図３３】 接続孔形成位置がずれた場合の配線形成状
況を示す基板断面図である。

【図３４】 露光エネルギーと孔の直径との関係を示す
グラフである。

【図３５】 染料入りレジスト層の形成工程を示す基板
断面図である。

【符号の説明】

３０：半導体基板、３２，３４Ａ，３４Ｂ，４８：絶縁
膜、３６：電極材層、３８，５４：導電材層、４０，５
０，５６：レジスト層、４２Ａ，４２Ｂ：電極層、５
２：配線材層、５８Ｓ₁ ，５８Ｇ₁ ，５８Ｇ₂ ：配線
層、Ｔ_A ，Ｔ_B ：トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/28 - 21/288 H01L 21/302 H01L 21/306 H01L 21/3065 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】基板の表面を覆う絶縁膜の上にポリシリコ
   ン層又はポリサイド層からなる電極用又は配線用の第１
   の導電材層を形成した後、該第１の導電材層の上にＴｉ
   Ｎ層又はＴｉＯＮ層からなる反射防止用の第２の導電材
   層を形成する工程と、 フォトリソグラフィ処理により前記第２の導電材層の上
   に所望のパターンを有するレジスト層を形成する工程
   と、 前記レジスト層をマスクとするドライエッチング処理に
   より前記第２の導電材層をパターニングして前記第２の
   導電材層の一部を残存させる工程と、 前記レジスト層を除去した後、前記第２の導電材層の残
   存部をマスクとするドライエッチング処理により前記第
   １の導電材層をパターニングすることにより前記第１の
   導電材層の一部を残存させる工程であって前記第２の導
   電材層の残存部をマスクとするドライエッチング処理で
   は酸素又はフッ素を含むエッチングガスを用いることに
   より前記第２の導電材層の残存部の表面に酸化チタン又
   はフッ化チタンを形成しつつ前記第１の導電材層のパタ
   ーニングを行なうものとを含み、 前記第１の導電材層の残存部と前記第２の導電材層の残
   存部との積層を電極用又は配線用の導電層として用いる
   導電層形成法。
2. 【請求項２】基板の表面を覆う絶縁膜の上にポリシリコ
   ン層又はポリサイド層からなる電極用又は配線用の第１
   の導電材層を形成した後、該第１の導電材層の上にＴｉ
   Ｎ層又はＴｉＯＮ層からなる反射防止用の第２の導電材
   層を形成する工程と、 フォトリソグファフィ処理により前記第２の導電材層の
   上に所望のパターンを有するレジスト層を形成する工程
   であって、該レジスト層の厚さを前記第２の導電材層を
   パターニングするには足りるが前記第１の導電材層をパ
   ターニングするには足りない程度に設定するものと、 前記レジスト層をマスクとするドライエッチング処理に
   より前記第２の導電材層をパターニングして前記第２の
   導電材層の一部を残存させる工程と、 前記レジスト層と前記第２の導電材層の残存部との積層
   をマスクとするドライエッチング処理により前記第１の
   導電材層をパターニングすることにより前記第１の導電
   材層の一部を残存させると共に前記レジスト層を除去す
   る工程であって、前記レジスト層と前記第２の導電材層
   の残存部との積層をマスクとするドライエッチング処理
   では酸素又はフッ素を含むエッチングガスを用いること
   により前記第２の導電材層の残存部の表面に酸化チタン
   又はフッ化チタンを形成しつつ前記第１の導電材層のパ
   ターニングを行なうものとを含み、 前記第１の導電材層の残存部と前記第２の導電材層の残
   存部との積層を電極用又は配線用の導電層として用いる
   導電層形成法。