JP2858537B2 - 位相比較回路及びｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＶＴＲ，ディスクプ
レーヤ，あるいは通信機器などの電子機器において、多
値信号波形からタイミング抽出のためのクロックを得る
場合に好適な位相比較回路及びＰＬＬ回路に関するもの
である。

【０００２】

【背景技術と発明が解決しようとする課題】多値信号か
ら情報を識別するためのクロック信号を得る背景技術と
しては、特開平２−１５６４７５号公報に開示された
「デジタル信号の記録再生装置」がある。これは、記録
再生におけるエラ−の低減，再生信号の品質向上を目的
としたもので、通常再生か特殊再生かの再生状態に応じ
てイコライザ回路の特性を切り換えるようにしたもので
ある。

【０００３】特開平３−１６３３７号公報には、「タイ
ミング抽出方式およびそれを利用した通信システム」が
開示されている。この背景技術は、高速伝送を行うこと
を目的としたもので、Ｎ値信号からＮ−１種類のゼロク
ロスタイミングが弁別され、更にそのタイミングに同期
した１つのクロックが選択される。

【０００４】また、特開平４−６０９０５号公報には、
伝送路を狭帯域化してコスト低減を図ることを目的とし
た「デイジタル磁気記録再生装置」が開示されている。
これは、低コストで安定にクロックを生成することを目
的としたもので、積分信号の零クロス検出を含めた３つ
のコンパレ−タの出力からＰＬＬ回路のクロックが得ら
れる。

【０００５】ところで、パーシャルレスポンスクラス４
検出などの３値検出を行う場合には、「ＰＣＭ−ＶＴＲ
実験機の試作」（電子情報通信学会技術報告ＭＲ７９−
８）の例に見るように、データ検出用の経路とクロック
生成用の経路を別々に持っている。図１１にはその様子
が示されており、アンプ９００で増幅された入力再生信
号は、波形等化器９０２による波形等化の後、パーシャ
ルレスポンス検出器９０４，クロック生成回路９０６に
それぞれ供給される。Ｄ−フリップフロップ９０８で
は、クロック生成回路９０６から供給された抽出クロッ
クに基づいてデータ抽出が行われる。このように、矢印
Ｆ１で示すデータ検出用経路と、矢印Ｆ２で示すクロッ
ク生成用経路とが別々となっている。

【０００６】これは、３値の信号から直接的にクロック
の位相を定めるような信号を得ることが困難であること
が理由である。このため、クロックの生成用に例えば信
号を積分して２値に変換し、ゼロクロスコンパレートな
どを行うことにより、パーシャルレスポンス検出器の入
力信号とは違った形の信号に変換してクロックを生成し
ている。

【０００７】その結果、前記Ｆ１，Ｆ２の経路間に回路
遅延の影響で位相のずれが生じるため、ディレイライン
を挿入するなどして位相ずれを補正する必要が生ずる。
更に、可変速再生時にデータレートが変化すると、固定
の補正量では最適のストローブ点にロックさせることが
困難となるという不都合もある。

【０００８】このように、各種の手法が提案されている
が、多値に等化される信号から直接クロックを再生する
ことは、非常に困難を伴う。特に、３値程度あればとも
かく、それ以上の多値の場合にも適用できる有効な手法
が要望されるに至っている。この発明は、以上の点に着
目したもので、多値信号波形から直接クロックを生成で
き、位相ずれ補正を必要としないＰＬＬなどに好適な位
相比較回路及びＰＬＬ回路を提供することを、その目的
とするものである。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、この発明は、デジタル符号の論理値を示す多値信号
波形からいずれか一つのレベルに対する論理値の検出信
号を得る検出信号出力手段； 前記検出信号のパルスの第１のエッジと第１のエッジの
直後に来るクロック信号の第１のストローブポイントと
の間隔を示す第１の制御信号を出力し、前記第１のスト
ローブポイントから次の第２のストローブポイントまで
の間に検出信号の第２のエッジがある場合には、前記第
１のストローブポイントと第２のエッジとの間隔を示す
第２の制御信号を出力し、前記第１のストローブポイン
トから次の第２のストローブポイントまでの間に検出信
号の第２のエッジがない場合には、前記第１のストロー
ブポイントからクロック信号の１周期の間隔を示す第３
の制御信号を出力するとともに、第２のエッジと第２の
エッジの直後に来るストローブポイントとの間隔を示す
第４の制御信号を出力する制御信号出力手段； 第１の制御信号と第２の制御信号との差、あるいは、第
１及び第４の制御信号の和と第３の制御信号との差を誤
差信号として、前記多値信号波形からデジタル符号の論
理値を得る際の最適抽出タイミングと前記クロック信号
のストローブポイントとの位相ずれを検出する位相ずれ
検出手段； を備えたことを特徴とする。他の発明は、デジタル符号
の論理値を示す多値信号波形からいずれか一つのレベル
に対する論理値の検出信号を得る検出信号出力手段； 前記検出信号のパルスの第１のエッジと第１のエッジの
直後に来るクロック信号のストローブポイントとの間隔
を示す第１の制御信号と、前記検出信号のパルスの第２
のエッジと第２のエッジの直後に来るクロック信号のス
トローブポイントとの間隔を示す第４の制御信号と、ク
ロック信号の１周期の間隔を示す第５の制御信号とを出
力する制御信号出力手段； 第１及び第５の制御信号の和と第４の制御信号との差を
誤差信号として、前記多値信号波形からデジタル符号の
論理値を得る際の最適抽出タイミングと前記クロック信
号のストローブポイントとの位相ずれを検出する位相ず
れ検出手段； を備えたことを特徴とする。

【００１０】主要な形態によれば、多値信号波形の複数
のレベルにそれぞれ対応する複数の検出信号出力手段を
備え、これらによってそれぞれ得られた検出信号に対し
て前記制御信号出力手段が制御信号を出力する。他の形
態によれば、前記位相ずれ検出手段は、前記制御信号出
力手段から次の制御信号が入力されるまで、検出した位
相ずれの値をホールドするチャージポンプ手段である。

【００１１】

【好ましい実施例の説明】この発明の位相比較回路及び
ＰＬＬ回路には数多くの実施例が有り得るが、ここでは
適切な数の実施例を示し、詳細に説明する。 ＜実施例１＞図１には、実施例１の主要部が示されてい
る。この例は、デジタル磁気記録ＶＴＲのデータ検出に
パーシャルレスポンス検出クラス４（ＰＲ４）を用いた
場合の適用例である。

【００１２】同図において、テープ１０に記録された信
号は、再生ヘッド１２によって読み出されるようになっ
ている。再生ヘッド１２の信号出力側は、再生アンプ１
４を介して波形等化器１６に接続されている。波形等化
器１６の出力側は、一方においてディレイライン１８に
接続されており、他方においてアナログ加算器２０に接
続されている。ディレイライン１８の出力側はアナログ
加算器２０に接続されており、その出力側は信号検出器
２２，２４にそれぞれ接続されている。信号検出器２
２，２４の出力側は、ＰＬＬ回路２６及び信号再生回路
２８にそれぞれ接続されている。

【００１３】次に、ＰＬＬ回路２６の入力側には、位相
比較器３０，３２が設けられている。位相比較器３０，
３２のチャージ信号Ｃの出力側はＯＲゲート３４に接続
されており、ディスチャージ信号Ｄの出力側はＮＯＲゲ
ート３６に接続されている。これらＯＲゲート３４，Ｎ
ＯＲゲート３６の出力側はアナログ加算器３８に接続さ
れており、これらによってチャージポンプ回路４０が構
成されている。アナログ加算器３８の出力側はループフ
ィルタ４２に接続されている。このループフィルタ４２
の出力側はＶＣＯ（電圧制御発振器）４４に接続されて
おり、このＶＣＯ４４の出力側が位相比較器３０，３
２，信号再生回路２８のクロック入力側にそれぞれ接続
されている。

【００１４】以上の各部のうち、ディレイライン１８
は、入力信号をクロック周期だけ遅延して出力するため
のものである。アナログ加算器２０は、入力信号をアナ
ログ的に加算するためのもので、この加算によって得ら
れる信号は、情報の伝送点で３値をとる。図２には、そ
の様子が示されている。波形等化器１６の出力が、例え
ば同図（Ａ）に示すような信号波形であるとすると、ア
ナログ加算器２０の出力は、同図（Ｂ）に示すような３
値レベルの信号になる。この３値の信号レベルを＋Ａ，
０，−Ａとすると、テープ１０に対する信号の記録側に
おけるプリコードの操作により、±Ａは２値デジタル信
号の論理値「Ｈ」に、０は２値デジタル信号の論理値
「Ｌ」に、それぞれ対応している。

【００１５】信号検出器２２は、入力３値信号の＋Ａを
検出するためのものである。図２に一例を示す。同図
中、（Ａ）は波形等化後の信号波形であり、アナログ加
算器２０の出力は同図（Ｂ）に示すようになる。この
（Ｂ）の加算信号を＋Ａスライスレベルでコンパレート
することで、同図（Ｃ）に示す上データが得られる。ま
た、信号検出器２４は、入力３値信号の−Ａを検出する
ためのものである。同図（Ｂ）の加算信号を−Ａスライ
スレベルでコンパレートすることで、同図（Ｄ）に示す
下データが得られる。

【００１６】次に、ＰＬＬ回路２６の位相比較器３０，
３２は、図３に示すような構成となっている。なお、位
相比較器３０，３２は同様の構成である。また、Ｄ−Ｆ
Ｆの２つの出力をＱ，ＱN（Ｑの反転）と表現する。同
図において、信号検出器２２又は２４から出力された上
データ又は下データは、バッファ５０に入力されるよう
になっている。このバッファ５０の正転出力側は、Ｄ−
フリップフロップ（以下「Ｄ−ＦＦ」と略称する）５２
のＤ入力に供給されている。Ｄ−ＦＦ５２のＤ入力及び
Ｑ出力はＡＮＤゲート５４に接続されており、Ｄ入力及
びＱN出力はＡＮＤゲート５６に接続されている。

【００１７】Ｄ−ＦＦ５２のＱ出力は、Ｄ−ＦＦ５８の
Ｄ入力に接続されている。このＤ−ＦＦ５８のＤ入力及
びＱ出力，及びバッファ５０の反転出力側は、ＡＮＤゲ
ート６０に接続されている。Ｄ−ＦＦ５８のＱN出力
は、ＡＮＤゲート５４の出力とともにＡＮＤゲート６２
に接続されている。このＡＮＤゲート６２の出力がディ
スチャージ信号出力となっている。他方、ＡＮＤゲート
５６及び６０の出力は、ＯＲゲート６４に接続されてい
る。このＯＲゲート６４の出力がチャージ信号出力とな
っている。ＰＬＬ回路２６のＶＣＯ４４から供給される
再生クロックは、Ｄ−ＦＦ５２，５８のクロック入力に
接続されている。

【００１８】次に、図４を参照しながら、位相比較器３
０，３２の動作を説明する。なお、両者の動作は同様で
あるので、位相比較器３０を代表して説明する。同図
（Ａ）は再生クロック、同図（Ｂ）は信号検出器２２か
ら供給された上データである。この上データがバッファ
５０を介してＤ−ＦＦ５２に供給されると、再生クロッ
クのストローブポイント（立上がりタイミング）でラッ
チされるので、Ｄ−ＦＦ５２のＱ出力は同図（Ｃ）に示
すようになる。これがＤ−ＦＦ５８にラッチされるの
で、Ｄ−ＦＦ５８のＱ出力は同図（Ｄ）に示すようにな
る。

【００１９】この結果、ＡＮＤゲート５６の出力は、同
図（Ｂ）と（Ｃ）の反転値とのＡＮＤをとって同図
（Ｇ）に示すようになる。ＡＮＤゲート５４の出力は、
同図（Ｂ）と（Ｃ）のＡＮＤをとったものとなる。ま
た、ＡＮＤゲート６２の出力は、同図（Ｄ）の反転値と
ＡＮＤゲート５４の出力とのＡＮＤをとって、同図
（Ｆ）に示すようになり、これが、ディスチャージ信号
Ｄ１となる。他方、ＡＮＤゲート６０の出力は、同図
（Ｂ）の反転値，（Ｃ），（Ｄ）のＡＮＤをとって同図
（Ｅ）に示すようになる。このため、ＯＲゲート６４の
出力は、同図（Ｅ）と（Ｇ）のＯＲをとって、同図
（Ｈ）に示すようになる。これが、チャージ信号Ｃ１と
なる。

【００２０】このようなチャージ信号Ｃ１，ディスチャ
ージ信号Ｄ１が、位相比較器３０から出力される。この
ため、チャージポンプ回路４０の出力は、同図（Ｉ）に
示すようになる。他の位相比較器３２でも、信号検出器
２４から出力された下データに対して同様の処理が行わ
れ、チャージ信号Ｃ２，ディスチャージ信号Ｄ２がそれ
ぞれ出力される。

【００２１】図１に戻って、チャージポンプ回路４０
は、具体例を示すと図１０に示すように構成されてい
る。同図において、ＯＲゲート３４から出力されるチャ
ージ信号は、バッファＢＡ，抵抗Ｒを介して差動増幅器
４０Ａの反転入力側に供給されている。ＯＲゲート３６
から出力されるディスチャージ信号は、インバータＢ
Ｎ，抵抗Ｒを介して差動増幅器４０Ａの反転入力側に供
給されている。他方、差動増幅器４０Ａの非反転入力側
にも、バッファＢＡ，抵抗Ｒと、インバータＢＮ，抵抗
Ｒの並列回路が接続されているが、それらはアースされ
ている。

【００２２】差動増幅器４０Ａの反転入力側と出力との
間にはコンデンサＣが接続されており、積分回路が構成
されている。つまり、チャージポンプ回路４０では、積
分値に対してチャージ信号が＋に作用し、ディスチャー
ジ信号が−に作用するようになっている。次に、信号再
生回路２８は、信号検出器２２，２４によって検出され
た上データ及び下データのＯＲの演算をＰＬＬ回路２６
の再生クロックに基づいて行うことで、２値デジタル信
号を復元するための回路である。

【００２３】次に、以上のような構成の実施例１の動作
を説明する。ＰＲクラス４の場合、再生ヘッド１２でテ
ープ１０から再生された信号は、再生アンプ１４で増幅
される。この信号は、波形等化器１６で波形等化された
後、ディレイライン１８でクロック周期Ｔだけ遅延され
た信号とアナログ加算器２０で加算される。加算信号
は、信号検出器２２，２４に供給され、ここで図２に示
したように上データ，下データが検出される。検出され
た上データ，下データは、ＰＬＬ回路２６の位相比較器
３０，３２にそれぞれ入力される。

【００２４】位相比較器３０，３２では、図４に示した
動作が行われる。 （1）区間Ｔ1： 検出された上データ，下データのパルスが短く、上デー
タ，下データが検出された期間中に再生クロックのスト
ローブポイントが１つのみ含まれる ような場合である。
図４（Ｂ）の上データの最初のパルスについてみると、
上データの第１のエッジＥA1からストローブポイントＳ
ＰA1までが、同図（Ｈ）に示すようにチャージ信号ＣA1
となっており、ストローブポイントＳＰA1から上データ
の第２のエッジＥA2までが、同図（Ｆ）に示すようにデ
ィスチャージ信号ＤA1となっている。

【００２５】このようにして得られたチャージ信号，デ
ィスチャージ信号は、アナログ加算器３８に供給され
る。再生信号と再生クロックとの間に位相（周波数）ず
れがあるような場合は、チャージ信号とディスチャージ
信号との間に差（面積の差）が生ずるようになる。この
差分は、ループフィルタ４２を介してＶＣＯ４４に供給
され、差分に応じた位相（周波数）の制御が行われる。

【００２６】図示の例では、チャージ信号ＣA1，ディス
チャージ信号ＤA1をアナログ加算すると、ＣA1−ＤA1に
対応する差分が生じ、これに基づいて同図（Ａ）の再生
クロックのストローブポイントＳＰA1が矢印ＦA1方向に
移動するような位相制御が行われる。このようにして、
３値の再生信号に対する再生クロックが良好に得られ
る。

【００２７】（2）区間Ｔ2： 検出された上データ，下データのパルスが長く、上デー
タ，下データが検出された期間中に再生クロックのスト
ローブポイントが２つ以上含まれる ような場合である。
この場合は、上述したＴ1のような手法では良好に再生
クロックの位相ずれ（周波数ずれ）を検出することがで
きない。

【００２８】そこで、この場合は、まず上述したように
してディスチャージ信号ＤA2，チャージ信号ＣA2が生成
される（同図（Ｆ），（Ｈ）参照）。なお、ディスチャ
ージ信号ＤA2は、同図（Ａ）に示す再生クロックの１周
期となっている。この動作の後に、同図（Ｂ）に示すよ
うに上データの第２のエッジＥA3が来るので、そのエッ
ジから直後のストローブポイントＳＰA2までを示すチャ
ージ信号ＣA3を発生する（同図（Ｈ）参照）。

【００２９】このようにして得られたチャージ信号，デ
ィスチャージ信号は、アナログ加算器３８に供給され
る。ディスチャージ信号ＤA2は、再生クロックの１周期
分となっている。このため、ディスチャージ信号ＤA2と
チャージ信号ＣA3との差分は、再生クロックの第２のエ
ッジＥA3における上データの位相ずれに対応するように
なる。アナログ加算器３８では、更にチャージ信号ＣA2
が考慮されて上データの前後のエッジを考慮した再生ク
ロックの位相ずれが得られる。

【００３０】すなわち、チャージ信号ＣA2，ＣA3，ディ
スチャージ信号ＤA2をアナログ加算すると、ＣA2+ＣA3
−ＤA2に対応する差分が生じ、これに基づいて同図
（Ａ）の再生クロックのストローブポイントＳＰA3が矢
印ＦA2方向に移動するような位相（周波数）制御が行わ
れる。下データに対しても、位相比較器３２で同様の動
作が行われる。

【００３１】このようにして、再生信号から良好に得ら
れた再生クロックは、一方において位相比較回路３０，
３２に供給されるとともに、他方では信号再生回路２８
に供給される。信号再生回路２８では、入力された上デ
ータ，下データに対してＯＲの演算が行われるととも
に、フリップフロップによって再生クロックのストロー
ブポイントでラッチされ、データが再生される。

【００３２】以上のように、実施例１によれば、次のよ
うな効果がある。 （1）検出信号の第１のエッジのみならず、第２のエッ
ジの位相情報に基づいてクロック信号を常に生成してい
るので、いずれか一方のエッジの位相情報のみを用いる
ものと比較して、安定したクロック信号の再生が可能と
なる。 （2）データ生成用，クロック生成用の経路を単一にす
ることができ、簡単な回路構成となり、安価である。

【００３３】（3）クロックのストローブポイントを基
準に位相エラー情報を生成しているため、データ周期間
隔の中心でストローブポイントを得ることができるの
で、入力データに基づくストローブポイント調整用の手
段を必要とすることなく、安定したクロック再生が可能
である。

【００３４】（4）データ生成，クロック生成が同一経
路で行われるので、従来方式のように複数経路による位
相ずれが生じない。このため、複数経路間の位相ずれを
補正する手段を必要とせず、より正確なクロック生成が
可能となる。 （5）多値信号波形の複数のレベルにそれぞれ対応する
検出信号に基づいて位相情報を得ることとしているた
め、単一のレベルに対応する検出信号に基づいて位相情
報を得る場合と比較して多くの位相情報を得ることがで
き、安定した再生クロックを短いロックインタイムで得
ることが可能である。

【００３５】（6）ＰＬＬにチャージポンプを使用して
いるので、可変速再生において、入力データレートが基
準値より多少変化しても、その変化に応じてクロック周
波数及びストローブポイントが自動で追従して良好なク
ロック生成を行うことが可能である。更に、データ反転
期間が長くなっても位相ずれ情報が保持されているの
で、良好なクロック再生が可能である。

【００３６】＜実施例２＞次に、図５及び図６を参照し
ながら実施例２について説明する。この実施例２は、図
１に示した位相比較器３０，３２を図５に示すような構
成としたもので、他の部分は実施例１と同様である。な
お、両者の動作は同様であるので、位相比較器３０を代
表して説明する。図５において、信号検出器２２又は２
４から出力された上データ又は下データは、バッファ１
００に入力されるようになっている。このバッファ１０
０の正転出力側は、Ｄ−ＦＦ１０２のＤ入力に供給され
ている。Ｄ−ＦＦ１０２のＤ入力及びＱN出力はＡＮＤ
ゲート１０４に接続されている。

【００３７】Ｄ−ＦＦ１０２のＱ出力は、Ｄ−ＦＦ１０
６のＤ入力に接続されている。このＤ−ＦＦ１０６のＤ
入力及びＱN出力側は、ＡＮＤゲート１０８に接続され
ている。このＡＮＤゲート１０８の出力がディスチャー
ジ信号出力となっている。他方、バッファ１００の反転
出力及びＤ−ＦＦ１０２のＱ出力側は、ＡＮＤゲート１
１０に接続されている。そして、ＡＮＤゲート１０４，
１１０の出力側がＯＲゲート１１２に接続されており、
このＯＲゲート１１２の出力がチャージ信号出力となっ
ている。ＰＬＬ回路２６のＶＣＯ４２から供給される再
生クロックは、Ｄ−ＦＦ１０２，１０６のクロック入力
に接続されている。

【００３８】次に、図６を参照しながら、実施例２の位
相比較器３０，３２の動作を説明する。なお、両者の動
作は同様であるので、位相比較器３０を代表して説明す
る。まず、全体動作の概略から説明する。同図（Ａ）は
再生クロック、同図（Ｂ）は信号検出器２２から供給さ
れた上データである。この上データがバッファ１００を
介してＤ−ＦＦ１０２に供給されると、再生クロックの
ストローブポイントでラッチされるので、Ｄ−ＦＦ１０
２のＱ出力は同図（Ｃ）に示すようになる。これがＤ−
ＦＦ１０６にラッチされるので、Ｄ−ＦＦ１０６のＱ出
力は同図（Ｄ）に示すようになる。

【００３９】この結果、ＡＮＤゲート１０４の出力は、
同図（Ｂ）と（Ｃ）の反転値とのＡＮＤをとって同図
（Ｅ）に示すようになる。ＡＮＤゲート１１０の出力
は、同図（Ｂ）の反転値と（Ｃ）のＡＮＤをとったもの
で、同図（Ｆ）に示すようになる。これら、（Ｅ），
（Ｆ）のＯＲをとったものがチャージ信号Ｃ１となる。
また、ＡＮＤゲート１０８の出力は、同図（Ｃ）と同図
（Ｄ）の反転値とのＡＮＤをとって、同図（Ｇ）に示す
ようになり、これが、ディスチャージ信号Ｄ１となる。

【００４０】このようなチャージ信号Ｃ１，ディスチャ
ージ信号Ｄ１が、位相比較器３０から出力される。この
ため、チャージポンプ回路４０の出力は、同図（Ｈ）に
示すようになる。他の位相比較器３２でも、信号検出器
２４から出力された下データに対して同様の処理が行わ
れ、チャージ信号Ｃ２，ディスチャージ信号Ｄ２がそれ
ぞれ出力される。

【００４１】次に、実施例２の動作について更に詳細に
説明する。なお、実施例１と対応して区間Ｔ1，Ｔ2毎に
説明するが、この実施例２では両者の動作は実質的に同
じである。

【００４２】（1）区間Ｔ1： 検出された上データ，下データのパルスが短く、上デー
タ，下データが検出された期間中に再生クロックのスト
ローブポイントが１つのみ含まれる ような場合である。
図６（Ｂ）の上データの最初のパルスについてみると、
上データの第１のエッジＥB1からストローブポイントＳ
ＰB1までが、同図（Ｅ）に示すようにチャージ信号ＣB1
となっており、ストローブポイントＳＰB1から１再生ク
ロック分が、同図（Ｇ）に示すようにディスチャージ信
号ＤB1となっている。そして、上データの第２のエッジ
ＥB2からストローブポイントＳＰB2までが、同図（Ｆ）
に示すようにチャージ信号ＣB2となっている。

【００４３】このようにして得られたチャージ信号，デ
ィスチャージ信号の差分がチャージポンプ回路４０から
ループフィルタ４２を介してＶＣＯ４４に供給され、差
分に応じた位相（周波数）の制御が行われる。図示の例
では、チャージ信号ＣB1，ＣB2，ディスチャージ信号Ｄ
B1をアナログ加算すると、ＣB1＋ＣB2−ＤB1に対応する
差分が生じ（同図（Ｈ）参照）、これに基づいて同図
（Ａ）の再生クロックのストローブポイントＳＰB1が矢
印ＦB1方向に移動するような位相制御が行われる。この
ようにして、３値の再生信号に対する再生クロックが良
好に得られる。

【００４４】（2）区間Ｔ2： 検出された上データ，下データのパルスが長く、上デー
タ，下データが検出された期間中に再生クロックのスト
ローブポイントが２つ以上含まれる ような場合である。
上データの第１のエッジＥB3に対するチャージ信号ＣB
3，ディスチャージ信号ＤB2の生成は上述した区間Ｔ1と
同様である。しかし、上データのパルスが長いため、そ
の第２のエッジＥB4に対するチャージ信号ＣB4の生成タ
イミングが遅れることになる。しかし、チャージポンプ
回路出力としては、前記区間Ｔ1の場合と同様である。

【００４５】＜実施例３＞ 次に、図７及び図８を参照しながら実施例３について説
明する。この実施例は、前記実施例２とほぼ同様であ
り、ディスチャージ信号の生成タイミングが多少異なる
のみである。この実施例３でも、同様に位相比較器３０
を代表して説明する。

【００４６】図７において、信号検出器２２又は２４か
ら出力された上データ又は下データは、バッファ２００
に入力されるようになっている。このバッファ２００の
正転出力側は、Ｄ−ＦＦ２０２のＤ入力に供給されてい
る。Ｄ−ＦＦ２０２のＤ入力及びＱN出力はＡＮＤゲー
ト２０４に接続されている。

【００４７】Ｄ−ＦＦ２０２のＱ出力は、Ｄ−ＦＦ２０
６のＤ入力に接続されている。Ｄ−ＦＦ２０２のＱN出
力及びＤ−ＦＦ２０６のＱ出力側は、ＡＮＤゲート２０
８に接続されている。このＡＮＤゲート２０８の出力が
ディスチャージ信号出力となっている。他方、バッファ
２００の反転出力及びＤ−ＦＦ２０２のＱ出力側は、Ａ
ＮＤゲート２１０に接続されている。そして、ＡＮＤゲ
ート２０４，２１０の出力側がＯＲゲート２１２に接続
されており、このＯＲゲート２１２の出力がチャージ信
号出力となっている。ＰＬＬ回路２６のＶＣＯ４２から
供給される再生クロックは、Ｄ−ＦＦ２０２，２０６の
クロック入力に接続されている。

【００４８】次に、図８を参照しながら、実施例３の位
相比較器３０，３２の動作を説明する。なお、両者の動
作は同様であるので、位相比較器３０を代表して説明す
る。同図（Ａ）は再生クロック、同図（Ｂ）は信号検出
器２２から供給された上データである。この上データが
バッファ２００を介してＤ−ＦＦ２０２に供給される
と、再生クロックのストローブポイントでラッチされる
ので、Ｄ−ＦＦ２０２のＱ出力は同図（Ｃ）に示すよう
になる。これがＤ−ＦＦ２０６にラッチされるので、Ｄ
−ＦＦ２０６のＱ出力は同図（Ｄ）に示すようになる。

【００４９】この結果、ＡＮＤゲート２０４の出力は、
同図（Ｂ）と（Ｃ）の反転値とのＡＮＤをとって同図
（Ｅ）に示すようになる。ＡＮＤゲート２１０の出力
は、同図（Ｂ）の反転値と（Ｃ）のＡＮＤをとったもの
で、同図（Ｆ）に示すようになる。これら、（Ｅ），
（Ｆ）のＯＲをとったものがチャージ信号Ｃ１となる。
また、ＡＮＤゲート２０８の出力は、同図（Ｃ）の反転
値と同図（Ｄ）とのＡＮＤをとって、同図（Ｇ）に示す
ようになり、これが、ディスチャージ信号Ｄ１となる。

【００５０】このようなチャージ信号Ｃ１，ディスチャ
ージ信号Ｄ１が、位相比較器３０から出力される。この
ため、チャージポンプ回路４０の出力は、同図（Ｈ）に
示すようになる。他の位相比較器３２でも、信号検出器
２４から出力された下データに対して同様の処理が行わ
れ、チャージ信号Ｃ２，ディスチャージ信号Ｄ２がそれ
ぞれ出力される。

【００５１】この図８と、前記図６とを比較すれば明ら
かなように、この実施例３では、チャージ信号ＣC2とデ
ィスチャージ信号ＤC1との生成位置が逆となっており、
チャージ信号を生成した後に再生クロック１周期に相当
するディスチャージ信号が生成される。チャージ信号Ｃ
C4とディスチャージ信号ＤC2についても同様である。そ
の他の点は、前記実施例と同様である。

【００５２】＜実施例４＞次に、図９を参照しながら実
施例４について説明する。前記実施例は、いずれも３値
等化波形における再生クロック検出の場合の例である
が、例えばパーシャルレスポンス検出（1,1,0,-1,-1）
などに代表される多値等化波形であっても、この発明は
適用可能である。図９に示すように、多数の信号検出器
３８０a，３８０b，〜，３８０nと位相比較器３８２a，
３８２b，〜，３８２nを必要数（ｎ値に対してｎ−１
個）用意し、それらのチャージ信号，ディスチャージ信
号をチャージポンプ回路３８４に供給してアナログ加算
するようにする。そして、この加算結果によって前記実
施例と同様にＰＬＬを動作させれば、多値波形に対する
再生クロックを得ることができる。

【００５３】＜他の実施例＞この発明は、以上の開示に
基づいて多様に改変することが可能であり、例えば次の
ようなものがある。 （1）前記実施例は、この発明をＰＲクラス４のデータ
検出に適用した場合であるが、積分検出（ＰＲ(1)）や
振幅検出（ＰＲ(1,-1)）の場合などにも応用可能であ
る。すなわち、積分検出の場合には再生信号波形のスラ
イスレベルを１つにすることにより、振幅検出の場合は
前記実施例と全く同じ方式でクロックの再生が可能であ
る。

【００５４】また、多値信号波形の全ての検出レベルよ
り得られる検出信号に基づいて制御信号（チャージ信
号，ディスチャージ信号）を生成する必要はなく、少な
くとも１のレベルより得られる検出信号に基づいて制御
信号をを生成するようにしてもよい。

【００５５】（2）前記実施例は、ＶＴＲの再生信号に
対してこの発明を適用したものであるが、多値信号であ
れば、ディスク装置，デジタル伝送など、どのようなも
のでもよい。また、回路構成も、同様の作用を奏するよ
うに設計変更が可能である。

【００５６】（3）前記実施例におけるＰＬＬ回路は、
再生クロック周波数がデータレートと比較して０．７５
〜１．５倍の範囲内であればロック可能であるが、ロッ
クレンジを拡大するとともに、ロックインタイムを短縮
すべく周波数検出回路を付加してもよい。具体的には、
図１０において再生クロックの周波数を検出し、再生ク
ロック周波数が所定範囲より高い場合にはディスチャー
ジ入力をハイレベルとし、再生クロック周波数が所定範
囲より低い場合にはチャージ入力をハイレベルとする周
波数検出回路を付加してもよい。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、次のような効果がある。 （1）検出信号の第１のエッジのみならず、第２のエッ
ジの位相情報に基づいてクロック信号を常に生成してい
るので、いずれか一方のエッジの位相情報のみを用いる
ものと比較して、安定したクロック信号の再生が可能と
なる。 （2）データ生成用，クロック生成用の経路を単一にす
ることができ、簡単な回路構成となり、安価である。

【００５８】（3）クロックのストローブポイントを基
準に位相エラー情報を生成しているため、データ周期間
隔の中心でストローブポイントを得ることができるの
で、入力データに基づくストローブポイント調整用の手
段を必要とすることなく、安定したクロック再生が可能
である。

【００５９】（4）データ生成，クロック生成が同一経
路で行われるので、従来方式のように複数経路による位
相ずれが生じない。このため、複数経路間の位相ずれを
補正する手段を必要とせず、より正確なクロック生成が
可能となる。 （5）多値信号波形の複数のレベルにそれぞれ対応する
検出信号に基づいて位相情報を得ることとしているた
め、単一のレベルに対応する検出信号に基づいて位相情
報を得る場合と比較して多くの位相情報を得ることがで
き、安定した再生クロックを短いロックインタイムで得
ることが可能である。

【００６０】（6）ＰＬＬにチャージポンプを使用して
いるので、可変速再生において、入力データレートが基
準値より多少変化しても、その変化に応じてクロック周
波数及びストローブポイントが自動で追従して良好なク
ロック生成を行うことが可能である。更に、データ反転
期間が長くなっても位相ずれ情報が保持されているの
で、良好なクロック再生が可能である。

【図面の簡単な説明】

【図１】この発明の実施例１の構成を示すブロック図で
ある。

【図２】等化信号波形と検出信号波形を示すグラフであ
る。

【図３】実施例１の位相比較回路を示す回路図である。

【図４】実施例１の位相比較回路の動作を示すタイムチ
ャートである。

【図５】実施例２の位相比較回路を示す回路図である。

【図６】実施例２の位相比較回路の動作を示すタイムチ
ャートである。

【図７】実施例３の位相比較回路を示す回路図である。

【図８】実施例３の位相比較回路の動作を示すタイムチ
ャートである。

【図９】実施例４の主要部を示すブロック図である。

【図１０】チャージポンプ回路の具体例を示す回路図で
ある。

【図１１】背景技術の一例を示すブロック図である。

【符号の説明】

１０…テープ １２…再生ヘッド １４…再生アンプ １６…波形等化器 １８…ディレイライン ２０…アナログ加算器 ２２，２４，３８０a〜３８０n…信号検出器（検出信号
出力手段） ２６…ＰＬＬ回路 ２８…信号再生回路 ３０，３２，３８２a〜３８２n…位相比較器（制御信号
検出手段） ３４…ＯＲゲート ３６…ＮＯＲゲート ３８…アナログ加算器 ４０，８４…チャージポンプ回路（位相ずれ検出手段） ４２…ループフィルタ ４４…ＶＣＯ Ｃ…チャージ信号 Ｄ…ディスチャージ信号 ＳＰ…ストローブポイント

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 デジタル符号の論理値を示す多値信号波
   形からいずれか一つのレベルに対する論理値の検出信号
   を得る検出信号出力手段； 前記検出信号のパルスの第１のエッジと第１のエッジの
   直後に来るクロック信号の第１のストローブポイントと
   の間隔を示す第１の制御信号を出力し、前記第１のスト
   ローブポイントから次の第２のストローブポイントまで
   の間に検出信号の第２のエッジがある場合には、前記第
   １のストローブポイントと第２のエッジとの間隔を示す
   第２の制御信号を出力し、前記第１のストローブポイン
   トから次の第２のストローブポイントまでの間に検出信
   号の第２のエッジがない場合には、前記第１のストロー
   ブポイントからクロック信号の１周期の間隔を示す第３
   の制御信号を出力するとともに、第２のエッジと第２の
   エッジの直後に来るストローブポイントとの間隔を示す
   第４の制御信号を出力する制御信号出力手段； 第１の制御信号と第２の制御信号との差、あるいは、第
   １及び第４の制御信号の和と第３の制御信号との差を誤
   差信号として、前記多値信号波形からデジタル符号の論
   理値を得る際の最適抽出タイミングと前記クロック信号
   のストローブポイントとの位相ずれを検出する位相ずれ
   検出手段； を備えた位相比較回路。
2. 【請求項２】 デジタル符号の論理値を示す多値信号波
   形からいずれか一つのレベルに対する論理値の検出信号
   を得る検出信号出力手段； 前記検出信号のパルスの第１のエッジと第１のエッジの
   直後に来るクロック信号のストローブポイントとの間隔
   を示す第１の制御信号と、前記検出信号のパルスの第２
   のエッジと第２のエッジの直後に来るクロック信号のス
   トローブポイントとの間隔を示す第４の制御信号と、ク
   ロック信号の１周期の間隔を示す第５の制御信号とを出
   力する制御信号出力手段； 第１及び第５の制御信号の和と第４の制御信号との差を
   誤差信号として、前記多値信号波形からデジタル符号の
   論理値を得る際の最適抽出タイミングと前記クロック信
   号のストローブポイントとの位相ずれを検出する位相ず
   れ検出手段； を備えた位相比較回路。
3. 【請求項３】 多値信号波形の複数のレベルにそれぞれ
   対応する複数の検出 信号出力手段を備え、これらによっ
   てそれぞれ得られた検出信号に対して前記制御信号出力
   手段が制御信号を出力する請求項１又は２記載の位相比
   較回路。
4. 【請求項４】 前記位相ずれ検出手段は、前記制御信号
   出力手段から次の制御信号が入力されるまで、検出した
   位相ずれの値をホールドするチャージポンプ手段である
   請求項１，２又は３のいずれかに記載の位相比較回路。
5. 【請求項５】 請求項１，２，３又は４のいずれかに記
   載の位相比較回路を用いたＰＬＬ回路。