JP2738008B2

JP2738008B2 - ディジタル映像信号の伝送方式

Info

Publication number: JP2738008B2
Application number: JP1110317A
Authority: JP
Inventors: 哲男可児; 孝男井上
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-04-28
Filing date: 1989-04-28
Publication date: 1998-04-08
Anticipated expiration: 2013-04-08
Also published as: EP0395337A1; EP0395337B1; CA2015614C; AU5389890A; DE69006894T2; DE69006894D1; AU642410B2; KR900017406A; JPH02288698A; KR100194177B1; US5027193A; CA2015614A1

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする課題Ｅ課題を解決するための手段Ｆ作用Ｇ実施例Ｇ₁ Ｄ−VTRのビデオ信号の記録系（第１図、第２
図、第３図）Ｇ₂ チャンネルエンコーダの動作（第１図、第４
図、第５図、第６図）Ｇ₃ 記録系のデータ処理回路（第１図、第７図、第
８図）Ｇ₄ タイムコードデータの記録系（第１図、第９
図）Ｇ₅ Ｄ−VTRのビデオ信号の再生系（第９図、第10
図）Ｇ₆ 再生系のデータ処理回路（第９図、第10図、第1
1図）Ｇ₇ タイムコードデータの再生系（第９図、第10
図）Ｇ₈ 記録系のタイムコードデータ変換手段（第12
図、第13図、第14図、第15図）Ｇ₉ 再生系のタイムコードデータの逆変換手段（第
９図、第16図、第17図、第18図）Ｇ₁₀ 各系のVITCデータの遅延量（第19図）Ｈ発明の効果Ａ産業上の利用分野本発明はハイビジョン（HDTV:high defintion televi
sion）方式の映像信号をディジタル化して記録再生する
ディジタルビデオテープレコーダ（Ｄ−VTR）に用いて
好適なディジタル映像信号の伝送方式に関する。

Ｂ発明の概要本発明はHDTV方式の映像信号をディジタル化して記録
再生するＤ−VTRに用いて好適なディジタル映像信号の
伝送方式に関し、ディジタル輝度信号と第１のディジタ
ルコンポーネント色信号と第２のディジタルコンポーネ
ント色信号とをそれぞれ連続する第２サンプルを組と
し、この組み合わされたディジタル輝度信号と第１のデ
ィジタルコンポーネント色信号と第２のディジタルコン
ポーネント色信号をそれぞれ組毎に複数のチャンネルに
振り分けるとともに、各チャンネルにおいて組み合わさ
れたディジタル輝度信号に対して組み合わされた第１の
ディジタルコンポーネント色信号と第２のディジタルコ
ンポーネント色信号を交互に挿入して伝送すると共に伝
送されるディジタル映像信号に対するタイムコード信号
を複数のチャンネルに重複して伝送するようにしＤ−VT
Rのスロー再生時に正確なタイムコード信号が抽出出来
る様にしたものである。

Ｃ従来の技術テレビジョン信号による画像の解像度をNTSC（Nation
al Television System Committee）方式等の現行の標準
テレビジョン方式よりも伝送帯域を広げて画質の向上を
図るようにしたHVTV方式によるテレビジョン放送の実用
化を進められており、上記HDTV方式のビデオ信号をディ
ジタル化して記録再生するＤ−VTRの開発も進められて
いる。

上記NTSCビデオ信号と比較して周波数帯域が格段に広
いHDTVビデオ信号をディジタル化して記録再生するＤ−
VTRでは、高速で多量のビデオデータを処理する必要が
あり、現状のデバイスや回路技術でビデオデータを直接
処理するような処理回路を構成することが難しいので、
従来より、ビデオデータを多チャンネルに分配して並列
処理を行うことにより、処理速度を低減するようなデー
タ処理法が広く採用されている。例えば、本出願人が提
案した特開昭62-115981号公報に開示されているテレビ
ジョン信号の伝送方式では、画像の相関性を利用したデ
ィジタルフィルタやエラーのコンシールメント処理等に
有利なように、画面を縦方向にＮ分割して、ビデオデー
タのデータ処理速度を1/Nに低減し、各分割画面のビデ
オデータを各チャンネルに分配して並列処理を行うよう
にしている。一般的にビデオテープレコーダでは磁気ヘ
ッドを使用しているため低い周波数成分を記録再生する
ことができないし、ロータリートランスを介してヘッド
との電気的結合を行う場合には低い周波数成分を伝送す
ることが困難であり、また、高周波特性が磁気記録にお
けるスペーシング損失やヘッドギャップ損失等の各種損
失によって低下するので、記録再生系が帯域通過型の周
波特性を有している。

そこで、従来より、ディジタル信号の記録再生を行う
Ｄ−VTRでは、ディジタル信号を磁気記録系の特性に適
合した形に変換するために、種々の記録変調符号化方式
が考えられている。この記録変調符号化方式とは、ｍビ
ットのデータを１単位として取り扱い、ｎビットの記録
ビットに変換し、さらに、この記録ビット系列をNRZ等
によって変調して記録するものである。

この記録変調符号化方式としては、８ビットデータを
符号バランスの良好な10ビットデータに変換する８−10
変換方式や、ビデオ信号は隣接するサンプルでの相関性
が強いことを利用して、ｍ＝ｎ＝８として符号化のため
の冗長度を付加せずに８ビットのビデオデータを並べ換
え、記録信号の低域成分を小さくするようにした８−８
変換方式が従来よれ採用されている。

また、Ｄ−VTRの記録再生系等のディジタルデータの
伝送系では、例えば所謂積符号構成の誤り訂正符号をデ
ィジタルデータに付加して伝送し、伝送系において発生
するデータの欠落等のデータエラーを受信（再生）側で
検出、訂正あるいは修正できるようにしている。

又、アナログ型のヘリカルVTRでは再生画像をスロー
再生でみるとLTC等ではタイムコード信号が低下し、正
確なタイムコードを知ることが出来なくなるために、タ
イムコードを垂直ブランキング期間に挿入するVITC（Ve
rtical interval time cord）が用いられている。

このフォーマットは1H期間にタイムコードのデータ
分、64ビットを８ビット単位に分けて同期ビットを付加
し、更に８ビットのCRCコードを加えた90ビットに構成
し、この様な信号を各フィールドの垂直ブランキング期
間の隣接しない2Hに挿入する様にしたものである。

Ｄ発明が解決しようとする課題従来のHDTV方式のビデオ信号による画面を縦方向にＮ
分割して、ビデオデータのデータ処理速度を1/Nに低減
し、各分割画面のビデオデータを各チャンネルに分割し
て並列処理を行うようにした従来のＤ−VTRでは、各分
割画面のビデオデータは常に対応する各チャンネルに分
配される。もしあるチャンネルにエラーレートの上昇や
故障が発生すると、そのチャンネルのエラーレートの上
昇に応じて再生データにエラー修正処理を頻繁に行う必
要が生じたり、そのチャンネルのビデオデータを全く再
生することができない場合にはエラー修正処理も不可能
となる。そして、チャンネルに対応する分割画面を再現
することができなくなってしまうという問題点がある。

これを解決するために本発明ではディジタル映像信号
を複数の伝送チャンネルに分配して伝送するに際し、あ
るチャンネルにエラーレートの上昇や故障が発生した場
合にもエラー修正処理により良好な画面を得ることが出
来る様にしている。更にそのチャンネルのデータのエラ
ーが画面全体に分配されるようにして、特定の分割画面
にエラーによる画質劣化が集中するのを防止することの
できるディジタル映像信号の伝送方式を提供している。
この様な種々の変換を行ってビデオデータをばらばらに
分散しテープ上に記録させるためにVITCデータを記録さ
せる様としても種々の問題が発生する。VITCによるタイ
ムコード信号記録によればLTC等の様に画像信号との間
で２〜４フレームの位相ずれが発生しない精度のよいも
のが得られるが、今、上述の如きＤ−VTRでタイムコー
ドを記録再生することを考える。このＤ−VTRでは８−
８変換により画像の位相性を利用して低域成分の抑圧を
行っている。例えば、８ビットのデータをマッピングし
２サンプル毎にそのマッピングを反転させているがタイ
ムコードデータは画像データと異なって隣接するデータ
間で相関がないので８−８変換による低域成分の抑圧効
果が得られない等の問題が生ずる。

本発明はこれらの問題点を解決するために成されたも
ので、低域抑圧効果があり、さらにエラー検出等も極め
て簡単に出来且つスロー再生時にも正確なタイムコード
が再生出来て、正確な編集が出来るディジタル映像信号
の伝送方式を提供しようとするものである。

Ｅ課題を解決するための手段本発明のディジタル映像信号の伝送方式はディジタル
輝度信号Ｙと第１のディジタルコンポーネント色信号Ｂ
−Ｙと第２のディジタルコンポーネント色信号Ｒ−Ｙと
をそれぞれ連続する２サンプルから成る複数の組に分解
し、この組み合わされたディジタル輝度信号Ｙと第１の
ディジタルコンポーネント色信号Ｂ−Ｙと第２のディジ
タルコンポーネント色信号Ｒ−Ｙをそれぞれ組毎に複数
のチャンネルに振り分けるとともに、各チャンネルにお
いて組み合わされたディジタル輝度信号Ｙに対して組み
合わされた第１のディジタルコンポーネント色信号Ｂ−
Ｙと第２のディジタルコンポーネント色信号Ｒ−Ｙを交
互に挿入して伝送すると共に伝送されるディジタル映像
信号に対するタイムコード信号を複数のチャンネルに重
複して伝送するようにしたものである。

Ｆ作用本発明に係るディジタル映像信号の伝送方式では、そ
れぞれ連続する２サンプルを組として組み合わされたデ
ィジタル輝度信号と第１のディジタルコンポーネント色
信号と第２のディジタルコンポーネント色信号をそれぞ
れ組毎に複数のチャンネルに振り分け、各チャンネルに
おいてディジタル輝度信号に対して第１のディジタルコ
ンポーネント色信号と第２のディジタルコンポーネント
色信号を交互に挿入して更にディジタル映像信号に対応
するタイムコード信号を複数のチャンネルに重複して伝
送する様にして、正確な編集が出来る様にしたものであ
る。

Ｇ実施例以下、本発明の一実施例を図面に従い詳細に説明す
る。

第１図乃至第19図に示す実施例は、HDTV方式のビデオ
信号にタイムコードを付加しディジタル化して記録再生
するＤ−VTRに本発明を適用したものである。

Ｇ₁ Ｄ−VTRのビデオ信号の記録系この実施例において、Ｄ−VTRは、そのビデオ信号の
記録系の構成を第１図の系統図に示してあるように、HD
TV方式のビデオ信号を８個の磁気ヘッドＨ₁,H₂,H₃,H₄,H
₅,H₆,H₇,H₈にて８チャンネルのディジタル記録を行うも
ので、HDTV方式のビデオ信号の輝度信号Ｙ、第１のコン
ポーネント色信号Ｂ−Ｙおよび第２のコンポーネント色
信号Ｒ−Ｙがそれぞれアナログ・ディジタル変換器（以
下A/D変換器と記す）（11），（12），（13）でディジ
タル化され、各A/D変換器（11），（12），（13）に得
られる輝度信号データDYと各色信号データDB,DRが夫々
直列−並列変換器（以下S/P変換器と記す）（21），（2
2），（23）に供給されるようになっている。

これら各S/P変換器（21），（22），（23）では、輝
度信号データDYおおび各色信号データDB,DRについて、
第２図に示すように、１画面を縦に４分割した各画面
（Ａ），（Ｂ），（Ｃ），（Ｄ）に対応させた４並列の
ビデオデータに変換する処理を行って、それぞれ４並列
のビデオデータをチャンネルエンコーダ（30）に供給す
る。

ここで、１画面は、1920サンプル／水平ラインの輝度
信号データDYと960サンプル／水平ラインの各色信号デ
ータDB,DRと成されている。

よって１水平ライン分の映像信号を４分割画面
（Ａ），（Ｂ），（Ｃ），（Ｄ）に対応する４並列のビ
デオデータに分割した場合は、第３図に示すように、輝
度信号データDYが480サンプルで、また、各色信号デー
タDB,DRは1/2に間引いた240サンプルで構成される。

チャンネルエンコーダ（30）は、各A/D変換器（1
1），（12），（13）から各S/P変換器（21），（22），
（23）を介して供給される輝度信号データDYと各色信号
データDB,DRを所定のデータ配列の８並列データに並べ
変えたビデオデータDATA1,DATA2,DATA3,DATA4,DATA5,DA
TA6,DATA7,DATA8（以下DA₁〜DA₈と記す）を形成し、８
並列のビデオデータDA1〜DA8を所定の順序で第１ないし
第８のチャンネルCH₁,CH₂,CH₃,CH₄,CH₅,CH₆,CH₇,CH₈に
分配する。

そして、８並列のビデオデータDA₁〜DA₈が分配される
各チャンネルCH₁〜CH₈のデータが、それぞれデータ処理
回路（31），（32），（33），（34），（35），（3
6），（37），（38）から記録増幅器（41），（42），
（43），（44），（45），（46），（47），（48）を介
して８個の磁気ヘッドＨ₁，〜Ｈ₈に供給され、磁気ヘッ
ドＨ₁〜Ｈ₈にて磁気テープ（50）の８チャンネルの記録
トラックに記録されるようになっている。

Ｇ₂ チャンネルエンコーダの動作記録系のチャンネルエンコーダ（30）は、S/P変換器
（21），（22），（23）にて（Ａ），（Ｂ），（Ｃ），
（Ｄ）の４分割画面に対応する４並列データに変換され
た輝度信号データDYおよび各色信号データDB,DRをそれ
ぞれ連続する２サンプルを組として、第４図に示すよう
なデータ配列に組単位で分配し、輝度信号データDYおよ
び各色信号データDB,DRが均等に分配され且つ輝度信号
データDYと各色信号データDB,DRが交互に位置するよう
にした８並列のビデオデータDA₁〜DA₈を形成する。

S/P変換器（21），（22），（23）にて４並列のビデ
オデータに変換された状態の輝度信号データDYおよび各
色信号データDB,DRの各データは（Ａ），（Ｂ），
（Ｃ），（Ｄ）の４分割画面に夫々対応していたのが、
第４図に従って２サンプル単位で分配された８並列デー
タDA₁〜DA₈の各データでは全ての分割画面（Ａ），
（Ｂ），（Ｃ），（Ｄ）のサンプルが分配されている。
さらに、第５図に示すように８ライン周期の所定の順序
で各８並列データの各チャンネルへの割り当てを変更
し、上下に隣接するライン間で水平方向で同位置のデー
タを異なるチャンネルに分配する。

第６図は例えば分割画面（Ａ）のビデオデータについ
て各チャンネルに分配された内容を示している。

上述のように分割画面（Ａ），（Ｂ），（Ｃ），
（Ｄ）に対応させ４並列データに変換された状態の輝度
信号データDYおよび各色信号データDB,DRをチャンネル
エンコーダ（30）にて第４図および第５図に示すデータ
配列で各チャンネルに分配することによって、第６図示
の様にデータが２サンプルづつまとまってはいるもの
の、あるチャンネルに分配されたデータに上下斜め方向
に隣接するサンプルは、８チャンネルのうちのそのチャ
ンネルを除いた７つのチャンネルに分配されているの
で、伝送エラーを生じた場合に、再生系において修正処
理を行い易い。

Ｇ₃ 記録系のデータ処理回路そして、この実施例において、記録系のチャンネルエ
ンコーダ（30）から第１チャンネルCH₁のビデオデータD
A₁が供給されるデータ処理回路（31）の構成は第７図の
機能的系統図に示してあるように、第１ないし第４のデ
ータ処理部（101），（102），（103），（104）と第４
のデータ処理部（104）から出力される並列データを直
列データに変換する並列−直列変換部（以下P/S変換器
と記す）（105）にて構成されている。

データ処理回路（31）の第１のデータ処理部（101）
は、第１チャンネルCH₁のビデオデータDAを所定データ
数単位で二次元に配列した二次元配列データについて第
１の方向の外符号（アウターコードOP）を誤り訂正符号
として列単位に付加するデータ処理を行う。

第２のデータ処理部（102）は、第１のデータ処理部
（101）にて外符号の付加された二次元配列データにシ
ャフリング処理を施す。

第３のデータ処理部（103）は、第２のデータ処理部
（102）にてシャフリング処理の施された二次元配列デ
ータについて、第２の方向の内符号（インナーコードI
C）を誤り訂正符号として行単位に付加するとともに、
同期ワードSYNCとブロック認識データIDを付加するデー
タ処理を行う。

第４のデータ処理部（104）は、第３のデータ処理部
（103）にて第２の方向の内符号、同期ワードSYNCとブ
ロック認識データIDが付加されに二次元配列データにつ
いて、８−８変換処理を施して記録変調符号化するデー
タ処理を行う。

ここで、各チャンネルCH₁のビデオデータは、上述の
チャンネルエンコーダ（30）による分配処理において、
連続する２サンプルを組とする組単位で振り分けられて
いるので、８−８変換処理を施しても１サンプル単位で
は符号バランスのとれないようなデータであった場合に
も、第４のデータ処理部（104）にて１サンプル毎にデ
ータを反転させることによって、２サンプルを組とする
組単位の符号バランスをとることができる。

例えば第８図に示すように第１チャンネル内のビデオ
データを仮定する。ここでは、連続する２サンプルを一
組としてデータが分配される点についてのみ考案するの
で第１〜第３のデータ処理部（101），（102），（10
3）による外符号付加、内符号の影響については無視す
ることにする。今、連続する２サンプルづつのビデオデ
ータ（Ｙ_A3,Y_A4）（Ｂ_A5,B_A7）（Ｙ_A7,Y_B8）は常に一組
を単位として分配されており、夫々のビデオレベルを８
ビットのディジタル信号に変換すると第８図Ａのような
ディジタル信号が得られる。ここで16ビットのディジタ
ルデータより成る各組毎に符号のバランスをとり、デー
タ“1"とデータ“0"の数を出来るだけ同一とすることが
望ましい。

然し、第８図Ｂの如く８−８変換処理をほどこして得
られたディジタル信号では、各組について、符号のバラ
ンスに改善がみられるもののビデオデータ（Ｙ_A3,Y_A4）
については16ビット中データ１が４つ、データ０が12個
となり、他の２組のビデオデータ（Ｂ_A5,B_A7）及び（Ｙ
_B7,Y_B8）に比べ符号のバランスが充分に良いとは言えな
い。

そこで各組の後半の８ビット、すなわちビデオデータ
Ｙ_A4,B_A7及びＹ_B8に対応して得られたディジタルデータ
の0,1を反転し、元の８ビットとコンプリメタリな８ビ
ットデータを作り、第８図Ｃの如きデータを得る。この
後半の８ビットのレベル反転によりビデオデータ
（Ｙ_A3,Y_A4）の組はデータ１が８つ、データ０が８つと
符号バランスの良いディジタルデータに戻される。一方
８−８変換のみで符号バランスの良いディジタル信号に
変換されていたビデオデータ（Ｂ_A5,B_A7）に関してはデ
ータ１が８つ、データ０が８つと、データ1,0の数は同
数のままであり、同様に（Ｙ_B7,Y_B8）に関してはデータ
１の数が７から９に、データ０の数が９から７に変化す
るだけで、符号バランスそのものは変化していない。即
ち、８−８変換後に符号バランスの良いものに関しては
16ビットのうち後半の８ビットの0.1レベルを反転させ
ても悪影響が出ることは少ない。

このように複数チャンネルのビデオデータの分配は連
続する２サンプルを単位として行なわれているため、８
−８変換処理だけでは充分にとりきれなかった符号バラ
ンスを１サンプル毎にデータの0.1レベルを反転させる
ことによりさらに良いものとすることができる。

そして、P/S変換部（105）は、第７のデータ処理部
（104）にて８−８変換処理を施して記録変調符号化さ
れたデータを伝送ブロック単位に順次に直列データに変
換して出力するようになっている。

なお、上記記録系の他の第２ないし第８チャンネルCH
₂〜CH₈のデータ処理回路（32），（33），（34），（3
5），（36），（37），（38）は、第１チャンネルCH₁の
データ処理回路（31）と同様に構成されている。

Ｇ₄ タイムコードデータの記録系 HDTVに於いては、垂直のブランキングに5H/フレーム
の区間にユーザデータの記録領域が確保されている。こ
のユーザデータの記録領域は第１フィールド3H、第２フ
ィールド2Hで1H当り1920×２バイトと云う多量のデータ
を記録することが出来る。

そこで、本例ではVITCを第１フィールドの36ライン及
び第２フィールドの601ラインにタイムコードデータと
して記録する様する。

第１図のＤ−VTRの記録系ではユーザRAM（301）に記
憶させたタイムコードデータをバッファメモリ（30
2），（303），（304）を通じてチャンネルエンコーダ
（30）に供給している。

ここで、バッファメモリ（302），（303），（304）
への書込み速度は遅く、読み出し速度を早く出来る様な
画像用のラインメモリ等を用いている。このタイムコー
ドデータはチャンネルデコーダ（30）→データ処理回路
（31），（32）‥‥（38）→記録増幅器（41），（42）
‥‥（48）→磁気ヘッドＨ₁,H₂‥‥Ｈ₈を介して磁気テ
ープ（50）上に８つのチャンネルすべてに夫々独立に記
録すると共に同一のタイムコードデータを２回記録する
様な処理が成される。

第９図はタイムコードデータを得るための記録及び再
生系の系統図を示すものである。（401）はVITC発生回
路とＤ−VTRのメカ部、（402）は信号処理部であり、一
点鎖線（403）で示す上側がタイムコードの記録系（40
4）を下側がタイムコードの再生系（405）を示してい
る。タイムコードデータ記録系（404）を第９図で説明
する。VITC発生回路及びＤ−VTR入力部（401）には第１
のマイクロコンピュータ（以下CPU₁と記す）（305）を
有しVITCジェネレータ（306）からのタイムコードデー
タ、例えば８バイトのデータがCPU₁（305）に供給され
る。この様なタイムコードデータはデアルポートRAM（3
07）に格納され、この格納されたタイムコードデータは
第２のマイクロコンピュータ（以下CPU₂と記す）及びシ
リアルインタフェース回路（308）を介して信号処理部
（402）の第３のマイクロコンピュータ（以下CPU₃と記
す）及びシリアルインタフェース回路（309）に供給さ
れる。CPU₃及びシリアルインタフェース回路（309）の
出力データは後述するも16ニブルデータへの変換、16バ
イトデータの上位４ビットを“0"とする変換、チェック
サムコード２バイトを付加するチェックサムコード付
加、並にバイナリデータをアスキー変換するデータ変換
手段（310）に供給される。これら各種のデータ変換は
メインコンピュータ（以下メインCPUと記す）（312）が
ウォーキングRAM（313）及びデュアルポートRAM（311）
を介して行なう。データ変換手段（310）で変換された
タイムコードデータは第１図に示したユーザRAM（301）
に同じくメインCPU（312）とウォーキングRAM（313）を
介して格納され、この格納されたデータはバッファメモ
リ（302），（303），（304）を介してチャンネルエン
コーダ（30）を介してVITC発生回路及びＤ−VTRのメカ
部（401）の磁気ヘッドＨ₁に供給される。第９図ではデ
ータ処理回路が示されていないが第１図と同様にデータ
処理回路（31）→記録増幅器（41）→磁気ヘッドＨ₁の
系路でビデオデータと同様にタイムコードデータが磁気
テープ（50）に記録される。

勿論チャンネルエンコーダ（30）からは８チャンネル
分のチャンネルデータがデータ処理回路（31）〜（38）
に供給され、８個の記録増幅器（41）〜（48）を介して
８チャンネル分の磁気ヘッドＨ₁〜Ｈ₈にすべて独立に同
じタイムコードデータを２回記録する用に成されてい
る。

Ｇ₅ Ｄ−VTRのビデオ信号の再生系また、この実施例におけるＤ−VTRの再生系は、その
構成を第10図の系統図に示してあるように、記録系のデ
ータ処理回路（31）〜（38）に対応するデータ処理を行
なう第１乃至第８のチャンネルCH₁〜CH₈のデータ処理回
路（61），（62），（63），（64），（65），（66），
（67），（68）を備え、８個の磁気ヘッドＨ₁〜Ｈ₈にて
磁気テープ（50）の８チャンネルの記録トラックをトレ
ースすることにより得られる８チャンネルの再生データ
がそれぞれ再生増幅器（51），（52），（53），（5
4），（55），（56），（57），（58）を介して各デー
タ処理回路（61）〜（68）に供給されるようになってい
る。

各データ処理回路（61）〜（68）は、各チャンネルCH
₁〜CH₈の再生データについて、記録系のデータ処理回路
（31）〜（38）に対応するデータ処理を行なうことによ
り、再生データから８チャンネルのビデオデータＤ₁,
D₂,D₃,D₄,D₅,D₆,D₇,D₈を再生してチャンネルデコーダ
（70）に供給する。

チャンネルデコーダ（70）は、８チャンネルのビデオ
データDA₁〜DA₈について、記録系のチャンネルエンコー
ダ（30）に対応するデコード処理を行なうことにより、
各ビデオデータDA₁〜DA₈から輝度信号データDYと各色信
号データDB,DRを再生する。

チャンネルデコーダ（70）にて再生された輝度信号デ
ータDY及び各色信号データDB,DRは、それぞれコンシー
ル回路（71），（72），（73）にてエラーのコンシール
メント処理が施され、それぞれ並列−直列変換器（以下
P/S変換器と記す）（81），（82），（83）を介してデ
ィジタル・アナログ変換器（以下D/Aと記す）（91），
（92），（93）に供給される。各D/A変換器（91），（9
2），（93）は、P/S変換器（81），（82），（83）にて
直列データに変換された輝度信号データDYおよび各色信
号データDB,DRを上述の輝度信号Ｙ及び各コンポーネン
ト色信号Ｂ−Y,R−Ｙにアナログ化する。

再生系では、上述の記録系において４分割画面の各ビ
デオデータを８チャンネルCH₁〜CH₈に均等に分散させて
得られた各ビデオデータＤ₁〜Ｄ₈について再生処理を行
なうので、１チャンネル程度の故障やエラーレートの上
昇があった場合にも、再生データのエラー修正処理を有
効に行なうことができるとともに、データエラーによる
画質への影響を画面全体に分散して、エラーによる画質
劣化を目立たない状態の再生出力を得ることができる。

Ｇ₆ 再生系のデータ処理回路また、この本例において、再生系の第１の磁気ヘッド
Ｈ₁にて得られる第１チャンネルCH₁の再生データが供給
されるデータ処理回路（61）の、構成が第11図の機能的
系統図に示してあるように、第１チャンネルCH₁の再生
データを並列データに変換するS/P変換部（200）と、第
５ないし第８のデータ処理部（201），（202），（20
3），（204）にて構成されている。

データ処理回路（61）の第５のデータ処理部（201）
は、S/P変換部（200）にて並列データに変換された第１
チャンネルの再生データについて、時間軸の補正処理
（TBC）を施すとともに、記録系のデータ処理回路（3
1）の第４のデータ処理部（104）による８−８変換に対
応する８−８変換デコード処理を行なう。

第６のデータ処理部（202）は、第５のデータ処理部
（201）にて８−８変換デコード処理の施された第１チ
ャンネルの再生データについて、上述の内符号を用いて
エラー訂正処理を施す。

第７のデータ処理部（203）は、第６のデータ処理部
（202）にてエラー訂正処理の施された再生データにつ
いて、上述の記録系のデータ処理回路（31）の第２のデ
ータ処理部（102）によるシャフリング処理に対応する
デ・シャフリング処理を行い、第１チャンネルCH₁のビ
デオデータDA₁を再生する。

そして、第８のデータ処理部（204）は、第７のデー
タ処理部（203）におけるデ・シャフリング処理より再
生された第１チャンネルCH₁のビデオデータＤ₁につい
て、上述の外符号を用いてエラー訂正処理を施す。

なお、再生系の他の第２ないし第８チャンネルCH₂,CH
₃〜CH₈のデータ処理回路（62），（63），（64），（6
5），（66）（67），（68）は、第１チャンネルCH₁のデ
ータ処理回路（61）と同様に構成されている。

Ｇ₇ タイムコードデータの再生系第10図のＤ−VTRの再生系では磁気テープ（50）に記
録されたタイムコードデータ及びビデオデータは例え
ば、磁気ヘッドＨ₁〜Ｈ₈→再生増幅器（51）〜（58）→
データ処理回路（61）〜（68）→チャンネルデコーダ
（70）→コンシール回路（71）〜（73）の系路でビデオ
データはP/S変換器（81）〜（83）に導出されるが、タ
イムコードデータはバッファメモリ（501），（502），
（503）に高速に書き込みが成され、ゆっくり読み出さ
れて再生用のユーザRAM（504）に再び書込まれる。ユー
ザRAM（504）の出力はユーザデータ即ちタイムコードデ
ータとして出力される。

第９図の一点鎖線（403）で示す下側のタイムこひど
再生系（405）を説明すると、VITC発生回路及びＤ−VTR
メカ部（401）にはVITCを読み取るVITCリーダ（507）並
に再生用の磁気ヘッドＨ₁〜Ｈ₈、再生増幅器（51）〜
（58）、図示しないデータ処理回路（61）〜（68）を有
する。第９図では磁気ヘッドＨ₁と再生増幅器（８）の
みが示されているが、磁気ヘッドＨ₁でピックアップさ
れた磁気テープ（50）に記録されたタイムコードデータ
は再生増幅器（51）及びPLL及びイコライザ回路（506）
を介し、図示していないデータ処理回路（61）等を通じ
てチャンネルデコーダ（70）に供給され、デコードされ
て前記したバッファ（501），（502），（503）に高速
に格納され、バッファメモリ（501）でゆっくり読み出
されて再びユーザRAM（504）に格納される。再生用のユ
ーザRAM（504）からのタイムコードデータの読み出しは
メインCPU（312）とウォーキングRAM（313）によって成
され、後述するもアスキ→バイナリ変換、サムチェック
等のデータ逆変換手段（505）を通じて取り出されたVIT
CデータはCPU₃及びシリアルインタフェース（309）に供
給されて信号処理部（402）側からVITC発生及びＤ−VTR
メカ部（401）側のCPU₂及びシリアルインタフェース（3
03）を介してTVICリーダ（507）に供給されてVITCの読
み取りが行なわれる。

Ｇ₈ 記録系のタイムコードデータ変換手段第９図で示した記録系のデータ変換手段（310）の機
能的な系統図を第12図に示す。同図で16ニブル（NIBBL
E）データ変換を行なう第９図のデータ処理部（600）に
は第９図で説明したVITCジェネレータ（306）から取り
出された“1"“0"符号からなる８バイトのVITCデータＢ
₀〜Ｂ₇が供給される。この16ニブルデータ変換を行なう
第９のデータ処理部（600）で得られるVITCニブルデー
タをＤ₀〜Ｄ₁₅とすると、この第９のデータ処理部（60
0）では次式の如き変換が行なわれる。

Ｄ_2n＝Ｂ_nAND0F_H ……（１）Ｄ_2n+1＝Ｂ_n￥16 ……（２）即ち、第９のデータ処理部（600）で変換されて得ら
れる（１）式のＤ_2n番目のVITCニブルデータは例えば８
ビットバイナリデータＢ_nにヘキサデシマル0F_H、即ち00
001111のアンドを取ることは上位４ビットの0000をマス
クし、下位４ビット1111を抽出することになる。

又、第９のデータ処理部（600）から得られる第Ｄ
_2n+1番目のVITCニブルデータは例えば、８ビットのバイ
ナリデータＢ_nを整数16で割算することを示している
が、これは上位４ビットをシフトさせて取り出すことと
同じである。

次の第10のデータ処理部（601）ではVITC16ニブルデ
ータＤ₀〜Ｄ₁₅の上位４ビットを“0"とする処理が行な
われる。

次の第11のデータ処理部（602）ではチェックサムデ
ータの２バイトを加算した18バイトデータに変換する処
理が成される。この第11のデータ処理部（602）では次
の３式に基づいてチェックサムコードの算式を行って、
第10のデータ処理部（601）で得られた上位４ビットを
“0"とした16バイトデータＤ₀〜Ｄ₁₅に付加する。今、
新たに付加するサムチェックコードデータをＤ_Sとする
と、Ｄ_S＝0FF_HAND（Ｒ⁰Ｄ₀＋Ｒ¹Ｄ₁＋Ｒ²Ｄ₂＋Ｒ³Ｄ₃＋Ｒ⁴D
₄＋Ｒ⁵Ｄ₅＋Ｒ⁶Ｄ₆＋Ｒ⁷Ｄ₇＋Ｒ⁰Ｄ₈＋Ｒ¹Ｄ₉＋Ｒ²Ｄ₁₀
＋Ｒ³Ｄ₁₁＋Ｒ⁴Ｄ₁₂＋Ｒ⁵Ｄ₁₃＋Ｒ⁶Ｄ₁₄＋Ｒ⁷Ｄ₁₅） ……（３）で算出される。ここで、ＲⁿＤ_n＝0F_H（２ⁿ・Ｄ_n）＋２ⁿ・Ｄ_n￥256 である。

この（３）式は、ヘキサデシマル0FF_H即ち、00001111
1111にカッコ内の式とアンドをとることであり、カッコ
内の式の第１項目及び第９項目のＲ⁰Ｄ₀及びＲ⁰Ｄ₈はＤ
₀及びＤ₈のデータの桁ずらしをしないことを意味し、次
の第２項目のＲ¹Ｄ₁と第10項目のＲ¹Ｄ₉はＤ₁及びＤ₉の
データを１桁ずらすことを以下同様に第３項目のＲ²Ｄ₂
及び第11項目のＲ²Ｄ₁₀はＤ₂とＤ₁₀のデータを２桁ずら
すことを意味している。

即ち、この処理部では下位８ビットを抽出し、桁上り
を無視することになる。

この様にして計算式（３）で求められたサムチェック
コードデータＤ_Sは（１），（２）式と同様に次の
（４），（５）式によって２ニブルデータに変換され
る。

Ｄ_S０＝0F_HANDD_S ……（４）Ｄ_S１＝Ｄ_S￥16 ……（５）この様に２バイトのチェックサムコードデータＤ_S0と
Ｄ_S1を16ニブルデータＤ₁〜Ｄ₁₅に加えて18バイトデー
タに変換処理が成される。

次の第12のデータ処理部（603）では第11のデータ処
理部（602）で得られた18バイトデータをアスキデータ
に変換して左シフトし２倍した（18バイトアスキデータ
×２）のデータを８トラック分ユーザRAM（301）に格納
して、タイムコードデータとする。叙上の第12図の機能
的系統図で示して第９のデータ処理部から第12のデータ
処理部迄の変換処理を第13図のフローチャートによって
説明する。第13図はVITCバイナリ８バイトデータＢ₀〜
Ｂ₇をアスキ×２倍の18バイトデータＤ₀〜Ｄ₁₅,D_S0,D_S1
に変換するためのフローチャートを示すものである同フ
ローチャートで、VITCINはVITCバイナリデータが格納さ
れるウォーキングRAM（313）のバッファ領域を示し、VI
TCWBUFは同じくアスキー×２倍VITCデータが格納される
ウォーキングRAM（313）のバッファ領域を示している。

先ず、第１のステップＳ₁でVITCバイナリデータの書
き込まれているアドレスをソースアドレス（SARS）に設
定する。次の第２ステップＳ₂ではVITCバイナリデータ
をアスキデータに変換したデータを書き込むアドレスを
ディスティネーションアドレス（DARS:ライトアドレ
ス）に設定する。第３ステップＳ₃ではチェックサムデ
ータＤ_SをＤ_S＝０としてチェックサム計算の初期設定が
行なわれる。次の第４ステップＳ₄ではＩ＝０〜７と８
バイトデータのループによって８回のくり返しが行なわ
れる。次の第５ステップＳ₅では１バイトのバイナリデ
ータＢ_Iを読み込んでSARSをインクリメントする。第６
ステップＳ₆では８ビットのデータを上位及び下位４ビ
ットに分割し、２バイトデータに分割する（１），
（２）式と同様の変換式で変換が行なわれ、更に、
（３）式によるチェックサム計算が行なわれる次の第７
ステップＳ₇では第６ステップＳ₆で求めたＤ′_2IとＤ′
_2I+1のデータをアスキのデータに変換し、１桁左シフト
とさせる。その結果、第14図に示すバイナリコードを２
倍したアスキコート×２のコードが得られる。この変換
に際してはＤ−VTR等ではデータとしてヘキデシマルのF
F及び00が禁止コードと成されているので、８ビット中
上位７ビットを使用してアスキコードで記録し、LSB
（最下位）は“0"を記録する様にし再生時にエラーコレ
クション回路によって検出するエラーフラグをLSBによ
って伝送しエラーの検出を正確に行なう様にしている。

第８ステップＳ₈ではアスキ×２に変換したＤ_2I,D
_2I+1をDARSに書き込み、DARSをインクリメントする。上
述の第５ステップ乃至第８ステップＳ₅〜Ｓ₈の繰返しが
８バイトデータＢ₀〜Ｂ₇迄８回繰り返され、第９ステッ
プＳ₉でDARSにチェックサムデータＤ_S0,D_S1を書き込ん
でエンドに至る。この様にしてウォーキングRAMを介し
て取り出されたユーザRAMに格納されるVITCデータＤ₀〜
Ｄ₁₅及びチェックサムデータＤ_S0,D_S1の38ライン及び60
1ライン上のＹチャンネル（輝度信号）のロケーション
位置は１ライン中の1920サンプルデータをＡ₀〜Ａ₁₉₁₉
とすれば第15図の様に配される。

Ｇ₉ 再生系のタイムコードデータ逆変換手段第９図に示したデータ変換手段（505）でのVITCの読
み出しアルゴリズムを以下説明する、第15図に示したサ
ンプルデータＡ₀〜Ａ₂₈₇はすでにコレクション処理が成
されたデータであり、Ａ_2nとＡ_2n+1が一致している時再
生データRAM（504）のアドレスＡ_nにデータがストアさ
れる。

ユーザRAM（504）のデータはウォーキングRAM（313）
にＤ₀,D₁,D₂‥‥Ｄ₁₅,D_S0,D_S1の順序を８組（ヘッドＨ₁
〜Ｈ₈に対応）並べ変え転送する。

次にウォーキングRAM（313）上の各データはアキス×
２のデータからバイナリデータに変換されるが、この
時、各データがアスキ×２のデータでない時はその組の
データ変換を停止し、エラーフラグを立てる。

各組のデータはチェックサムを前式に基づいて計算
し、その組のチェックサムＤ_Sと一致しなければエラー
フラグを立てる。

各組の内、エラーフラグを立てない組のチェックサム
Ｄ_Sを調べて、３組以上チェックサムＤ_Sの一致したもの
があればそれをVITCとして、８バイトデータに変換し、
VITCリーダ（507）に転送する。

３組以上チェックサムＤ_Sが一致したものがなけれ
ば、ノーVITCのフラグ立てVITCリーダ（507）に転送しV
ITCデータを前値ホールド（VITCデータの転送を停止）
する。

これら一連のアルゴリズムのフローチャートを第16図
乃至第18図について説明する。

第16図は磁気テープ（50）からヘッドＨ₁〜Ｈ₈群を介
してピックアップしたVITCデータ（アスキ×２）をバイ
ナリデータに変換するフローチャートである。

第16図で例えばVITCリードデータバイナリバッファは
トータル256バイトであり、フロー中のVITCRD1〜VITCRD
8の夫々は32バイト（18バイトデータと１バイトエラー
フラグ）である。同図で第１ステップST₁ではチャンネ
ル１のVITC（アキス）データのあるアドレスをソース
（リード）アドレス（SARS）に設定する。第２ステップ
ST₂ではチャンネル１のVITCデータをバイナリに変換し
たデータを書き込むアドレスを、ディスティネーション
（ライト）アドレス（DARS）に設定する。

第３のステップST₃ではチャンネル１のVITC（アキ
ス）データのある先頭アドレスを退避する。

第４ステップST₄は８チャンネル分の処理のためのル
ープに入り以下のステップを８回繰り返す、第５ステッ
プST₅ではエラーフラグＥ_A,E_Sをリセットする。ここで
エラーフラグＥ_Aはアスキ×２コードデータからバイナ
リコードデータの変換時にアスキコードデータ中にあり
得ないデータがあったときのエラーフラグであり、エラ
ーフラグＥ_Sはチェックサムによるエラーフラグであ
る。

第６ステップST₆は18バイト分の処理ループに入りス
テップST₉乃至ステップST₁₃の各ステップを18回繰り返
す。

第７ステップST₇では次のチャンネルの先頭アドレス
を計算し、第８ステップST₈では次のチャンネルの処理
のためSARA及びDARSを設定し直す。

第９ステップST₉ではSATSからアスキ×２コードデー
タを読み込み、SARS（リード）をインクリメントする。

第10ステップST₁₀ではアスキ×２コードデータからバ
イナリコードデータに変換する。

第11ステップST₁₁ではアスキコードデータとしてあり
得ないデータか否かのチェックが成される。

第12ステップST₁₂ではエラーフラグＥ_Aのセットが成
され、ループから抜けてに至る。第13ステップST₁₃で
はDATSへバイナリデータを書き込んでDARSをインクリメ
ントする。

次に第17図のフローチャートによってリードデータサ
ムチェックについて説明する。第17図で第１ステップST
E₁ではチャンネル１のVITCバイナリデータのあるアドレ
スをSARSに設定し、第２ステップSTE₂では８チャンネル
分の処理ループに入る。第３ステップSTE₃ではチェック
サム計算の為の初期設定が行なわれる。第４ステップST
E₄では16バイトのデータ処理ループに入り、第９ステッ
プSTE₉と第10ステップSTE₁₀を繰り返す。

第５ステップSTE₅ではSARSから再生されたチェックサ
ムデータＤ′_S0,D′_S1を読み取ってSARSをインクリメン
トする。

第６ステップSTE₆では再生されたチェックサムデータ
Ｄ′_S0,D′_S1を１バイトデータに戻す。

第７ステップSTE₇では再生されたチェックサムデータ
Ｄ′_Sと計算したチェックサムデータＤ_Sを比較し、比較
結果が等しくなれば第11ステップSTE₁₁でチェックサム
エラーフラグをセットする。

第８ステップSTE₈では次のチャンネルのVITCバイナリ
データのあるアドレスをSARSに設定する。

第９ステップSTE₉ではSARSからＤ′_Jをロード即ち、
バイナリデータの読み込みとSARAのインクリメントを行
なう。

第10ステップSTE₁₀ではチェックサムの計算を行なう
（ローテーションアキュムレート）。

次に第18図によってリードVITCエラーチェックのフロ
ーチャートで説明する。同図で第１のステップSTEP₁で
はチャンネル１のチェックサムの書かれているアドレス
をSARSに設定する。第２ステップSTEP₂では正しいVITC
を３チャンネル分探し出すためのループに入る。第３ス
テップSTEP₃ではｎチャンネルのエラーフラグをチェッ
クする。ノーエラーであれば第５ステップSTEP₅以下に
進む、第４ステップSTEP₄では次のチャンネルのチェッ
クサムのあるアドレスをSARSにする。第５ステップSTEP
₅ではSARSからチェックサムデータＤ_Sを読み込みＪ＝０
とする。ここでＪは正しく読み込まれたVITCをカウント
するためのものである。

第６ステップSTEP₆では残りのチャンネルのエラーフ
ラグとチェックサムで調べるループである。

第７ステップSTEP₇ではｎ＋１のチャンネルのエラー
フラグＥ_A(n+i)とＥ_S(n+i)がチェックされ、ノーエラー
であれば第８ステップSTEP₈ではｎチャンネルサムが等
しいか否かをチェックする。その結果が等しければ第９
ステップSTEP₉に進み第９ステップSTEP₉ではＪに１をプ
ラスする。即ち等しいチャンネルのカウントが成され
る。

第９ステップSTEP₉のは第10ステップSTEP₁₀のに
つながり、第10ステップSETP₁₀ではＪが２かどうかをチ
ェックする。Ｊ＝＝2?と云うことは等しいチャンネルが
３つあると云うことを示す。

等しいチャンネルが３つあると第11ステップSTEP₁₁で
VITCリードインバリドフラグをリセットする。

第12ステップSTEP₁₂では正しいと判断されたチャンネ
ルの先頭アドレスをSARSに設定する。

第13ステップSTEP₁₃ではVITCを出力するべきアドレス
をDARSに設定する。

第14ステップSTEP₁₄では８バイトデータの転送のため
のループに入り第15ステップSTEP₁₅では上位桁及下位桁
４ビットに分割されている２バイトデータＤ_2KとＤ_2K+1
をSARSから読み取ってSARSをインメリメントする。

第16ステップSTEP₁₆では２バイトデータを１バイトに
変換し、DARSの指定する場所に書き込む、第17ステップ
STEP₁₇はループを出てに至る。

Ｇ₁₀ 各系でのVITCデータの遅延量 VITCジェネレータ（306）からVITCリーダ（507）迄の
VITCデータは第19図に示す様に合計で８フィールドの遅
延量がある。このうちビデオ信号と共通の遅延量は第19
図に示す様にビデオプロセッサー期間の４フィールドで
ある。VITCデータはビデオデータと同相とするためにVI
TCジェネレータ（306）から発生する出力信号は１フレ
ーム進ませたデータを発生させる必要がある。例えば00
時01分12秒10フレームのときには00時01分12秒11フレー
ムと出力させる。

再生側でもビデオ信号に対して１フレーム分遅れるた
め通常再生時には１フレーム進ませて補正する必要があ
り、例えば00時01分20秒20フレームの時には00時01分20
秒21フレームとする補正を行なう必要がある。

Ｈ発明の効果本発明のディジタル映像信号の伝送方式では或るチャ
ンネルエラーレートに上昇や故障が発生した場合に、そ
のチャンネルのデータのエラーが画面全体に分散され、
エラーによる画質劣化が特定部分に集中するのを防止す
ることができ、伝送系で生じる欠落データの修正を受信
（再生）側で容易に行なうことができるＤ−VTRにVITC
を入れることが出来てスロー再生時にも正確なタイムコ
ードデータを抽出出来て、正確な編集を行なうことが出
来る。

【図面の簡単な説明】

第１図は本発明のＤ−VTRの記録系を示す系統図、第２
図は面分割説明図、第３図はDY,DB,DRのサンプル内容を
示す図、第４図は８並列ビデオデータを示す図、第５図
及び第６図はチャンネルデータ、第７図は記録系のデー
タ処理回路、第８図はデータ変換説明図、第９図はVITC
記録再生系を示す系統図、第10図はＤ−VTRの再生系を
示す系統図、第11図は再生系のデータ処理回路を示す系
統図、第12図は記録系のタイムコードデータ変換手段の
系統図、第13図はVITC（８バイト）→アスキ×２（18バ
イト）変換フローチャート、第14図はバイナリ→アスキ
×２倍変換を示す線図、第15図はVITCデータのサンプル
データ位置を示す図、第16図乃至第18図は本発明の再生
系のタイムコードデータ処理を示すフローチャート、第
19図は各ブロックのVITCのデータ遅延量を説明する図で
ある。（301），（501）はユーザRAM、（302），（303），（3
04），（501），（502），（503）はバッファメモリ、
（310）はデータ変換手段、（505）はデータ逆変換手段
である。

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル輝度信号と第１のディジタルコ
ンポーネント色信号と第２のディジタルコンポーネント
色信号とをそれぞれ連続する２サンプルから成る複数の
組に分解し、この組み合わされたディジタル輝度信号と第１のディジ
タルコンポーネント色信号と第２のディジタルコンポー
ネント色信号をそれぞれ組毎に複数のチャンネルに振り
分けるとともに、各チャンネルにおいて上記組み合わさ
れたディジタル輝度信号に対して上記組み合わされた第
１のディジタルコンポーネント色信号と第２のディジタ
ルコンポーネント色信号を交互に挿入して伝送すると共
に伝送されるディジタル映像信号に対するタイムコード
信号を上記複数のチャンネルに重複して伝送するように
したことを特徴とするディジタル映像信号の伝送方式。