JP2725695B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、多結晶シリコン膜と金属シリサイド
膜との複合膜、所謂ポリサイド膜のドライエッチング方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for dry-etching a composite film of a polycrystalline silicon film and a metal silicide film, that is, a so-called polycide film.
【0002】[0002]
【従来の技術】従来、半導体デバイスにおいて、ゲート
電極及びその配線の材料として、安定した特性を有する
トランジスタを形成することのできる多結晶シリコンが
用いられている。ところが、半導体デバイスが微細化さ
れるにつれて、ゲート及び配線材料の低抵抗化が求めら
れるようになっており、このため、多結晶シリコンに比
べてシート抵抗が1桁低く、かつ多結晶シリコンゲート
と同様な安定した特性を有するトランジスタを形成する
ことのできるポリサイド膜が用いられる傾向にある。2. Description of the Related Art Conventionally, in a semiconductor device, as a material for a gate electrode and its wiring, polycrystalline silicon capable of forming a transistor having stable characteristics has been used. However, as semiconductor devices are miniaturized, it is required to reduce the resistance of gates and wiring materials. Therefore, the sheet resistance is lower by one digit than that of polycrystalline silicon, and the polycrystalline silicon gate and There is a tendency to use a polycide film that can form a transistor having similar stable characteristics.
【0003】そして、近年において、半導体集積回路装
置の微細化が一層進み、この結果、ポリサイド膜及びそ
の下地膜である酸化膜も薄膜化されるようになってきて
おり、高精度、かつ高選択性を有するエッチング方法が
要求されている。[0003] In recent years, the miniaturization of semiconductor integrated circuit devices has been further advanced, and as a result, the polycide film and the oxide film serving as a base film thereof have also been reduced in thickness, resulting in high precision and high selection. There is a demand for an etching method having a property.
【0004】従来のポリサイドエッチング技術として、
例えば、特願平4−126798号明細書に記載された
方法が知られている。As a conventional polycide etching technique,
For example, a method described in Japanese Patent Application No. 4-126798 is known.
【0005】ここで、図7を参照して、従来のポリサイ
ドエッチング方法について概説する。Here, a conventional polycide etching method will be outlined with reference to FIG.
【0006】まず、シリコン基板701上に形成された
シリコン酸化膜702上に多結晶シリコン膜703及び
タングステンシリサイド膜704を順次積層し、タング
ステンシリサイド膜704上にフォトレジスト705を
塗布した後、リソグラフィ技術によりパターン形成を行
い、処理基板を作成する(図7(a))。First, a polycrystalline silicon film 703 and a tungsten silicide film 704 are sequentially laminated on a silicon oxide film 702 formed on a silicon substrate 701, and a photoresist 705 is applied on the tungsten silicide film 704. To form a processed substrate (FIG. 7A).
【0007】この処理基板を一般的なドライエッチング
装置、例えば、平行平板型RIEを用いて、六フッ化硫
黄(SF6 )及び臭化水素(HBr)の混合ガスによっ
て、タングステンシリサイド膜704のエッチングを行
う。続いて、塩素(Cl2 )及びHBrの混合ガスによ
って、多結晶シリコン膜703のエッチングを行って、
ポリサイド構造のゲート電極を形成する(図7
(b))。[0007] The tungsten silicide film 704 is etched by using a mixed gas of sulfur hexafluoride (SF 6 ) and hydrogen bromide (HBr) by using a general dry etching apparatus such as a parallel plate type RIE. I do. Subsequently, the polycrystalline silicon film 703 is etched with a mixed gas of chlorine (Cl 2 ) and HBr,
A gate electrode having a polycide structure is formed (FIG. 7)
(B)).
【0008】[0008]
【発明が解決しようとする課題】ところが、上述のエッ
チング方法では、ゲート寸法幅が微細化し、かつポリサ
イド膜が薄膜化、例えば、金属シリサイド膜が1000
オングストロームで、多結晶シリコン膜が1000オン
グストロームであるポリサイド膜である場合、シリコン
基板自体がエッチングされてしまうという問題点があ
る。However, in the above-described etching method, the gate width is reduced and the polycide film is made thinner.
If the polycrystalline silicon film is Angstrom and the polycrystalline silicon film is 1000 Angstrom, there is a problem that the silicon substrate itself is etched.
【0009】図8を参照して、先ず、金属シリサイド膜
801(例えば、タングステンシリサイド膜704)の
エッチングが終了した段階で、その開口面積が広い部分
では、すでに多結晶シリコン膜703がエッチングされ
ている(図8(a))。つまり、SF6 のように、フッ
素を含むガスによるエッチングにおいては、多結晶シリ
コン膜703のエッチング速度は、金属シリサイド膜の
エッチング速度の2倍以上であり、さらに、エッチング
面積が広い程、多量のフッ素が供給されることになっ
て、この結果、開口面積が広い部分では、多結晶シリコ
ン膜703がエッチングされることになる。Referring to FIG. 8, first, at the stage where etching of metal silicide film 801 (for example, tungsten silicide film 704) is completed, polycrystalline silicon film 703 is already etched in a portion having a large opening area. (FIG. 8A). That is, in etching with a gas containing fluorine, such as SF 6 , the etching rate of the polycrystalline silicon film 703 is twice or more the etching rate of the metal silicide film. Fluorine is supplied, and as a result, the polycrystalline silicon film 703 is etched in a portion having a large opening area.
【0010】前述のように、金属シリサイド膜をエッチ
ングした後、Cl2 及びHBrによって、多結晶シリコ
ン膜703のエッチングが行われるが、金属シリサイド
膜のエッチングに用いたSF6 のフッ素が残留している
ため、この残留フッ素(フッ素原子802)が多結晶シ
リコン膜703のエッチングに寄与することになる。As described above, after etching the metal silicide film, the polycrystalline silicon film 703 is etched by Cl 2 and HBr, but fluorine of SF 6 used for etching the metal silicide film remains. Therefore, the residual fluorine (fluorine atom 802) contributes to the etching of the polycrystalline silicon film 703.
【0011】エッチング速度は開口面積が広い部分にお
いて特に速く、このため、図8(b)に示すように、多
結晶シリコン膜703及びシリコン酸化膜702がエッ
チングされてしまうばかりでなく、最悪の場合には、シ
リコン基板701がエッチングされてしまうという問題
点がある。The etching rate is particularly high in a portion having a large opening area. Therefore, as shown in FIG. 8B, not only the polycrystalline silicon film 703 and the silicon oxide film 702 are etched, but also in the worst case. Has a problem that the silicon substrate 701 is etched.
【0012】上述のような不具合を防止するためには、
金属シリサイド膜のエッチング後、残留しているフッ
素を除去する、金属シリサイド膜のエッチングにフッ
素を含まないガスを用いること等が挙げられる。In order to prevent the above problems,
After the metal silicide film is etched, residual fluorine is removed, and a gas containing no fluorine is used for etching the metal silicide film.
【0013】残留フッ素を除去する際には、一般に、金
属シリサイド膜をエッチングした後、チャンバー内を真
空引きする。しかしながら、この手法では、シリコン基
板がエッチングされない状態となるまでフッ素を除去す
るためには、多大な時間を要し、生産性が損なわれてし
まうという問題点がある。When removing residual fluorine, generally, after etching the metal silicide film, the inside of the chamber is evacuated. However, this method has a problem that it takes a lot of time to remove fluorine until the silicon substrate is not etched so that productivity is impaired.
【0014】一方、金属シリサイド膜のエッチングの
際、フッ素を含まないガスを用いる方法として、特開平
4−105321号公報に記載された方法が知られてい
る。ここでは、金属シリサイド膜をCl2 、O2 によっ
てエッチングする方法が記載されているが、この方法で
は、エッチングガスにO2 が用いられているため、図9
に示すように、エッチング後の側壁部に除去し難い酸化
膜系の反応生成物803が堆積されてしまうという問題
点がある。On the other hand, a method described in Japanese Patent Application Laid-Open No. 4-105321 is known as a method of using a gas containing no fluorine when etching a metal silicide film. Here, a method of etching the metal silicide film with Cl 2 and O 2 is described. In this method, since O 2 is used as an etching gas, FIG.
As shown in (1), there is a problem that an oxide film-based reaction product 803 is hardly removed on the side wall after etching.
【0015】この他、金属シリサイド膜のエッチングの
際、フッ素を含まないガスを用いる方法として、特開平
5−136102号公報に記載された方法が知られてい
る。ここでは、一酸化炭素(CO)のみによって、金属
シリサイド膜をエッチングしているが、この方法では、
エッチング速度が低く、生産性が低くなってしまうとい
う問題点がある。In addition, as a method of using a gas containing no fluorine when etching a metal silicide film, a method described in Japanese Patent Application Laid-Open No. 5-136102 is known. Here, the metal silicide film is etched only by carbon monoxide (CO).
There is a problem that the etching rate is low and the productivity is low.
【0016】本発明の目的は、特に、ポリサイド膜のド
ライエッチングにおいて、シリコン基板がエッチングさ
れることのない半導体装置の製造方法を提供することに
ある。An object of the present invention is to provide a method of manufacturing a semiconductor device in which a silicon substrate is not etched particularly in dry etching of a polycide film.
【0017】[0017]
【課題を解決するための手段】本発明によれば、半導体
基板上に多結晶シリコン膜と金属シリサイド膜とからな
るポリサイド膜を形成する第1の工程と、該ポリサイド
膜上に選択的にマスク材を形成する第2の工程と、チャ
ンバー内に六フッ化硫黄、臭化水素を含む混合ガスを導
入し該混合ガスをプラズマ状態として前記金属シリサイ
ド膜をドライエッチングしてエッチング基板とする第3
の工程と、前記チャンバー内を真空排気した後前記チャ
ンバー内にCOガスを導入し前記COガスをプラズマ状
態として前記エッチング基板を処理する第4の工程とを
備えることを特徴とする半導体装置の製造方法が得られ
る。According to the present invention, there is provided a first step of forming a polycide film comprising a polycrystalline silicon film and a metal silicide film on a semiconductor substrate, and selectively masking the polycide film on the polycide film. A second step of forming a material, and a third step of introducing a mixed gas containing sulfur hexafluoride and hydrogen bromide into the chamber, setting the mixed gas in a plasma state, and dry-etching the metal silicide film to form an etching substrate.
And a fourth step of processing the etching substrate by evacuating the chamber and then introducing a CO gas into the chamber to make the CO gas a plasma state. A method is obtained.
【0018】つまり、SF6 等のフッ素を含むガスを用
いて金属シリサイド膜をエッチングした後、効率的にフ
ッ素を除去する際には、化学的にフッ素を吸着、排気す
れば良い。そこで本発明では、金属シリサイド膜をエッ
チングした後、真空排気を行い、続いてCOガスを用い
てプラズマを発生させる。これによって、2F+CO→
COF2なる化学反応によって、真空排気に比べて効率
的にフッ素の除去が可能となる。That is, after the metal silicide film is etched using a gas containing fluorine such as SF 6 and the like, when fluorine is to be efficiently removed, fluorine may be chemically adsorbed and exhausted. Therefore, in the present invention, after the metal silicide film is etched, vacuum evacuation is performed, and subsequently, plasma is generated using a CO gas. By this, 2F + CO →
The chemical reaction of COF 2 enables fluorine to be removed more efficiently than vacuum evacuation.
【0019】[0019]
【発明の実施の形態】以下、本発明について図面を参照
して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【0020】図1は本発明による半導体装置の製造方法
の一例を説明するための図である。図1を参照して、ま
ず、図1(a)に示すように、半導体基板であるシリコ
ン基板101上にシリコン酸化膜102を形成し、続い
て、膜厚1000オングストロームの多結晶シリコン膜
103と膜厚1000オングストロームのタングステン
シリサイド膜104とを成膜する。そして、タングステ
ンシリサイド膜104上にフォトレジスト105を塗布
した後、リソグラフィ技術を用いてパターンを形成し
て、処理基板とする。FIG. 1 is a diagram for explaining an example of a method for manufacturing a semiconductor device according to the present invention. Referring to FIG. 1, first, as shown in FIG. 1A, a silicon oxide film 102 is formed on a silicon substrate 101, which is a semiconductor substrate, and then a polycrystalline silicon film 103 having a thickness of 1000 Å is formed. A 1000 angstrom thick tungsten silicide film 104 is formed. Then, after a photoresist 105 is applied on the tungsten silicide film 104, a pattern is formed using a lithography technique to obtain a processing substrate.
【0021】次に、図2に示すドライエッチング装置を
用いて、この処理基板をエッチング処理する。Next, the processing substrate is subjected to an etching process using a dry etching apparatus shown in FIG.
【0022】図2を参照して、図示のドライエッチング
装置は、チャンバ201と、チャンバ201内にエッチ
ングガスを供給するガス供給機構201aとを備えてい
る。チャンバー201内には互いに対向して上部電極2
02及び下部電極203が配置されており、下部電極2
03はマッチングボックス204を介してRF電源20
5(RF周波数13.56MHz)が接続されている。
そして、上述の処理基板206は下部電極203上に載
置される。Referring to FIG. 2, the illustrated dry etching apparatus includes a chamber 201 and a gas supply mechanism 201a for supplying an etching gas into the chamber 201. The upper electrode 2 is opposed to each other in the chamber 201.
02 and the lower electrode 203 are disposed, and the lower electrode 2
03 is the RF power supply 20 via the matching box 204.
5 (RF frequency 13.56 MHz) is connected.
Then, the processing substrate 206 described above is mounted on the lower electrode 203.
【0023】ここで、図1及び図2を参照して、図2に
示すドライエッチング装置を用いて、SF6 を60sc
cm、HBrを80sccm、圧力(チャンバー内圧
力)を0.04Torr、RFパワー密度を1.1W/
cm2 として、タングステンシリサイド膜104をエッ
チングする(図1(b):タングステンシリサイド膜1
04をエッチングした状態の基板をエッチング基板と呼
ぶ)。Here, referring to FIGS. 1 and 2, SF 6 is applied at 60 sc using the dry etching apparatus shown in FIG.
cm, HBr 80 sccm, pressure (in-chamber pressure) 0.04 Torr, RF power density 1.1 W /
cm 2 and the tungsten silicide film 104 is etched (FIG. 1B: tungsten silicide film 1).
The substrate after etching the substrate 04 is called an etching substrate.)
【0024】次に、真空排気を30秒行った後、COを
チャンバー201内に導入する。そして、COを400
sccm、圧力を0.1Torr、RFパワー密度を
1.1W/cm2 として、30秒間放電を行う。Next, after evacuation is performed for 30 seconds, CO is introduced into the chamber 201. And CO is 400
Discharge is performed for 30 seconds at a sccm, a pressure of 0.1 Torr and an RF power density of 1.1 W / cm 2 .
【0025】最後に、Cl2 を30sccm、HBrを
30sccm、O2 を4sccm、圧力を0.1Tor
r、RFパワー密度を0.82W/cm2 として、多結
晶シリコン103をエッチングする(図1(c))。Finally, Cl 2 is 30 sccm, HBr is 30 sccm, O 2 is 4 sccm, and the pressure is 0.1 Torr.
r, the RF power density is set to 0.82 W / cm 2 , and the polycrystalline silicon 103 is etched (FIG. 1C).
【0026】この結果、シリコン基板101がエッチン
グされることなく、かつシリコン酸化膜102を維持し
たゲート電極が完成した。As a result, a gate electrode in which the silicon substrate 101 was not etched and the silicon oxide film 102 was maintained was completed.
【0027】図3にはCOによる放電時間を変化させた
際のシリコン基板の状態及びシリコン酸化膜の残膜が示
され、図4にはCO流量を変化させた際のシリコン基板
の状態及びシリコン酸化膜の残膜が示されている。さら
に、図5には圧力(チャンバー内圧力)を変化させた際
のシリコン基板の状態及びシリコン酸化膜の残膜が示さ
れている。FIG. 3 shows the state of the silicon substrate and the remaining silicon oxide film when the discharge time by CO is changed. FIG. 4 shows the state of the silicon substrate and the silicon when the flow rate of CO is changed. The remaining oxide film is shown. Further, FIG. 5 shows the state of the silicon substrate and the remaining silicon oxide film when the pressure (in-chamber pressure) is changed.
【0028】図3乃至図5に示す結果から容易にわかる
ように、COが300sccm以上、圧力0.1Tor
r以下、放電時間30秒以上の条件で、エッチングを行
うと、シリコン基板のエッチングを防止できるばかりで
なく、シリコン酸化膜を維持することが可能である。As can be easily understood from the results shown in FIGS. 3 to 5, CO is 300 sccm or more and the pressure is 0.1 Torr.
When etching is performed under the condition of not more than r and discharge time of 30 seconds or more, not only etching of the silicon substrate can be prevented, but also the silicon oxide film can be maintained.
【0029】さらに、COによる放電を行う際、マイク
ロ波等の高い周波数を用いると、COがCとOと分離さ
れてしまい、この結果、O(酸素原子)によってマスク
であるフォトレジストをアッシングしてしまう場合があ
る。Further, when a high frequency such as a microwave is used when discharging by CO, CO is separated from C and O, and as a result, the photoresist which is a mask is ashed by O (oxygen atom). In some cases.
【0030】発明者の評価ではRF周波数27.12M
Hzにおける放電でも、COがCとOに非常に高い割合
で解離することが確認された。従って、COによる放電
を行う際には、13.56MHz以下のRF周波数で行
うことが望ましい。According to the evaluation of the inventor, the RF frequency was 27.12M.
It was confirmed that CO was dissociated into C and O at a very high rate even at a discharge at Hz. Therefore, when performing discharge by CO, it is desirable to perform at an RF frequency of 13.56 MHz or less.
【0031】図6は本発明による半導体の製造方法の他
の例を説明するための図である。図6を参照して、ま
ず、図6(a)に示すように、シリコン酸化膜601上
にスパッタリング技術によって、Ti膜602、TiN
膜603、Al−Si−Cu膜604、及びTiN膜6
05を順次に形成する。FIG. 6 is a view for explaining another example of the semiconductor manufacturing method according to the present invention. Referring to FIG. 6, first, as shown in FIG. 6A, a Ti film 602 and a TiN film are formed on a silicon oxide film 601 by a sputtering technique.
Film 603, Al—Si—Cu film 604, and TiN film 6
05 are sequentially formed.
【0032】そして、TiN膜605上にフォトレジス
ト606を塗布した後、リソグラフィ技術を用いてパタ
ーンを形成して、処理基板とする。Then, after a photoresist 606 is applied on the TiN film 605, a pattern is formed using a lithography technique to obtain a processing substrate.
【0033】続いて、フォトレジスト606をマスクと
して、図2に示すドライエッチング装置を用いて、Cl
2 、BCl3 等のガスを用いてTiN膜605、Al−
Si−Cu膜604、TiN膜603、Ti膜602を
エッチングし、金属配線(第1の金属配線:第1の金属
配線はTiN膜605、Al−Si−Cu膜604、T
iN膜603、及びTi膜602で構成される)を形成
する。Subsequently, using the photoresist 606 as a mask, the dry etching apparatus shown in FIG.
TiN film 605 by using the 2, BCl 3 or the like gas, Al-
The Si-Cu film 604, the TiN film 603, and the Ti film 602 are etched to form a metal wiring (first metal wiring: the first metal wiring is a TiN film 605, an Al-Si-Cu film 604,
an iN film 603 and a Ti film 602).
【0034】フォトレジスト606を除去した後、図6
(b)に示すように、シリコン酸化膜607を成膜した
後、このシリコン酸化膜607上にフォトレジスト60
8を塗布し、リソグラフィ技術を用いてパターン形成を
行う。After removing the photoresist 606, FIG.
As shown in (b), after forming a silicon oxide film 607, a photoresist 60 is formed on the silicon oxide film 607.
8 is applied, and a pattern is formed using a lithography technique.
【0035】その後、再び、図2に示すドライエッチン
グ装置を用いて、ヴィアホールの形成を行う。Thereafter, via holes are formed again using the dry etching apparatus shown in FIG.
【0036】例えば、第1段階のエッチングとして、C
F4 を20sccm、CHF3 を40sccm、圧力を
0.05Torr、RFパワー密度を8.77W/cm
2 として、シリコン酸化膜607のエッチングを行う。For example, as the first stage etching, C
The F 4 20 sccm, a CHF 3 40 sccm, 0.05 Torr pressure, RF power density 8.77W / cm
Second , the silicon oxide film 607 is etched.
【0037】次に、第2段階のエッチングとして、SF
6 を20sccm、CF4 を40sccm、圧力を0.
2Torr、RFパワー密度を3.3W/cm2 とし、
TiN膜605のエッチングを行って、ヴィアホール6
09を形成する。Next, in the second stage etching, SF
6 at 20 sccm, CF 4 at 40 sccm, pressure at 0.
2 Torr, RF power density is 3.3 W / cm 2 ,
Etching of the TiN film 605 is performed to form the via holes 6.
09 is formed.
【0038】次に、真空排気を30秒行った後、COを
チャンバー201(図2)内に導入する。そして、CO
を400sccm、圧力を0.1Torr、RFパワー
密度を1.1W/cm2 として、30秒間放電を行う。Next, after evacuation is performed for 30 seconds, CO is introduced into the chamber 201 (FIG. 2). And CO
At a pressure of 0.1 Torr and an RF power density of 1.1 W / cm 2 for 30 seconds.
【0039】続いて、フォトレジスト608を除去した
後、前述した第1の金属配線を形成した手法と同様にし
て第2の金属配線610を形成する。Subsequently, after removing the photoresist 608, a second metal wiring 610 is formed in the same manner as in the above-described method of forming the first metal wiring.
【0040】ところで、金属配線(Al−Si−Cu)
表面にフッ素が残留した場合、金属配線間の密着性不良
等が発生して、配線の信頼性を低下させる原因となるこ
とが知られている。By the way, metal wiring (Al-Si-Cu)
It is known that when fluorine remains on the surface, poor adhesion between metal wirings and the like occurs, which causes a reduction in the reliability of the wirings.
【0041】本発明では、TiN膜605のエッチング
の際に用いられるSF6 によりAl−Si−Cu膜60
4の表面に残留するフッ素が、COガスによる放電によ
り除去され、この結果、金属配線の信頼性を向上するこ
とができる。In the present invention, the Al—Si—Cu film 60 is formed by SF 6 used for etching the TiN film 605.
The fluorine remaining on the surface of No. 4 is removed by the discharge with the CO gas, and as a result, the reliability of the metal wiring can be improved.
【0042】[0042]
【発明の効果】以上説明したように、本発明では、半導
体装置の製造方法、特に、ポリサイド膜のドライエッチ
ングにおいて、シリコン基板のエッチングを防止できる
という効果がある。As described above, according to the present invention, there is an effect that etching of a silicon substrate can be prevented in a method of manufacturing a semiconductor device, in particular, in dry etching of a polycide film.
【0043】さらに、金属配線間の導通孔であるヴィア
ホールの形成の際、金属配線の信頼性を向上させること
ができるという効果がある。Further, there is an effect that the reliability of the metal wiring can be improved when forming the via hole which is a conduction hole between the metal wirings.
【図1】本発明による半導体装置の製造方法の一例を説
明するための図である。FIG. 1 is a diagram illustrating an example of a method for manufacturing a semiconductor device according to the present invention.
【図2】本発明による半導体装置の製造方法に用いられ
るドライエッチング装置を示す断面図である。FIG. 2 is a cross-sectional view showing a dry etching apparatus used in the method for manufacturing a semiconductor device according to the present invention.
【図3】図1に示す半導体装置の製造方法において、C
Oガスによる放電時間とシリコン基板の状態との関係を
示す図である。FIG. 3 illustrates a method of manufacturing the semiconductor device shown in FIG.
FIG. 4 is a diagram illustrating a relationship between a discharge time due to O gas and a state of a silicon substrate.
【図4】図1に示す半導体装置の製造方法において、C
Oガス流量とシリコン基板の状態との関係を示す図であ
る。FIG. 4 is a cross-sectional view of the method of manufacturing the semiconductor device shown in FIG.
FIG. 4 is a diagram showing a relationship between an O gas flow rate and a state of a silicon substrate.
【図5】図1に示す半導体装置の製造方法において、C
Oガスによる放電の圧力条件とシリコン基板の状態との
関係を示す図である。FIG. 5 is a cross-sectional view of the method of manufacturing the semiconductor device shown in FIG.
FIG. 4 is a diagram showing a relationship between a pressure condition of discharge by O gas and a state of a silicon substrate.
【図6】本発明による半導体装置の製造方法の他の例を
説明するための図である。FIG. 6 is a drawing for explaining another example of the method for manufacturing a semiconductor device according to the present invention.
【図7】従来の半導体装置の製造方法を説明するための
断面図である。FIG. 7 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.
【図8】従来の半導体装置の製造方法において、シリコ
ン基板がエッチングされる原因を説明するための断面図
である。FIG. 8 is a cross-sectional view for explaining a cause of etching a silicon substrate in a conventional method of manufacturing a semiconductor device.
【図9】従来の半導体装置の製造方法において生じる問
題点を説明するための断面図である。FIG. 9 is a cross-sectional view for describing a problem that occurs in a conventional method of manufacturing a semiconductor device.
101,701 シリコン基板 102,601,607,702 シリコン酸化膜 103,703 多結晶シリコン膜 104,704 タングステンシリサイド膜 105,606,608,705 フォトレジスト 201 チャンバ 202 上部電極 203 下部電極 204 マッチングボックス 205 RF電源 602 Ti膜 603,605 TiN膜 604 Al−Si−Cu膜 609 ヴィアホール 101,701 Silicon substrate 102,601,607,702 Silicon oxide film 103,703 Polycrystalline silicon film 104,704 Tungsten silicide film 105,606,608,705 Photoresist 201 Chamber 202 Upper electrode 203 Lower electrode 204 Matching box 205 RF Power supply 602 Ti film 603, 605 TiN film 604 Al-Si-Cu film 609 Via hole
Claims (8)
シリサイド膜とからなるポリサイド膜を形成する第1の
工程と、該ポリサイド膜上に選択的にマスク材を形成す
る第2の工程と、チャンバー内に六フッ化硫黄、臭化水
素を含む混合ガスを導入し該混合ガスをプラズマ状態と
して前記金属シリサイド膜をドライエッチングしてエッ
チング基板とする第3の工程と、前記チャンバー内を真
空排気した後前記チャンバー内にCOガスを導入し前記
COガスをプラズマ状態として前記エッチング基板を処
理する第4の工程とを備えることを特徴とする半導体装
置の製造方法。A first step of forming a polycide film composed of a polycrystalline silicon film and a metal silicide film on a semiconductor substrate; and a second step of selectively forming a mask material on the polycide film. A third step of introducing a mixed gas containing sulfur hexafluoride and hydrogen bromide into the chamber, making the mixed gas into a plasma state, dry-etching the metal silicide film to form an etching substrate, and evacuating the chamber. And then introducing a CO gas into the chamber and treating the etching substrate with the CO gas in a plasma state.
方法において、前記COガスをプラズマ状態にする際、
前記COガスの流量は300sccm以上であることを
特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein when the CO gas is brought into a plasma state,
A method of manufacturing a semiconductor device, wherein a flow rate of the CO gas is 300 sccm or more.
の製造方法において、前記COガスをプラズマ状態にす
る際、前記COガスの圧力は0.1Torr以下である
ことを特徴とする半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein when the CO gas is brought into a plasma state, the pressure of the CO gas is 0.1 Torr or less. Manufacturing method.
方法において、前記第4の工程に続いて、前記多結晶シ
リコン膜をエッチングする第5の工程を有することを特
徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, further comprising a fifth step of etching said polycrystalline silicon film following said fourth step. Production method.
方法において、前記第5の工程では、塩素、臭化水素、
及び酸素を含む混合ガスを用い、該混合ガスをプラズマ
状態として多結晶シリコン膜のエッチングを行うように
したことを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein in the fifth step, chlorine, hydrogen bromide,
And a mixed gas containing oxygen and oxygen, and etching the polycrystalline silicon film with the mixed gas in a plasma state.
方法において、前記マスク材はフォトレジスト膜である
ことを特徴とする半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein said mask material is a photoresist film.
半導体装置の製造方法において、COガスをプラズマ状
態にする際に用いられるRF電源の周波数は13.56
MHz以下であることを特徴とする半導体装置の製造方
法。7. The method for manufacturing a semiconductor device according to claim 1, wherein the frequency of the RF power supply used to bring the CO gas into a plasma state is 13.56.
MHz or less.
する第1の工程と、該第1の金属配線上に第2の絶縁膜
を形成した後前記第1の金属配線に達するホールを前記
第2の絶縁膜に形成してエッチング基板を得る第2の工
程と、COガスをプラズマ状態として前記エッチング基
板を処理する第3の工程と、前記第1の金属配線と導通
する第2の金属配線を形成する第4の工程とを有するこ
とを特徴とする半導体装置の製造方法。8. A first step of forming a first metal wiring on a first insulating film, and forming a second insulating film on the first metal wiring and then forming the first metal wiring on the first metal wiring. A second step of forming a hole to be reached in the second insulating film to obtain an etching substrate, a third step of treating the etching substrate with a CO gas in a plasma state, and conducting with the first metal wiring. And a fourth step of forming a second metal wiring.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP7308693A JP2725695B2 (en) | 1995-11-28 | 1995-11-28 | Method for manufacturing semiconductor device |
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JP7308693A JP2725695B2 (en) | 1995-11-28 | 1995-11-28 | Method for manufacturing semiconductor device |
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JPH09148311A JPH09148311A (en) | 1997-06-06 |
JP2725695B2 true JP2725695B2 (en) | 1998-03-11 |
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ID=17984152
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JP7308693A Expired - Lifetime JP2725695B2 (en) | 1995-11-28 | 1995-11-28 | Method for manufacturing semiconductor device |
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JP (1) | JP2725695B2 (en) |
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JP3393640B2 (en) * | 1997-10-01 | 2003-04-07 | 日本電信電話株式会社 | Low gas pressure plasma etching method for single crystal silicon |
JP2017085093A (en) * | 2015-10-29 | 2017-05-18 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
-
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- 1995-11-28 JP JP7308693A patent/JP2725695B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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