JP2723052B2 - 自動調整回路 - Google Patents
自動調整回路Info
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- JP2723052B2 JP2723052B2 JP6219336A JP21933694A JP2723052B2 JP 2723052 B2 JP2723052 B2 JP 2723052B2 JP 6219336 A JP6219336 A JP 6219336A JP 21933694 A JP21933694 A JP 21933694A JP 2723052 B2 JP2723052 B2 JP 2723052B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Voltage And Current In General (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は自動調整回路に関し、特
に電圧値や繰返周波数値を自動調整する回路に関する。
に電圧値や繰返周波数値を自動調整する回路に関する。
【０００２】
【従来の技術】従来のこの種の回路としては、公知文献
“Ａ ＳＩＮＧＬＥ―ＣＨＩＰ ＶＩＤＥＯ―ＰＲＯＣ
ＥＳＳＩＮＧ ＩＣ ＭＡＤＥ ＢＹ ＡＮ ＩＭＰＲ
ＯＶＥＤ ＢＩ―ＣＭＯＳ ＰＲＯＣＥＳＳ”（１９９
２ ＩＥＥＥ ＷＰＮ１５．７，Ｔ．Ｔａｍｕｒａ，）
に記載されているものがある。これは、図９に示されて
いるように、基準電圧２と出力電圧５とを比較する比較
器（ＣＯＭＰ）１と、この比較結果に応じてカウントア
ップ又はカウントダウン動作を行うアップダウンカウン
タ（ＵＰ／ＤＯＷＮ ＣＯＵＮＴＥＲ）３０と、このカ
ウンタの出力であるディジタル値をアナログ値に変換す
るＤ／Ａコンバータ４と、このＤ／Ａ変換後のアナログ
値に応じて入力電圧のレベルシフトを行うレベルシフト
回路（ＬＥＶＥＬ ＳＨＩＦＴ）７１とを含んで構成さ
れている。なお、入力端子６への入力信号はＲＧＢであ
り、レベルシフト回路７１を含む出力回路７における負
荷はＣＲＴ７０である。
“Ａ ＳＩＮＧＬＥ―ＣＨＩＰ ＶＩＤＥＯ―ＰＲＯＣ
ＥＳＳＩＮＧ ＩＣ ＭＡＤＥ ＢＹ ＡＮ ＩＭＰＲ
ＯＶＥＤ ＢＩ―ＣＭＯＳ ＰＲＯＣＥＳＳ”（１９９
２ ＩＥＥＥ ＷＰＮ１５．７，Ｔ．Ｔａｍｕｒａ，）
に記載されているものがある。これは、図９に示されて
いるように、基準電圧２と出力電圧５とを比較する比較
器（ＣＯＭＰ）１と、この比較結果に応じてカウントア
ップ又はカウントダウン動作を行うアップダウンカウン
タ（ＵＰ／ＤＯＷＮ ＣＯＵＮＴＥＲ）３０と、このカ
ウンタの出力であるディジタル値をアナログ値に変換す
るＤ／Ａコンバータ４と、このＤ／Ａ変換後のアナログ
値に応じて入力電圧のレベルシフトを行うレベルシフト
回路（ＬＥＶＥＬ ＳＨＩＦＴ）７１とを含んで構成さ
れている。なお、入力端子６への入力信号はＲＧＢであ
り、レベルシフト回路７１を含む出力回路７における負
荷はＣＲＴ７０である。
【０００３】かかる構成において、この従来の自動調整
回路は、出力電圧５を基準電圧２と比較して、基準電圧
２と同じになるように出力電圧を変化制御するものであ
る。すなわち、出力電圧５と基準電圧２とを比較器１に
て比較し、この比較器１の出力に応じて８ビットのアッ
プダウンカウンタ３０のカウント値を出力電圧値が基準
電圧値に接近する方向に変化させるのである。そして、
そのカウント値をＤ／Ａ変換してレベルシフト回路７１
を制御し、この出力電圧を再び基準電圧２と比較し、互
いに電圧値が等しくなるまで以上の動作を繰返すことに
よって出力電圧の電圧調整を行うものである。
回路は、出力電圧５を基準電圧２と比較して、基準電圧
２と同じになるように出力電圧を変化制御するものであ
る。すなわち、出力電圧５と基準電圧２とを比較器１に
て比較し、この比較器１の出力に応じて８ビットのアッ
プダウンカウンタ３０のカウント値を出力電圧値が基準
電圧値に接近する方向に変化させるのである。そして、
そのカウント値をＤ／Ａ変換してレベルシフト回路７１
を制御し、この出力電圧を再び基準電圧２と比較し、互
いに電圧値が等しくなるまで以上の動作を繰返すことに
よって出力電圧の電圧調整を行うものである。
【０００４】
【発明が解決しようとする課題】上述した従来の自動調
整回路では、アップダウンカウンタ３０を用いている。
このアップダウンカウンタ３０は、“１”ずつ値を変え
ていくので、初期の電圧から目的の電圧まで移行するの
に１クロック毎にカウンタ３０の変化分“１”に対応す
る電圧値しか変化しないために電圧は徐々に変化してい
く。このため、目的の基準電圧をＶref 、出力電圧をＶ
out とすると、Ｖref とＶout との差が大きい場合ほ
ど、目的の電圧（Ｖref ）に至るまでの時間がかかる。
したがって、目的の電圧（Ｖref ）と出力電圧（Ｖout
）との差が小さい場合には数クロックで電圧の調整が
終了となる。
整回路では、アップダウンカウンタ３０を用いている。
このアップダウンカウンタ３０は、“１”ずつ値を変え
ていくので、初期の電圧から目的の電圧まで移行するの
に１クロック毎にカウンタ３０の変化分“１”に対応す
る電圧値しか変化しないために電圧は徐々に変化してい
く。このため、目的の基準電圧をＶref 、出力電圧をＶ
out とすると、Ｖref とＶout との差が大きい場合ほ
ど、目的の電圧（Ｖref ）に至るまでの時間がかかる。
したがって、目的の電圧（Ｖref ）と出力電圧（Ｖout
）との差が小さい場合には数クロックで電圧の調整が
終了となる。
【０００５】ここで、８ビットのアップダウンカウンタ
を考えると、制御できる最低電圧から最高電圧まで２５
６段階の出力が可能になる。初期値を中央にセットし、
目的の電圧が制御できる電圧範囲のうちの最低電圧にあ
る場合は、１２８段階の電圧制御を経て目的電圧に到達
する。この間、１２８クロック分の時間が必要になる。
を考えると、制御できる最低電圧から最高電圧まで２５
６段階の出力が可能になる。初期値を中央にセットし、
目的の電圧が制御できる電圧範囲のうちの最低電圧にあ
る場合は、１２８段階の電圧制御を経て目的電圧に到達
する。この間、１２８クロック分の時間が必要になる。
【０００６】しかし、目的の電圧がアップダウンカウン
タの初期値付近にある場合（カウンタの１０段階程度の
電圧差を想定）、１０クロックで電圧調整が終了するこ
とになる。
タの初期値付近にある場合（カウンタの１０段階程度の
電圧差を想定）、１０クロックで電圧調整が終了するこ
とになる。
【０００７】もし、電圧調整の後に他の信号処理等が続
く場合を考慮すると、上記の設定の場合には次の処理の
前に電圧調整の時間として１２８クロック分の時間を必
ず空けておかなくてはならない。このことは、目的の電
圧値が初期値に近い場合は非常に早く電圧調整が終了す
るが、目的の電圧値が初期値から離れている場合は調整
に長時間かかるということを意味している。さらに、次
の処理まで最大時間を空けて置かなければならないとい
う欠点がある。
く場合を考慮すると、上記の設定の場合には次の処理の
前に電圧調整の時間として１２８クロック分の時間を必
ず空けておかなくてはならない。このことは、目的の電
圧値が初期値に近い場合は非常に早く電圧調整が終了す
るが、目的の電圧値が初期値から離れている場合は調整
に長時間かかるということを意味している。さらに、次
の処理まで最大時間を空けて置かなければならないとい
う欠点がある。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は一定時間で調
整が終了し、次の信号処理等のタイミングの設計を容易
にすることのできる自動調整回路を提供することであ
る。
るためになされたものであり、その目的は一定時間で調
整が終了し、次の信号処理等のタイミングの設計を容易
にすることのできる自動調整回路を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明による自動調整回
路は、第１〜第ｎ（ｎは正の整数、以下同じ）の各クロ
ックタイミング毎に基準値に対する出力値の誤差に応じ
て該出力値を変化制御する自動調整回路であって、前記
出力値と前記基準値との大小を判断する判断手段と、こ
の判断結果により、出力初期値が基準値より小さい場合
は出力値の調整範囲の最大値と前記出力初期値との略中
間値を第１クロックタイミングにおける出力値とし、そ
の後は出力値が前記基準値を越えるまでは第ｉ（ｉは１
〜ｎの整数、以下同じ）のクロックタイミングにおける
出力値と前記最大値との略中間値を第（ｉ＋１）のクロ
ックタイミングにおける出力値とし、出力値が前記基準
値を越えた後は第（ｉ−１）のクロックタイミングにお
ける出力値と第ｉのクロックタイミングにおける出力値
との略中間値を第（ｉ＋１）のクロックタイミングにお
ける出力値とし、 前記出力初期値が基準値より大きい場
合は出力値の調整範囲の最小値と前記出力初期値との略
中間値を第１クロックタイミングにおける出力値とし、
その後は出力値が前記基準値を下回るまでは第ｉのクロ
ックタイミングにおける出力値と前記最小値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
とし、出力値が前記基準値を下回った後は第（ｉ−１）
のクロックタイミングにおける出力値と第ｉのクロック
タイミングにおける出力値との略中間値を第（ｉ＋１）
のクロックタイミングにおける出力値とする出力値決定
手段とを含むことを特徴とする。
路は、第１〜第ｎ（ｎは正の整数、以下同じ）の各クロ
ックタイミング毎に基準値に対する出力値の誤差に応じ
て該出力値を変化制御する自動調整回路であって、前記
出力値と前記基準値との大小を判断する判断手段と、こ
の判断結果により、出力初期値が基準値より小さい場合
は出力値の調整範囲の最大値と前記出力初期値との略中
間値を第１クロックタイミングにおける出力値とし、そ
の後は出力値が前記基準値を越えるまでは第ｉ（ｉは１
〜ｎの整数、以下同じ）のクロックタイミングにおける
出力値と前記最大値との略中間値を第（ｉ＋１）のクロ
ックタイミングにおける出力値とし、出力値が前記基準
値を越えた後は第（ｉ−１）のクロックタイミングにお
ける出力値と第ｉのクロックタイミングにおける出力値
との略中間値を第（ｉ＋１）のクロックタイミングにお
ける出力値とし、 前記出力初期値が基準値より大きい場
合は出力値の調整範囲の最小値と前記出力初期値との略
中間値を第１クロックタイミングにおける出力値とし、
その後は出力値が前記基準値を下回るまでは第ｉのクロ
ックタイミングにおける出力値と前記最小値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
とし、出力値が前記基準値を下回った後は第（ｉ−１）
のクロックタイミングにおける出力値と第ｉのクロック
タイミングにおける出力値との略中間値を第（ｉ＋１）
のクロックタイミングにおける出力値とする出力値決定
手段とを含むことを特徴とする。
【００１０】
【作用】出力電圧と基準電圧とを比較する。以前の状態
と比較して比較器の出力が変化するときはクロック１つ
前の出力電圧と２つ前の出力電圧との中間値を次の出力
電圧として設定し、符号が変わらないときは符号が変わ
る直前の値との中間値を次の出力電圧として設定する。
と比較して比較器の出力が変化するときはクロック１つ
前の出力電圧と２つ前の出力電圧との中間値を次の出力
電圧として設定し、符号が変わらないときは符号が変わ
る直前の値との中間値を次の出力電圧として設定する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明による自動調整回路の第１の
実施例の構成を示すブロック図であり、図９と同一部分
は同一符号により示されている。図９の構成と異なる点
は、アップダウンカウンタの代りに、出力電圧と基準電
圧との比較結果に応じて後述する電圧調整を行う電圧調
整ロジック３が設けられている点である。なお、このロ
ジック３は比較器１の出力に応じて動作するスイッチ回
路（ＳＷ）３１と、この動作に応じて値を保持するレジ
スタ（ＲＥＧＩＳＴＥＲ）３２とを含んで構成されてい
る。
実施例の構成を示すブロック図であり、図９と同一部分
は同一符号により示されている。図９の構成と異なる点
は、アップダウンカウンタの代りに、出力電圧と基準電
圧との比較結果に応じて後述する電圧調整を行う電圧調
整ロジック３が設けられている点である。なお、このロ
ジック３は比較器１の出力に応じて動作するスイッチ回
路（ＳＷ）３１と、この動作に応じて値を保持するレジ
スタ（ＲＥＧＩＳＴＥＲ）３２とを含んで構成されてい
る。
【００１３】本実施例の回路は、バイナリサーチ形式に
よって電圧調整を行うものであり、電圧の調整をする過
程での次の出力電圧Ｖout は次の方法により決定する。
よって電圧調整を行うものであり、電圧の調整をする過
程での次の出力電圧Ｖout は次の方法により決定する。
【００１４】すなわち、出力電圧Ｖout と基準電圧Ｖre
f とを比較したとき、以前の状態と比較して比較器の出
力が変化するときはクロック１つ前の出力電圧と２つ前
の出力電圧との中間値を次の出力電圧Ｖout として設定
し、符号が変わらないときは符号が変わる直前の値との
中間値を次の出力電圧Ｖout として設定する。
f とを比較したとき、以前の状態と比較して比較器の出
力が変化するときはクロック１つ前の出力電圧と２つ前
の出力電圧との中間値を次の出力電圧Ｖout として設定
し、符号が変わらないときは符号が変わる直前の値との
中間値を次の出力電圧Ｖout として設定する。
【００１５】初期値を最大電圧Ｖmax と最小電圧Ｖmin
との中心値に設定したと仮定して、出力電圧Ｖout の初
期値が出力電圧Ｖout(0)＞基準電圧Ｖref の場合は電圧
Ｖout(0)と電圧Ｖmax との中間値を次の電圧Ｖout(1)と
する。
との中心値に設定したと仮定して、出力電圧Ｖout の初
期値が出力電圧Ｖout(0)＞基準電圧Ｖref の場合は電圧
Ｖout(0)と電圧Ｖmax との中間値を次の電圧Ｖout(1)と
する。
【００１６】ここで、電圧Ｖout(1)＞電圧Ｖref の場
合、次の出力電圧Ｖout(2)はＶout(2)＜Ｖout(1)にしな
ければならないので、電圧Ｖout(2)はＶout(1)とＶout
(0)との中間に設定する。一方、Ｖout(1)＜Ｖref の場
合は電圧Ｖout(2)は電圧Ｖout(1)と電圧Ｖmax との中間
値に設定する。
合、次の出力電圧Ｖout(2)はＶout(2)＜Ｖout(1)にしな
ければならないので、電圧Ｖout(2)はＶout(1)とＶout
(0)との中間に設定する。一方、Ｖout(1)＜Ｖref の場
合は電圧Ｖout(2)は電圧Ｖout(1)と電圧Ｖmax との中間
値に設定する。
【００１７】以上のように、電圧Ｖout と電圧Ｖref と
を比較しながら次の電圧Ｖout を決定して電圧を調整す
ることで、８クロック目にはＶout ＝Ｖref となる。要
するに、出力電圧Ｖout と基準電圧Ｖref とを比較し、
現在のクロック以前の値と比較して符号が変わるときは
クロック１つ前の出力電圧と２つ前の出力電圧との中間
値を電圧Ｖout として出力し、符号が変わらないときは
符号が変わる直前の出力電圧とクロック１つ前の出力電
圧との中間値を電圧Ｖout として出力するのである。な
お、最初のクロックでの電圧調整は、Ｖout ＜Ｖref の
場合は電圧Ｖout と電圧Ｖmax との中間値を、Ｖout ＞
Ｖref の場合は電圧Ｖout と電圧Ｖminとの中間値を、
次の出力電圧Ｖout とする。
を比較しながら次の電圧Ｖout を決定して電圧を調整す
ることで、８クロック目にはＶout ＝Ｖref となる。要
するに、出力電圧Ｖout と基準電圧Ｖref とを比較し、
現在のクロック以前の値と比較して符号が変わるときは
クロック１つ前の出力電圧と２つ前の出力電圧との中間
値を電圧Ｖout として出力し、符号が変わらないときは
符号が変わる直前の出力電圧とクロック１つ前の出力電
圧との中間値を電圧Ｖout として出力するのである。な
お、最初のクロックでの電圧調整は、Ｖout ＜Ｖref の
場合は電圧Ｖout と電圧Ｖmax との中間値を、Ｖout ＞
Ｖref の場合は電圧Ｖout と電圧Ｖminとの中間値を、
次の出力電圧Ｖout とする。
【００１８】ここで、図１中のレベルシフト回路７１に
ついては、例えば図２に示されている構成が考えられ
る。すなわち、Ｄ／Ａ変換回路の出力４０を制御入力と
し、この制御入力電圧により制御された電流Ｉにより、
ＶCC−Ｒ1 ×Ｉなる電圧を作り、その直流電圧にコンデ
ンサＣを介して入力端子６の入力信号を乗せて出力する
のである。図中のＶCCは電源電圧、Ｒ1 及びＲ2 は抵
抗、Ｔｒはトランジスタである。
ついては、例えば図２に示されている構成が考えられ
る。すなわち、Ｄ／Ａ変換回路の出力４０を制御入力と
し、この制御入力電圧により制御された電流Ｉにより、
ＶCC−Ｒ1 ×Ｉなる電圧を作り、その直流電圧にコンデ
ンサＣを介して入力端子６の入力信号を乗せて出力する
のである。図中のＶCCは電源電圧、Ｒ1 及びＲ2 は抵
抗、Ｔｒはトランジスタである。
【００１９】次に、電圧調整ロジック３における電圧調
整方法について説明する。まず、８ビットの場合を例に
とって考え、ロジック３内のレジスタ３２の初期値を８
０ｈ［１０００００００］とする。
整方法について説明する。まず、８ビットの場合を例に
とって考え、ロジック３内のレジスタ３２の初期値を８
０ｈ［１０００００００］とする。
【００２０】最初０クロック目の出力は［１０００００
００］に対応する電圧（電圧調整可能範囲の中央）にな
る。１クロック目の出力は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇ
ｎｉｆｉｃａｎｔ Ｂｉｔ）から２ビット目の値に、電
圧を下げたいとき（−１）を加え［０１０００００
０］、電圧を上げたいとき（＋１）を加える［１１００
００００］。
００］に対応する電圧（電圧調整可能範囲の中央）にな
る。１クロック目の出力は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇ
ｎｉｆｉｃａｎｔ Ｂｉｔ）から２ビット目の値に、電
圧を下げたいとき（−１）を加え［０１０００００
０］、電圧を上げたいとき（＋１）を加える［１１００
００００］。
【００２１】２クロック目の出力はＭＳＢから３ビット
目の値に比較器の出力に応じて同様に操作し、ｎクロッ
ク目にはＭＳＢからｎ＋１ビット目に対して同様の操作
を行う。そして、７クロック目にはＬＳＢ（Ｌｅａｓｔ
ＳｉｇｎｉｆｉｃａｎｔＢｉｔ）まで調整が全て終了
する。
目の値に比較器の出力に応じて同様に操作し、ｎクロッ
ク目にはＭＳＢからｎ＋１ビット目に対して同様の操作
を行う。そして、７クロック目にはＬＳＢ（Ｌｅａｓｔ
ＳｉｇｎｉｆｉｃａｎｔＢｉｔ）まで調整が全て終了
する。
【００２２】実際の回路では、比較器の出力に応じて
“１１”及び“０１”を択一的に送出する。スイッチ回
路３１を切替え、連続した２ビットをレジスタ３２へ上
位ビットから順に入力する。そのレジスタ３２の値をＤ
／Ａ変換し、得た出力電圧を再びコンパレータで比較
し、この比較結果を再びレジスタの前回より１ビット下
位のビットにずらして入力する。この作業を繰返すこと
により、ＬＳＢに入力した時点におけるレジスタ３２の
値は、出力電圧を最も基準電圧Ｖref （目的の電圧）に
近い値とする値になる。これらスイッチ回路３１及びレ
ジスタ３２を含む電圧調整ロジック３の具体的構成につ
いては後述する。
“１１”及び“０１”を択一的に送出する。スイッチ回
路３１を切替え、連続した２ビットをレジスタ３２へ上
位ビットから順に入力する。そのレジスタ３２の値をＤ
／Ａ変換し、得た出力電圧を再びコンパレータで比較
し、この比較結果を再びレジスタの前回より１ビット下
位のビットにずらして入力する。この作業を繰返すこと
により、ＬＳＢに入力した時点におけるレジスタ３２の
値は、出力電圧を最も基準電圧Ｖref （目的の電圧）に
近い値とする値になる。これらスイッチ回路３１及びレ
ジスタ３２を含む電圧調整ロジック３の具体的構成につ
いては後述する。
【００２３】以下、出力電圧の調整過程を具体的に説明
する。
する。
【００２４】ここでは、基準電圧Ｖref ＝０．５〜３
［Ｖ］、初期出力電圧Ｖout(0)＝１．５［Ｖ］、最大電
圧Ｖmax ＝３［Ｖ］、最小電圧Ｖmin ＝０［Ｖ］である
ものとする。
［Ｖ］、初期出力電圧Ｖout(0)＝１．５［Ｖ］、最大電
圧Ｖmax ＝３［Ｖ］、最小電圧Ｖmin ＝０［Ｖ］である
ものとする。
【００２５】以下、基準電圧Ｖref ＝２．５［Ｖ］の場
合について説明する。
合について説明する。
【００２６】初期出力電圧Ｖout(0)＝１．５［Ｖ］であ
り、 Ｖout(0)＜Ｖref なので、Ｖout(1)＝｛Ｖout(0)＋Ｖ
max ｝／２＝２．２５［Ｖ］ Ｖout(1)＜Ｖref なので、Ｖout(2)＝｛Ｖout(1)＋Ｖ
max ｝／２＝２．６３［Ｖ］ Ｖout(2)＞Ｖref なので、Ｖout(3)＝｛Ｖout(2)＋Ｖ
out(1)｝／２＝２．４４［Ｖ］ Ｖout(3)＜Ｖref なので、Ｖout(4)＝｛Ｖout(3)＋Ｖ
out(2)｝／２＝２．５３［Ｖ］ Ｖout(4)＞Ｖref なので、Ｖout(5)＝｛Ｖout(4)＋Ｖ
out(3)｝／２＝２．４９［Ｖ］ Ｖout(5)＜Ｖref なので、Ｖout(6)＝｛Ｖout(5)＋Ｖ
out(4)｝／２＝２．５１［Ｖ］ Ｖout(6)＞Ｖref なので、Ｖout(7)＝｛Ｖout(6)＋Ｖ
out(5)｝／２＝２．５０［Ｖ］ となり、電圧調整が終了となる。
り、 Ｖout(0)＜Ｖref なので、Ｖout(1)＝｛Ｖout(0)＋Ｖ
max ｝／２＝２．２５［Ｖ］ Ｖout(1)＜Ｖref なので、Ｖout(2)＝｛Ｖout(1)＋Ｖ
max ｝／２＝２．６３［Ｖ］ Ｖout(2)＞Ｖref なので、Ｖout(3)＝｛Ｖout(2)＋Ｖ
out(1)｝／２＝２．４４［Ｖ］ Ｖout(3)＜Ｖref なので、Ｖout(4)＝｛Ｖout(3)＋Ｖ
out(2)｝／２＝２．５３［Ｖ］ Ｖout(4)＞Ｖref なので、Ｖout(5)＝｛Ｖout(4)＋Ｖ
out(3)｝／２＝２．４９［Ｖ］ Ｖout(5)＜Ｖref なので、Ｖout(6)＝｛Ｖout(5)＋Ｖ
out(4)｝／２＝２．５１［Ｖ］ Ｖout(6)＞Ｖref なので、Ｖout(7)＝｛Ｖout(6)＋Ｖ
out(5)｝／２＝２．５０［Ｖ］ となり、電圧調整が終了となる。
【００２７】以上の〜の各状態における電圧Ｖout
(0)〜Ｖout(7)を図示したものが図３である。すなわ
ち、図３には各クロック毎の出力電圧Ｖout が表されて
いる。
(0)〜Ｖout(7)を図示したものが図３である。すなわ
ち、図３には各クロック毎の出力電圧Ｖout が表されて
いる。
【００２８】同図に示されているように初期出力電圧Ｖ
out(0)＝１．５［Ｖ］であり、これが第１クロック目
（上記のの状態）ではＶout(0)＜Ｖref なので、Ｖou
t(1)＝２．２５［Ｖ］となる。
out(0)＝１．５［Ｖ］であり、これが第１クロック目
（上記のの状態）ではＶout(0)＜Ｖref なので、Ｖou
t(1)＝２．２５［Ｖ］となる。
【００２９】第２クロック目（上記のの状態）ではＶ
out(1)＜Ｖref なので、Ｖout(2)＝２．６３［Ｖ］とな
る。
out(1)＜Ｖref なので、Ｖout(2)＝２．６３［Ｖ］とな
る。
【００３０】第３クロック目（上記のの状態）ではＶ
out(2)＞Ｖref なので、Ｖout(3)＝２．４４［Ｖ］とな
る。
out(2)＞Ｖref なので、Ｖout(3)＝２．４４［Ｖ］とな
る。
【００３１】第４クロック目（上記のの状態）ではＶ
out(3)＜Ｖref なので、Ｖout(4)＝２．５３［Ｖ］とな
る。
out(3)＜Ｖref なので、Ｖout(4)＝２．５３［Ｖ］とな
る。
【００３２】第５クロック目（上記のの状態）ではＶ
out(4)＞Ｖref なので、Ｖout(5)＝２．４９［Ｖ］とな
る。
out(4)＞Ｖref なので、Ｖout(5)＝２．４９［Ｖ］とな
る。
【００３３】第６クロック目（上記のの状態）ではＶ
out(5)＜Ｖref なので、Ｖout(6)＝２．５１［Ｖ］とな
る。
out(5)＜Ｖref なので、Ｖout(6)＝２．５１［Ｖ］とな
る。
【００３４】第７クロック目（上記のの状態）ではＶ
out(6)＞Ｖref なので、Ｖout(7)＝２．５０［Ｖ］とな
る。
out(6)＞Ｖref なので、Ｖout(7)＝２．５０［Ｖ］とな
る。
【００３５】以上により、出力電圧Ｖout が基準電圧Ｖ
ref と等しくなる。
ref と等しくなる。
【００３６】次に、以上の処理を実現する電圧調整ロジ
ック３の内部構成について説明する。図４は図１中の電
圧調整ロジック３の内部構成例を示すブロック図であ
る。
ック３の内部構成について説明する。図４は図１中の電
圧調整ロジック３の内部構成例を示すブロック図であ
る。
【００３７】図において、電圧調整ロジック３は、Ｄ／
Ａ変換回路４への８ビットの出力に対応して設けられた
８個のＤ型ＦＦ（フリップフロップ）Ｄ２０〜Ｄ２７か
らなるレジスタと、この８個の各Ｄ型ＦＦに対応して設
けられ比較器１の比較結果に応じて動作し対応するＦＦ
の保持値を確定させるスイッチ回路（ＳＷ）Ｓ１０〜Ｓ
１７と、これらのスイッチ回路を上位ビットから下位ビ
ットまで順に２つずつ動作させるべくシフト動作するＤ
１０〜Ｄ１８のＤ型ＦＦによるシフトレジスタとを含ん
で構成されている。なお、図中のＩＮは比較器１の比較
結果が印加される入力端子、Ｔ７〜Ｔ０は出力端子、Ｒ
ＥＳＥＴはリセット端子、ＣＬＫはクロック端子であ
る。
Ａ変換回路４への８ビットの出力に対応して設けられた
８個のＤ型ＦＦ（フリップフロップ）Ｄ２０〜Ｄ２７か
らなるレジスタと、この８個の各Ｄ型ＦＦに対応して設
けられ比較器１の比較結果に応じて動作し対応するＦＦ
の保持値を確定させるスイッチ回路（ＳＷ）Ｓ１０〜Ｓ
１７と、これらのスイッチ回路を上位ビットから下位ビ
ットまで順に２つずつ動作させるべくシフト動作するＤ
１０〜Ｄ１８のＤ型ＦＦによるシフトレジスタとを含ん
で構成されている。なお、図中のＩＮは比較器１の比較
結果が印加される入力端子、Ｔ７〜Ｔ０は出力端子、Ｒ
ＥＳＥＴはリセット端子、ＣＬＫはクロック端子であ
る。
【００３８】ここで、図４中の各スイッチ回路の内部構
成について説明する。図５は各スイッチ回路の内部構成
例を示す回路図であり、図４と同等部分は同一符号によ
り示されている。
成について説明する。図５は各スイッチ回路の内部構成
例を示す回路図であり、図４と同等部分は同一符号によ
り示されている。
【００３９】図示されているように、端子Ｓ２及び端子
Ｃの信号を入力とするナンド回路５１、このナンド回路
５１の出力及び端子Ｓ１の信号を入力とするアンド回路
５２、端子Ｉ及び端子Ｓ１の信号の反転値を入力とする
アンド回路５３と、アンド回路５２及び５３の出力を入
力とするオア回路５４とから構成されている。なお、図
５において図４と同等部分は同一符号により示されてい
る。
Ｃの信号を入力とするナンド回路５１、このナンド回路
５１の出力及び端子Ｓ１の信号を入力とするアンド回路
５２、端子Ｉ及び端子Ｓ１の信号の反転値を入力とする
アンド回路５３と、アンド回路５２及び５３の出力を入
力とするオア回路５４とから構成されている。なお、図
５において図４と同等部分は同一符号により示されてい
る。
【００４０】かかる構成からなるスイッチ回路は、端子
Ｓ１が論理“０”で端子Ｉが論理“１”のとき、又は端
子Ｓ１が論理“１”で端子Ｓ２及び端子Ｃの少なくとも
一方が論理“０”のとき、端子ＯＵＴが論理“１”とな
るように動作する。
Ｓ１が論理“０”で端子Ｉが論理“１”のとき、又は端
子Ｓ１が論理“１”で端子Ｓ２及び端子Ｃの少なくとも
一方が論理“０”のとき、端子ＯＵＴが論理“１”とな
るように動作する。
【００４１】後述するように各スイッチ回路は２つずつ
有効になり、有効になった２つのスイッチ回路のうちの
上位ビット側のスイッチ回路の端子Ｓ１が論理“１”、
下位ビット側のスイッチ回路の端子Ｓ２が論理“１”と
なる。
有効になり、有効になった２つのスイッチ回路のうちの
上位ビット側のスイッチ回路の端子Ｓ１が論理“１”、
下位ビット側のスイッチ回路の端子Ｓ２が論理“１”と
なる。
【００４２】そして、端子Ｓ１が論理“１”で端子Ｃが
論理“０”であれば端子ＯＵＴが論理“１”となるの
で、有効になった２つのスイッチ回路のうちの上位ビッ
ト側のスイッチ回路に対応するＦＦに論理“１”が保持
されることになる。
論理“０”であれば端子ＯＵＴが論理“１”となるの
で、有効になった２つのスイッチ回路のうちの上位ビッ
ト側のスイッチ回路に対応するＦＦに論理“１”が保持
されることになる。
【００４３】また、端子Ｓ２が論理“１”で端子Ｃが論
理“０”であれば端子ＯＵＴが論理“１”となるので、
有効になった２つのスイッチ回路のうちの下位ビット側
のスイッチ回路に対応するＦＦに論理“１”が保持され
ることになる。
理“０”であれば端子ＯＵＴが論理“１”となるので、
有効になった２つのスイッチ回路のうちの下位ビット側
のスイッチ回路に対応するＦＦに論理“１”が保持され
ることになる。
【００４４】図４に戻り、出力端子Ｔ７〜Ｔ０は、端子
Ｔ７がＭＳＢ、端子Ｔ０がＬＳＢであるものとし、本例
では出力端子Ｔ７〜Ｔ０の初期値は上位ビット（端子Ｔ
７）から順に［１１００００００］であるものとする。
Ｔ７がＭＳＢ、端子Ｔ０がＬＳＢであるものとし、本例
では出力端子Ｔ７〜Ｔ０の初期値は上位ビット（端子Ｔ
７）から順に［１１００００００］であるものとする。
【００４５】かかる構成において、リセット端子ＲＥＳ
ＥＴが論理“１”から“０”に切替ったときに本ロジッ
ク３は動作を開始する。リセット端子ＲＥＳＥＴが
“０”になったことにより全てのＦＦＤ１０〜Ｄ１８及
びＤ２０〜Ｄ２７が動作を開始する。
ＥＴが論理“１”から“０”に切替ったときに本ロジッ
ク３は動作を開始する。リセット端子ＲＥＳＥＴが
“０”になったことにより全てのＦＦＤ１０〜Ｄ１８及
びＤ２０〜Ｄ２７が動作を開始する。
【００４６】第１のクロックタイミングにおいては、Ｆ
ＦＤ１８及びＤ１７のＱ出力によってスイッチ回路Ｓ１
７及びＳ１６が有効になり、符号の比較結果に応じてＦ
ＦＤ２７、Ｄ２６に“０１”及び“１１”のいずれか一
方が入力され保持される。
ＦＤ１８及びＤ１７のＱ出力によってスイッチ回路Ｓ１
７及びＳ１６が有効になり、符号の比較結果に応じてＦ
ＦＤ２７、Ｄ２６に“０１”及び“１１”のいずれか一
方が入力され保持される。
【００４７】第２のクロックタイミングにおいては、Ｆ
ＦＤ１７及びＤ１６のＱ出力によってスイッチ回路Ｓ１
６及びＳ１５が有効になり、符号の比較結果に応じてＦ
ＦＤ２６、Ｄ２５に“１１”及び“０１”のいずれか一
方が入力され保持される。
ＦＤ１７及びＤ１６のＱ出力によってスイッチ回路Ｓ１
６及びＳ１５が有効になり、符号の比較結果に応じてＦ
ＦＤ２６、Ｄ２５に“１１”及び“０１”のいずれか一
方が入力され保持される。
【００４８】以下同様に、第７のクロックタイミングま
で順に２ビットずつ定めていくのである。
で順に２ビットずつ定めていくのである。
【００４９】つまり、出力電圧値のＭＳＢである２n ビ
ット目から該出力値のＬＳＢである２1 ビット目まで順
に２j （ｊはｎ〜２の整数、以下同じ）ビット目及び２
j-1ビット目の２ビットを符号の比較結果に応じて“１
１”及び“０１”のいずれか一方に定めているのであ
る。この２ビットずつ確定していく動作を、上述した
〜の各状態における電圧Ｖout(1)〜Ｖout(7)と対応づ
けると以下のようになる。
ット目から該出力値のＬＳＢである２1 ビット目まで順
に２j （ｊはｎ〜２の整数、以下同じ）ビット目及び２
j-1ビット目の２ビットを符号の比較結果に応じて“１
１”及び“０１”のいずれか一方に定めているのであ
る。この２ビットずつ確定していく動作を、上述した
〜の各状態における電圧Ｖout(1)〜Ｖout(7)と対応づ
けると以下のようになる。
【００５０】Ｖout(1)＝［１１００００００］ Ｖout(2)＝［１１１０００００］ Ｖout(3)＝［１１０１００００］ Ｖout(4)＝［１１０１１０００］ Ｖout(5)＝［１１０１０１００］ Ｖout(6)＝［１１０１０１１０］ Ｖout(7)＝［１１０１０１０１］ なお、上記の下線は、その部分のビットに対応するＦＦ
が有効になり“１１”及び“０１”のいずれか一方に定
められている様子を示す。
が有効になり“１１”及び“０１”のいずれか一方に定
められている様子を示す。
【００５１】ところで、上述した動作を一般的に示せ
ば、以下のようになる。
ば、以下のようになる。
【００５２】すなわち、本例の自動調整回路は、第１〜
第ｎの各クロックタイミング毎に基準値に対する出力値
の誤差に応じて該出力値を変化制御する回路であること
を前提としている。そして、第ｉのクロックタイミング
における誤差と第（ｉ−１）のクロックタイミングにお
ける誤差との符号の一致性を判断し、この判断結果が一
致を示したとき最後に符号が変化した変化直前の出力値
と第ｉのクロックタイミングにおける出力値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
としているのである。また、判断結果が不一致を示した
とき第（ｉ−１）のクロックタイミングにおける出力値
と第ｉのクロックタイミングにおける出力値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
としているのである。
第ｎの各クロックタイミング毎に基準値に対する出力値
の誤差に応じて該出力値を変化制御する回路であること
を前提としている。そして、第ｉのクロックタイミング
における誤差と第（ｉ−１）のクロックタイミングにお
ける誤差との符号の一致性を判断し、この判断結果が一
致を示したとき最後に符号が変化した変化直前の出力値
と第ｉのクロックタイミングにおける出力値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
としているのである。また、判断結果が不一致を示した
とき第（ｉ−１）のクロックタイミングにおける出力値
と第ｉのクロックタイミングにおける出力値との略中間
値を第（ｉ＋１）のクロックタイミングにおける出力値
としているのである。
【００５３】以上のように、自動調整回路の第ｉのクロ
ックタイミングにおける出力値及び第ｉ−１のクロック
タイミングにおける出力値により第ｉ＋１のクロックタ
イミングにおける出力値が決定されるのである。
ックタイミングにおける出力値及び第ｉ−１のクロック
タイミングにおける出力値により第ｉ＋１のクロックタ
イミングにおける出力値が決定されるのである。
【００５４】ここで、上記第１の実施例によれば、８ク
ロックで（８ビットの場合、レジスタに７回入力）調整
が終了となる。８ビットでは２５６段階の出力が得られ
るので、従来のようにアップダウンカウンタを用いる構
成では、基準電圧と出力電圧との差がない場合は一瞬で
調整が終わるが、差が大きい場合は最大１２８クロック
（基準電圧と出力電圧との差が、最大電圧と最小電圧と
の１／２を想定した場合）かかってしまう。これに対
し、本実施例においては常に８クロックの一定時間で調
整が終わるため、次の信号処理等のタイミング設計が容
易になるのである。
ロックで（８ビットの場合、レジスタに７回入力）調整
が終了となる。８ビットでは２５６段階の出力が得られ
るので、従来のようにアップダウンカウンタを用いる構
成では、基準電圧と出力電圧との差がない場合は一瞬で
調整が終わるが、差が大きい場合は最大１２８クロック
（基準電圧と出力電圧との差が、最大電圧と最小電圧と
の１／２を想定した場合）かかってしまう。これに対
し、本実施例においては常に８クロックの一定時間で調
整が終わるため、次の信号処理等のタイミング設計が容
易になるのである。
【００５５】なお、本例ではＤ／Ａ変換回路が８ビット
の場合について説明したが、それ以外の数のビットの場
合についても本発明が適用できることは明らかである。
調整する対象の最小可能調整幅に応じて適切なビット数
を選択することが望ましい。つまり、出力可能電圧の最
大幅に対して微小な調整を行う場合にはビット数を大き
くする必要がある。もっとも、ビット数をあまり大きく
すると微小な調整が可能になる反面、調整時間が長くな
る。
の場合について説明したが、それ以外の数のビットの場
合についても本発明が適用できることは明らかである。
調整する対象の最小可能調整幅に応じて適切なビット数
を選択することが望ましい。つまり、出力可能電圧の最
大幅に対して微小な調整を行う場合にはビット数を大き
くする必要がある。もっとも、ビット数をあまり大きく
すると微小な調整が可能になる反面、調整時間が長くな
る。
【００５６】次に、本発明の第２の実施例について説明
する。図６は本発明による自動調整回路の第２の実施例
の構成を示すブロック図であり、図１と同等部分は同一
符号により示されている。図には繰返周波数を変化制御
する構成が示されている。
する。図６は本発明による自動調整回路の第２の実施例
の構成を示すブロック図であり、図１と同等部分は同一
符号により示されている。図には繰返周波数を変化制御
する構成が示されている。
【００５７】すなわち、本例の回路は、入力信号の位相
を９０度ずらす位相シフト回路（Ｐｈａｓｅ Ｓｈｉｆ
ｔ）８と、バンドパスフィルタ（ＢＰＦ）９と、入力信
号とその位相を９０度ずらした後の信号とを掛算する掛
算回路（Ｍｕｌｔｉｐｌｉｅｒ）１０と、この掛算回路
１０の出力を平滑化するコンデンサ１２と、この平滑し
た電圧を基準電圧２と比較する比較器１とを含んで構成
されている。そして、比較器１の比較結果は自動調整ロ
ジック１１に入力され、自動調整ロジック１１はアナロ
グ信号に変換した後の制御信号９０をバンドパスフィル
タ９の制御端子に帰還されている。
を９０度ずらす位相シフト回路（Ｐｈａｓｅ Ｓｈｉｆ
ｔ）８と、バンドパスフィルタ（ＢＰＦ）９と、入力信
号とその位相を９０度ずらした後の信号とを掛算する掛
算回路（Ｍｕｌｔｉｐｌｉｅｒ）１０と、この掛算回路
１０の出力を平滑化するコンデンサ１２と、この平滑し
た電圧を基準電圧２と比較する比較器１とを含んで構成
されている。そして、比較器１の比較結果は自動調整ロ
ジック１１に入力され、自動調整ロジック１１はアナロ
グ信号に変換した後の制御信号９０をバンドパスフィル
タ９の制御端子に帰還されている。
【００５８】かかる構成において、入力端子６から入力
された信号は位相シフト回路８において、そのままの信
号（位相０度とする）とその信号に対して位相を９０度
ずらした信号との２つを出力する。位相０度の信号はバ
ンドパスフィルタ９を通過した後、位相９０度の信号と
共に掛算回路１０に入力される。この掛算回路１０の出
力はコンデンサ１２で平滑化される。そして、この平滑
した電圧と基準電圧２との位相差がバンドパスフィルタ
９における中心周波数ｆ０のズレ量になる。この２つの
信号は比較器１で比較され、その比較結果が自動調整ロ
ジック１１に入力される。
された信号は位相シフト回路８において、そのままの信
号（位相０度とする）とその信号に対して位相を９０度
ずらした信号との２つを出力する。位相０度の信号はバ
ンドパスフィルタ９を通過した後、位相９０度の信号と
共に掛算回路１０に入力される。この掛算回路１０の出
力はコンデンサ１２で平滑化される。そして、この平滑
した電圧と基準電圧２との位相差がバンドパスフィルタ
９における中心周波数ｆ０のズレ量になる。この２つの
信号は比較器１で比較され、その比較結果が自動調整ロ
ジック１１に入力される。
【００５９】この自動調整ロジック１１の出力をバンド
パスフィルタ９へ帰還することで、入力信号の周波数を
フィルタ９の中心周波数ｆ０に短時間で自動調整するこ
とができる。すなわち、入力信号の周波数がバンドパス
フィルタ９の中心周波数ｆ０と等しいときにはバンドパ
スフィルタの出力の位相が０度になるが、周波数ｆ０か
らズレると、そのズレの大きさに応じてその出力の位相
が変化するのである。
パスフィルタ９へ帰還することで、入力信号の周波数を
フィルタ９の中心周波数ｆ０に短時間で自動調整するこ
とができる。すなわち、入力信号の周波数がバンドパス
フィルタ９の中心周波数ｆ０と等しいときにはバンドパ
スフィルタの出力の位相が０度になるが、周波数ｆ０か
らズレると、そのズレの大きさに応じてその出力の位相
が変化するのである。
【００６０】このバンドパスフィルタ９は自動調整ロジ
ック１１から帰還される制御信号９０により中心周波数
ｆ０が調整できるように構成されている。例えば、図８
に示されているように、２つのオペアンプＯＰ１及びＯ
Ｐ２並びに３つのコンデンサでアクティブフィルタを構
成し、オペアンプＯＰ１及びＯＰ２の相互コンダクタン
スｇｍを制御信号９０で変化制御すれば良い。なお、図
において各コンデンサの伝達係数をＳ１、Ｓ２、Ｓ３と
し、入力を“１”、出力をｘとすれば、このフィルタの
伝達関数はｘ＝Ｓ１／｛Ｓ２（Ｓ１＋Ｓ３）＋Ｓ１＋
１｝となる。
ック１１から帰還される制御信号９０により中心周波数
ｆ０が調整できるように構成されている。例えば、図８
に示されているように、２つのオペアンプＯＰ１及びＯ
Ｐ２並びに３つのコンデンサでアクティブフィルタを構
成し、オペアンプＯＰ１及びＯＰ２の相互コンダクタン
スｇｍを制御信号９０で変化制御すれば良い。なお、図
において各コンデンサの伝達係数をＳ１、Ｓ２、Ｓ３と
し、入力を“１”、出力をｘとすれば、このフィルタの
伝達関数はｘ＝Ｓ１／｛Ｓ２（Ｓ１＋Ｓ３）＋Ｓ１＋
１｝となる。
【００６１】次に、掛算回路１０の動作について図７を
参照して説明する。位相０度の信号を基準にし、位相シ
フト回路８の出力が正しく位相９０度であれば、両者を
掛算回路１０で掛合わせることにより、図示されている
斜線部分の幅に相当する幅の波形が出力される。
参照して説明する。位相０度の信号を基準にし、位相シ
フト回路８の出力が正しく位相９０度であれば、両者を
掛算回路１０で掛合わせることにより、図示されている
斜線部分の幅に相当する幅の波形が出力される。
【００６２】これに対し、位相シフト回路８の出力が位
相９０度からズレて、９０度−αになると掛算回路１０
からは幅の大なる波形が出力される。また、位相シフト
回路８の出力が位相９０度からズレて、９０度＋αにな
ると掛算回路１０からは幅の小なる波形が出力される。
したがって、掛算回路１０の出力をコンデンサ１２で積
分すれば波形幅に応じた値の電圧となり、この電圧が比
較器１において基準電圧と比較されるのである。よっ
て、その比較結果に応じた制御信号をバンドパスフィル
タ９へ帰還すれば、掛算回路１０の出力電圧と基準電圧
とが等しくなるようにバンドパスフィルタ９が調整され
るのである。
相９０度からズレて、９０度−αになると掛算回路１０
からは幅の大なる波形が出力される。また、位相シフト
回路８の出力が位相９０度からズレて、９０度＋αにな
ると掛算回路１０からは幅の小なる波形が出力される。
したがって、掛算回路１０の出力をコンデンサ１２で積
分すれば波形幅に応じた値の電圧となり、この電圧が比
較器１において基準電圧と比較されるのである。よっ
て、その比較結果に応じた制御信号をバンドパスフィル
タ９へ帰還すれば、掛算回路１０の出力電圧と基準電圧
とが等しくなるようにバンドパスフィルタ９が調整され
るのである。
【００６３】なお、基準電圧２の値については、入力信
号の繰返周波数とバンドパスフィルタの中心周波数ｆ０
とが同一である時における掛算回路１０の出力をコンデ
ンサ１２の容量値で積分した電圧値とすれば良い。
号の繰返周波数とバンドパスフィルタの中心周波数ｆ０
とが同一である時における掛算回路１０の出力をコンデ
ンサ１２の容量値で積分した電圧値とすれば良い。
【００６４】
【発明の効果】以上説明したように本発明は、符号の変
化に応じて２つのクロックタイミングにおける出力値同
士の略中間値を次のクロックタイミングにおける出力値
とすることにより、調整が一定時間で終了するので、次
の信号処理等のタイミングの設計を容易にすることがで
きるという効果がある。
化に応じて２つのクロックタイミングにおける出力値同
士の略中間値を次のクロックタイミングにおける出力値
とすることにより、調整が一定時間で終了するので、次
の信号処理等のタイミングの設計を容易にすることがで
きるという効果がある。
【図１】本発明の第１の実施例による自動調整回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１中のレベルシフト回路の内部構成例を示す
回路図である。
回路図である。
【図３】図１の自動調整回路の動作例を示す波形図であ
る。
る。
【図４】図１中の電圧調整ロジックの内部構成例を示す
回路図である。
回路図である。
【図５】図４中の各スイッチ回路の内部構成例を示す回
路図である。
路図である。
【図６】本発明の第２の実施例による自動調整回路の構
成を示すブロック図である。
成を示すブロック図である。
【図７】図６の回路の動作を示す波形図である。
【図８】図６中のバンドパスフィルタの内部構成例を示
す回路図である。
す回路図である。
【図９】従来の自動調整回路の構成を示すブロック図で
ある。
ある。
１ 比較器 ２ 基準電圧 ３、１１ 電圧調整ロジック ４ Ｄ／Ａ変換回路 ８ 位相シフト回路 ９ バンドパスフィルタ １０ 掛算回路
Claims (4)
- 【請求項１】 第１〜第ｎ（ｎは正の整数、以下同じ）
の各クロックタイミング毎に基準値に対する出力値の誤
差に応じて該出力値を変化制御する自動調整回路であっ
て、前記出力値と前記基準値との大小を判断する判断手
段と、この判断結果により、出力初期値が基準値より小
さい場合は出力値の調整範囲の最大値と前記出力初期値
との略中間値を第１クロックタイミングにおける出力値
とし、その後は出力値が前記基準値を越えるまでは第ｉ
（ｉは１〜ｎの整数、以下同じ）のクロックタイミング
における出力値と前記最大値との略中間値を第（ｉ＋
１）のクロックタイミングにおける出力値とし、出力値
が前記基準値を越えた後は第（ｉ−１）のクロックタイ
ミングにおける出力値と第ｉのクロックタイミングにお
ける出力値との略中間値を第（ｉ＋１）のクロックタイ
ミングにおける出力値とし、 前記出力初期値が基準値より大きい場合は出力値の調整
範囲の最小値と前記出力初期値との略中間値を第１クロ
ックタイミングにおける出力値とし、その後は出力値が
前記基準値を下回るまでは第ｉのクロックタイミングに
おける出力値と前記最小値との略中間値を第（ｉ＋１）
のクロックタイミングにおける出力値とし、出力値が前
記基準値を下回った後は第（ｉ−１）のクロックタイミ
ングにおける出力値と第ｉのクロックタイミングにおけ
る出力値との略中間値を第（ｉ＋１）のクロックタイミ
ングにおける出力値とする 出力値決定手段とを含むこと
を特徴とする自動調整回路。 - 【請求項２】 前記基準値及び出力値はｎビットのディ
ジタル値であり、前記出力値決定手段は前記出力値のＭ
ＳＢである２n ビット目から該出力値のＬＳＢである２
1 ビット目まで順に２j （ｊはｎ〜２の整数、以下同
じ）ビット目及び２j-1 ビット目の２ビットを前記判断
結果に応じて“１１”及び“０１”のいずれか一方に定
めることを特徴とする請求項１記載の自動調整回路。 - 【請求項３】 前記出力値決定手段は、前記誤差に応じ
て前記出力値の電圧レベルを変化制御することを特徴と
する請求項１又は２記載の自動調整回路。 - 【請求項４】 前記出力値決定手段は、前記誤差に応じ
て前記出力値の繰返周波数を変化制御することを特徴と
する請求項１又は２記載の自動調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219336A JP2723052B2 (ja) | 1994-09-14 | 1994-09-14 | 自動調整回路 |
| US08/526,209 US5610504A (en) | 1994-09-14 | 1995-09-11 | Automatic regulating circuit for regulating target signal through binary search |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6219336A JP2723052B2 (ja) | 1994-09-14 | 1994-09-14 | 自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883128A JPH0883128A (ja) | 1996-03-26 |
| JP2723052B2 true JP2723052B2 (ja) | 1998-03-09 |
Family
ID=16733868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219336A Expired - Fee Related JP2723052B2 (ja) | 1994-09-14 | 1994-09-14 | 自動調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5610504A (ja) |
| JP (1) | JP2723052B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959442A (en) * | 1997-09-30 | 1999-09-28 | Intel Corporation | Buck converter |
| JP4105314B2 (ja) * | 1998-12-24 | 2008-06-25 | 富士通株式会社 | Ｄｃ−ｄｃコンバータ回路および電池駆動型装置 |
| DE10346965A1 (de) * | 2003-10-09 | 2005-06-02 | Siemens Ag | Spannungsregelung für räumlich entfernte Verbraucher |
| US7038437B2 (en) * | 2003-12-31 | 2006-05-02 | Agilent Technologies, Inc. | Programmable power supply having digitally implemented slew rate controller |
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