JPH0758912B2 - 高速セトリングｄ／ａ変換器 - Google Patents
高速セトリングｄ／ａ変換器Info
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- JPH0758912B2 JPH0758912B2 JP31094286A JP31094286A JPH0758912B2 JP H0758912 B2 JPH0758912 B2 JP H0758912B2 JP 31094286 A JP31094286 A JP 31094286A JP 31094286 A JP31094286 A JP 31094286A JP H0758912 B2 JPH0758912 B2 JP H0758912B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は電圧出力型D/A変換器の出力特性が改良され
た高速セトリングD/A変換器に関する。
た高速セトリングD/A変換器に関する。
「従来の技術」 第８図は従来の電圧出力型D/A変換器の構成例を示す図
である。アナログ信号に変換すべきｎビットのデジタル
信号が第１〜第ｎスイッチS1〜Snに与えられ、例えば与
えられたビット信号が『１』の時にその各ビット信号に
対応するスイッチS1〜Snが閉成される。スイッチS1〜Sn
のそれぞれの一方の端子には与えられるビット信号の重
み付け（21,22…2n）に対応した信号電流I/21,I/22……
I/2nがそれぞれ定電流源C1〜Cnから供給されており、ス
イッチの開閉に応じてそれらの信号電流I/21,I/22……I
/2nが基準電流源11からの電流Ｉと加算して演算増幅器1
2に供給される。この加算電流ｉは演算増幅器12により
電圧信号ｖに変換して出力される。例えば、第２ビット
だけが『１』のデジタルデータが与えられる場合、第２
定電流源C2からの信号電流I/22＝I/4が、この例では電
流の向きを考えると基準電流源11の信号電流Ｉから減算
して演算増幅器12の負入力端Ａに与えられる。
である。アナログ信号に変換すべきｎビットのデジタル
信号が第１〜第ｎスイッチS1〜Snに与えられ、例えば与
えられたビット信号が『１』の時にその各ビット信号に
対応するスイッチS1〜Snが閉成される。スイッチS1〜Sn
のそれぞれの一方の端子には与えられるビット信号の重
み付け（21,22…2n）に対応した信号電流I/21,I/22……
I/2nがそれぞれ定電流源C1〜Cnから供給されており、ス
イッチの開閉に応じてそれらの信号電流I/21,I/22……I
/2nが基準電流源11からの電流Ｉと加算して演算増幅器1
2に供給される。この加算電流ｉは演算増幅器12により
電圧信号ｖに変換して出力される。例えば、第２ビット
だけが『１』のデジタルデータが与えられる場合、第２
定電流源C2からの信号電流I/22＝I/4が、この例では電
流の向きを考えると基準電流源11の信号電流Ｉから減算
して演算増幅器12の負入力端Ａに与えられる。
演算増幅器12はその出力信号が帰還抵抗器Rf及び帰還コ
ンデンサCfを介して負入力端Ａに帰還される電流−電圧
変換回路13を構成し、負入力端Ａに供給される信号電流
ｉが信号電圧ｖに変換して出力される。先の例では、最
大変換出力電圧VMAXに対して４分の１のステップ電圧
（VMAX/4）として出力される。
ンデンサCfを介して負入力端Ａに帰還される電流−電圧
変換回路13を構成し、負入力端Ａに供給される信号電流
ｉが信号電圧ｖに変換して出力される。先の例では、最
大変換出力電圧VMAXに対して４分の１のステップ電圧
（VMAX/4）として出力される。
「発明が解決しようとする問題点」 電流−電圧変換回路13に供給される信号電流ｉが理想的
なステップ波形で変化したとしても、電流−電圧変換回
路13を構成する帰還抵抗器Rf及び帰還コンデンサCfによ
る帯域制限や、また演算増幅器12の出力特性などによ
り、電流−電圧変換回路13の出力電圧ｖが信号電流ｉに
対応する電圧値に整定するまで時間がかかり、デジタル
−アナログ変換器としての動作特性が悪く、D/A変換速
度が遅いという問題がある。
なステップ波形で変化したとしても、電流−電圧変換回
路13を構成する帰還抵抗器Rf及び帰還コンデンサCfによ
る帯域制限や、また演算増幅器12の出力特性などによ
り、電流−電圧変換回路13の出力電圧ｖが信号電流ｉに
対応する電圧値に整定するまで時間がかかり、デジタル
−アナログ変換器としての動作特性が悪く、D/A変換速
度が遅いという問題がある。
「問題点を解決するための手段」 この発明ではアナログ信号に変換されるべきデジタルデ
ータが一時記憶レジスタに記憶されると共に、そのデジ
タルデータは乗算器により所定倍される。また、この所
定倍されたデータと一時記憶レジスタ内に既に記憶され
アナログ信号に前回変換されたデジタルデータとが加算
器で加算され、マルチプレクサの一方の入力端に供給さ
れる。そしてこの加算信号は、他方の入力端に供給され
ているアナログ信号に変換されるべきデジタルデータに
代えて、デジタル−アナログ変換動作の始めの所定時間
だけマルチプレクサから電流−電圧変換回路へ供給され
る。
ータが一時記憶レジスタに記憶されると共に、そのデジ
タルデータは乗算器により所定倍される。また、この所
定倍されたデータと一時記憶レジスタ内に既に記憶され
アナログ信号に前回変換されたデジタルデータとが加算
器で加算され、マルチプレクサの一方の入力端に供給さ
れる。そしてこの加算信号は、他方の入力端に供給され
ているアナログ信号に変換されるべきデジタルデータに
代えて、デジタル−アナログ変換動作の始めの所定時間
だけマルチプレクサから電流−電圧変換回路へ供給され
る。
「発明の作用」 この発明の構成によれば、アナログ信号に変換されるべ
きデジタルデータに対応する所定の信号電流に代えて過
大信号電流或いは過少信号電流をD/A変換動作の始まり
の所定時間だけ電流−電圧変換回路に与えることによ
り、その電圧出力の初期変化率を大きく変化させ、従っ
て、変換すべきデジタルデータに対応する出力電圧値へ
迅速に変化する。
きデジタルデータに対応する所定の信号電流に代えて過
大信号電流或いは過少信号電流をD/A変換動作の始まり
の所定時間だけ電流−電圧変換回路に与えることによ
り、その電圧出力の初期変化率を大きく変化させ、従っ
て、変換すべきデジタルデータに対応する出力電圧値へ
迅速に変化する。
「実施例」 第１図はこの発明の高速セトリングD/A変換器の実施例
の要部を示す図である。この実施例では、定電流源とし
て電流出力型D/A変換器を用いて構成した例である。こ
の発明では、アナログ信号に変換されるべきデジタルデ
ータＤはデータ処理回路21に供給され、デジタルデータ
Ｄはそのデータ処理回路21によりデータ変換処理を受け
てから電流出力型D/A変換器22に供給される。即ち、デ
ータ処理回路21は電流−電圧変換回路23の出力電圧変化
の変化率が大きくなるようにデジタルデータをデータ変
換処理し、その変換処理されたデータに応じた信号電流
ｉが電流出力型D/A変換器22から電流−電圧変換回路23
に供給される。
の要部を示す図である。この実施例では、定電流源とし
て電流出力型D/A変換器を用いて構成した例である。こ
の発明では、アナログ信号に変換されるべきデジタルデ
ータＤはデータ処理回路21に供給され、デジタルデータ
Ｄはそのデータ処理回路21によりデータ変換処理を受け
てから電流出力型D/A変換器22に供給される。即ち、デ
ータ処理回路21は電流−電圧変換回路23の出力電圧変化
の変化率が大きくなるようにデジタルデータをデータ変
換処理し、その変換処理されたデータに応じた信号電流
ｉが電流出力型D/A変換器22から電流−電圧変換回路23
に供給される。
第２図及び第３図はこの発明の原理を説明するための回
路図及び波形図である。例えば、既に説明したように従
来の電圧出力型D/A変換器では、スイッチ24がオンにな
り、第１定電流源25から信号電流ｉが演算増幅器26に供
給される。このように信号電流ｉの値が第３図Ａの波形
Ａに示すようにｉ＝０の状態からｉ＝Ioに変化する場合
は、この演算増幅器26の出力波形図は第３図Ｂの波形Ａ
に示すように、信号電流ｉ＝Ioの大きさに応じた電圧
（Vo）に向け時定数Toで立ち上がる。
路図及び波形図である。例えば、既に説明したように従
来の電圧出力型D/A変換器では、スイッチ24がオンにな
り、第１定電流源25から信号電流ｉが演算増幅器26に供
給される。このように信号電流ｉの値が第３図Ａの波形
Ａに示すようにｉ＝０の状態からｉ＝Ioに変化する場合
は、この演算増幅器26の出力波形図は第３図Ｂの波形Ａ
に示すように、信号電流ｉ＝Ioの大きさに応じた電圧
（Vo）に向け時定数Toで立ち上がる。
これに対してこの発明では、第１定電流源25から信号電
流Ioが演算増幅器26に供給れると共に、例えば第２定電
流源27からスイッチ28を通して、電流Ioが変換動作の初
期の所定の時間だけ加算して供給される。第３図Ａの波
形Ｂは、演算増幅器26に供給されるこの発明の信号電流
ｉが変化する様子を示し、第３図Ｂの波形Ｂは、その信
号電流ｉに応じた演算増幅器26の出力波形を示す。即
ち、信号電流ｉ＝2Ioが供給された場合には、演算増幅
器26の出力は電圧（2Vo）に向け急速に立ち上がる。こ
の発明では、D/A変換の当初は所定の変化量の例えば２
倍の信号電流ｉが供給され、演算増幅器26の出力がそれ
に対応する電圧（2Vo）に向けて変化している途中にお
いて、デジタルデータDtに対応する所定の電圧Voに到達
した時点，或いはその直前に、スイッチ28をオフにして
演算増幅器26に供給される信号電流ｉが所定の値ｉ＝Io
になるように制御する。従って、第３図Ａの波形Ａで示
すように信号電流ｉが最初から所定の値ｉ＝Ioに設定さ
れている場合に較べて速やかに所定の変換電圧Voに到達
させることができ、到達後は信号電流ｉが到達出力にほ
ゞ対応する所定の信号電流ｉ＝Ioに設定変更されるの
で、演算増幅器26の出力電圧ｖは、波形Ｃに示すように
それ以上に変化することはない。
流Ioが演算増幅器26に供給れると共に、例えば第２定電
流源27からスイッチ28を通して、電流Ioが変換動作の初
期の所定の時間だけ加算して供給される。第３図Ａの波
形Ｂは、演算増幅器26に供給されるこの発明の信号電流
ｉが変化する様子を示し、第３図Ｂの波形Ｂは、その信
号電流ｉに応じた演算増幅器26の出力波形を示す。即
ち、信号電流ｉ＝2Ioが供給された場合には、演算増幅
器26の出力は電圧（2Vo）に向け急速に立ち上がる。こ
の発明では、D/A変換の当初は所定の変化量の例えば２
倍の信号電流ｉが供給され、演算増幅器26の出力がそれ
に対応する電圧（2Vo）に向けて変化している途中にお
いて、デジタルデータDtに対応する所定の電圧Voに到達
した時点，或いはその直前に、スイッチ28をオフにして
演算増幅器26に供給される信号電流ｉが所定の値ｉ＝Io
になるように制御する。従って、第３図Ａの波形Ａで示
すように信号電流ｉが最初から所定の値ｉ＝Ioに設定さ
れている場合に較べて速やかに所定の変換電圧Voに到達
させることができ、到達後は信号電流ｉが到達出力にほ
ゞ対応する所定の信号電流ｉ＝Ioに設定変更されるの
で、演算増幅器26の出力電圧ｖは、波形Ｃに示すように
それ以上に変化することはない。
このように信号電流が制御される場合のこの回路の伝達
関数は ｖ（ｔ）＝２（１−ε−（1/T）ｔ） −｛１−ε−（1/T） (t-t0)｝ｕ（ｔ−t0） 但し、t0:入力電流が２倍にされる期間 T:1次遅れの時定数 で表される。ここで、ｖ（ｔ）＝１となる条件、言い換
えれば、演算増幅器26の出力電圧が整定する条件は t0＝Tln2 である。即ち、演算増幅器26へ供給される信号電流ｉの
大きさによらず、２倍の入力信号が供給されなければな
らぬ時間t0は一定である。
関数は ｖ（ｔ）＝２（１−ε−（1/T）ｔ） −｛１−ε−（1/T） (t-t0)｝ｕ（ｔ−t0） 但し、t0:入力電流が２倍にされる期間 T:1次遅れの時定数 で表される。ここで、ｖ（ｔ）＝１となる条件、言い換
えれば、演算増幅器26の出力電圧が整定する条件は t0＝Tln2 である。即ち、演算増幅器26へ供給される信号電流ｉの
大きさによらず、２倍の入力信号が供給されなければな
らぬ時間t0は一定である。
いま、整定時間を演算増幅器26の電圧出力ｖが目標値ま
での差がＧの電圧範囲内に入る時間を出力が整定する時
間と定義すると、通常の１次遅れ応答による整定時間t1
は t1＝Tln（1/G） となる。一方、この発明による整定時間t2は t2＝Tln（2/（１＋Ｇ）） である。いま、例えば、演算増幅器26の応答出力の時定
数ＴをＴ＝5.31ns、電流出力型D/A変換器22へ供給する
デジタルデータＤのビット数を12ビットとし、演算増幅
器26の出力ｖが、デジタルデータＤに対応する電圧値と
（1/2）LSB相当の値以内の電圧値になるまでの時間とし
て計算してみると、 t1＝5.31×10-9×ln（1/（1/（212+1））） ＝47.8ns t2＝5.31×10-9×ln（2/（１＋1/（212+1））） ＝3.68ns となる。即ち、この発明の高速D/A変換器の出力電圧の
整定時間は従来の電圧出力型D/A変換器の整定時間のほ
ゞ10分の１に短縮されることが示される。
での差がＧの電圧範囲内に入る時間を出力が整定する時
間と定義すると、通常の１次遅れ応答による整定時間t1
は t1＝Tln（1/G） となる。一方、この発明による整定時間t2は t2＝Tln（2/（１＋Ｇ）） である。いま、例えば、演算増幅器26の応答出力の時定
数ＴをＴ＝5.31ns、電流出力型D/A変換器22へ供給する
デジタルデータＤのビット数を12ビットとし、演算増幅
器26の出力ｖが、デジタルデータＤに対応する電圧値と
（1/2）LSB相当の値以内の電圧値になるまでの時間とし
て計算してみると、 t1＝5.31×10-9×ln（1/（1/（212+1））） ＝47.8ns t2＝5.31×10-9×ln（2/（１＋1/（212+1））） ＝3.68ns となる。即ち、この発明の高速D/A変換器の出力電圧の
整定時間は従来の電圧出力型D/A変換器の整定時間のほ
ゞ10分の１に短縮されることが示される。
つまり、前回の既に変換したデジタルデータをDt-1,今
回の変換すべきデジタルデータをDtとすると、データ変
化量はDt−Dt-1である。この発明では、そのデータ変化
量の例えば２倍に相当する変化電流を初期電流として電
流−電圧変換回路23に供給する。つまり、第４図に示す
ように、前回のデジタルデータDt-1にこのデータ変化量
Dt−Dt-1の２倍にしたデータとを重畳して初期データDx
を出力する。即ち、データ処理回路21では Dx＝Dt-1＋２（Dt−Dt-1） ＝Dt-1＋2Dt−2Dt-1 ＝2Dt−Dt-1 なる変換処理をし、この変換データDxをデジタルデータ
Dtに代えて所定時間出力する。
回の変換すべきデジタルデータをDtとすると、データ変
化量はDt−Dt-1である。この発明では、そのデータ変化
量の例えば２倍に相当する変化電流を初期電流として電
流−電圧変換回路23に供給する。つまり、第４図に示す
ように、前回のデジタルデータDt-1にこのデータ変化量
Dt−Dt-1の２倍にしたデータとを重畳して初期データDx
を出力する。即ち、データ処理回路21では Dx＝Dt-1＋２（Dt−Dt-1） ＝Dt-1＋2Dt−2Dt-1 ＝2Dt−Dt-1 なる変換処理をし、この変換データDxをデジタルデータ
Dtに代えて所定時間出力する。
第１図に示す実施例では、このような信号変換動作を行
わせるために、アナログ信号に変換されるべきデジタル
データDtと後で説明する制御信号が供給される。
わせるために、アナログ信号に変換されるべきデジタル
データDtと後で説明する制御信号が供給される。
データ処理回路21に供給されたデジタルデータDtはマル
チプレクサ31の一方のデータ入力端Ａに供給されると共
に、一時記憶レジスタ32と乗算器33とに供給される。こ
の一時記憶レジスタ32には前回にD/A変換したデジタル
データDt-1が記憶されている。
チプレクサ31の一方のデータ入力端Ａに供給されると共
に、一時記憶レジスタ32と乗算器33とに供給される。こ
の一時記憶レジスタ32には前回にD/A変換したデジタル
データDt-1が記憶されている。
乗算器33は供給されたデジタルデータDtをこの例では２
倍のデジタル値とする演算処理をして加算器34のデータ
入力端Ａに供給する。また、この実施例では一時記憶レ
ジスタ32に保持されている前回のデータDt-1が補数器35
を介して加算器34の他方のデータ入力端Ｂに供給され
る。
倍のデジタル値とする演算処理をして加算器34のデータ
入力端Ａに供給する。また、この実施例では一時記憶レ
ジスタ32に保持されている前回のデータDt-1が補数器35
を介して加算器34の他方のデータ入力端Ｂに供給され
る。
つまり、一時記憶レジスタ32のデジタルデータDt-1は補
数器35により２の補数に変換する演算が施され、このデ
ジタルデータの２の補数値（−Dt-1）と、乗算器33で２
倍にする演算処理を受けたデータ値（2Dt）とが加算器3
4により加算して出力される。この演算データはマルチ
プレクサ31のデータ入力端Ｂに供給され、この演算デー
タと他方の入力端Ａに供給されているアナログ信号に変
換されるべきデジタルデータDtとの何れかが、その出力
端Ｙから選択して出力される。
数器35により２の補数に変換する演算が施され、このデ
ジタルデータの２の補数値（−Dt-1）と、乗算器33で２
倍にする演算処理を受けたデータ値（2Dt）とが加算器3
4により加算して出力される。この演算データはマルチ
プレクサ31のデータ入力端Ｂに供給され、この演算デー
タと他方の入力端Ａに供給されているアナログ信号に変
換されるべきデジタルデータDtとの何れかが、その出力
端Ｙから選択して出力される。
一方、ストローブ信号ｓはタイミング信号発生回路36に
与えられ、その出力が制御信号として一時記憶レジスタ
32、マルチプレクサ31及び電流出力型D/A変換器22とに
それぞれ与えられる。
与えられ、その出力が制御信号として一時記憶レジスタ
32、マルチプレクサ31及び電流出力型D/A変換器22とに
それぞれ与えられる。
第５図はタイミング信号発生回路36の構成例を示す図で
あり、第６図はタイミング信号発生回路36の各部の波形
図である。図には示してないが制御回路からデジタルデ
ータDt（波形Ａ）が第１図に示したデータ処理回路21に
供給され、このデジタルデータDxと一時記憶レジスタ32
に保持されている前回のデジタルデータDt-1とを既に説
明したような演算処理して得られた演算データDxを加算
器34から出力する。マルチプレクサの信号入力端Ｂに与
えられる（波形Ｂ）。この演算出力に合わせて、ストロ
ーブ信号ｓ（波形Ｃ）がタイミング信号発生回路36のイ
ンバータ41に与えられる。インバータ41の出力は第１遅
延素子42で信号遅延d1を受けフリップフロップ43のクロ
ック端に与えられ、フリップフロップ43は供給された信
号（波形Ｄのほゞ反転した信号）の立ち上がりのタイミ
ングでその反転信号出力端Q/からマルチプレクサ制御信
号（波形Ｅ）を論理『０』として出力する。第１図に示
したマルチプレクサ31はその選択入力端Ｓに与えられる
この制御信号（波形Ｆ）が論理『０』である時に、その
信号入力端Ｂに供給されている信号を選択して出力端Ｙ
から出力する。従って、その出力端Ｙからは加算器34か
らの演算データDxが出力される（波形Ｆ）。
あり、第６図はタイミング信号発生回路36の各部の波形
図である。図には示してないが制御回路からデジタルデ
ータDt（波形Ａ）が第１図に示したデータ処理回路21に
供給され、このデジタルデータDxと一時記憶レジスタ32
に保持されている前回のデジタルデータDt-1とを既に説
明したような演算処理して得られた演算データDxを加算
器34から出力する。マルチプレクサの信号入力端Ｂに与
えられる（波形Ｂ）。この演算出力に合わせて、ストロ
ーブ信号ｓ（波形Ｃ）がタイミング信号発生回路36のイ
ンバータ41に与えられる。インバータ41の出力は第１遅
延素子42で信号遅延d1を受けフリップフロップ43のクロ
ック端に与えられ、フリップフロップ43は供給された信
号（波形Ｄのほゞ反転した信号）の立ち上がりのタイミ
ングでその反転信号出力端Q/からマルチプレクサ制御信
号（波形Ｅ）を論理『０』として出力する。第１図に示
したマルチプレクサ31はその選択入力端Ｓに与えられる
この制御信号（波形Ｆ）が論理『０』である時に、その
信号入力端Ｂに供給されている信号を選択して出力端Ｙ
から出力する。従って、その出力端Ｙからは加算器34か
らの演算データDxが出力される（波形Ｆ）。
一方、第１遅延素子42の出力信号はインバータ44を介し
てその反転信号（波形Ｄ）がゲート回路45の一方の入力
端Ａ及び第２遅延素子46に供給される。インバータ44の
出力信号（波形Ｄ）はゲート回路45から出力されると、
第３遅延素子47で信号遅延d3を受け、インバータ48を介
して波形Ｇの負パルスP1の信号として出力される。この
信号（波形Ｇの負パルスP1）は電流出力型D/A変換器22
へ、その制御信号として供給される。
てその反転信号（波形Ｄ）がゲート回路45の一方の入力
端Ａ及び第２遅延素子46に供給される。インバータ44の
出力信号（波形Ｄ）はゲート回路45から出力されると、
第３遅延素子47で信号遅延d3を受け、インバータ48を介
して波形Ｇの負パルスP1の信号として出力される。この
信号（波形Ｇの負パルスP1）は電流出力型D/A変換器22
へ、その制御信号として供給される。
また、インバータ44の出力信号（波形Ｄ）は第２遅延素
子46で信号遅延d2を受け、その遅延信号（波形Ｈ）はフ
リップフロップ43のリセット端Ｒに供給され、この信号
（波形Ｈ）によりフリップフロップ43はリセットとされ
て、その反転信号出力端Q/の信号は波形Ｅに示すよう
に、論理『１』に復帰する。マルチプレクサ31はこの論
理『１』の信号をデータ選択端Ｓに受け、今まで選択出
力していた入力端ＢのデータDxに代えてその入力端Ａに
与えられているデジタルデータDtを出力端Ｙ出力する。
従って、マルチプレクサ31からはほゞ第２遅延素子46の
信号遅延時間d2だけデータ処理回路21で演算されたデー
タDxが出力される。
子46で信号遅延d2を受け、その遅延信号（波形Ｈ）はフ
リップフロップ43のリセット端Ｒに供給され、この信号
（波形Ｈ）によりフリップフロップ43はリセットとされ
て、その反転信号出力端Q/の信号は波形Ｅに示すよう
に、論理『１』に復帰する。マルチプレクサ31はこの論
理『１』の信号をデータ選択端Ｓに受け、今まで選択出
力していた入力端ＢのデータDxに代えてその入力端Ａに
与えられているデジタルデータDtを出力端Ｙ出力する。
従って、マルチプレクサ31からはほゞ第２遅延素子46の
信号遅延時間d2だけデータ処理回路21で演算されたデー
タDxが出力される。
また、第２遅延素子46の遅延信号（波形Ｈ）はゲート回
路45の他方の入力端Ｂに供給される。その出力信号は第
３遅延素子47により信号遅延d3を受け、インバータ48を
介して制御信号（波形Ｇの負パルスP2）として電流出力
型D/A変換器22へ供給される。
路45の他方の入力端Ｂに供給される。その出力信号は第
３遅延素子47により信号遅延d3を受け、インバータ48を
介して制御信号（波形Ｇの負パルスP2）として電流出力
型D/A変換器22へ供給される。
更に、第２遅延素子46の遅延信号（波形Ｈ）はこの例で
は２つのインバータ49,51を介して第４遅延素子52に供
給され、信号遅延d4を受けたその出力信号はインバータ
53を介して制御信号（波形Ｉ）として一時記憶レジスタ
32に供給される。この制御信号（波形Ｉ）はD/A変換動
作の終了を意味するもので、一時記憶レジスタ32はこの
制御信号（波形Ｉ）をクロック信号として、その入力端
に与えられているデジタルデータDtを読み込んで記憶す
る。この読み込まれたデータDtは次のデータDt+1に対し
てD/A変換を行う際に利用される。
は２つのインバータ49,51を介して第４遅延素子52に供
給され、信号遅延d4を受けたその出力信号はインバータ
53を介して制御信号（波形Ｉ）として一時記憶レジスタ
32に供給される。この制御信号（波形Ｉ）はD/A変換動
作の終了を意味するもので、一時記憶レジスタ32はこの
制御信号（波形Ｉ）をクロック信号として、その入力端
に与えられているデジタルデータDtを読み込んで記憶す
る。この読み込まれたデータDtは次のデータDt+1に対し
てD/A変換を行う際に利用される。
第７図はこの発明の他の実施例を示す構成図で、２つの
電流出力型D/A変換器61,62を用いて構成した例である。
即ち、この例では、１つの電流出力型A/D変換器61に与
えるデジタルデータを変化させるのではなく、制御部63
から供給される制御信号を基にして、電流出力型D/A変
換器61の出力電流は一定とし、この他にもう１つの電流
出力型D/A変換器62を用いて初期電流を付加させるよう
に構成したものである。
電流出力型D/A変換器61,62を用いて構成した例である。
即ち、この例では、１つの電流出力型A/D変換器61に与
えるデジタルデータを変化させるのではなく、制御部63
から供給される制御信号を基にして、電流出力型D/A変
換器61の出力電流は一定とし、この他にもう１つの電流
出力型D/A変換器62を用いて初期電流を付加させるよう
に構成したものである。
以上の説明では、信号電流の初期変化量は信号変化量の
２倍にするように説明してきたが、２倍に限るものでは
なく、３倍或いはその他の倍率にしても良い。その場合
は、その倍率での電流−電圧変換回路21の出力応答の早
さに応じて初期変化量の設定時間t0が変更される。
２倍にするように説明してきたが、２倍に限るものでは
なく、３倍或いはその他の倍率にしても良い。その場合
は、その倍率での電流−電圧変換回路21の出力応答の早
さに応じて初期変化量の設定時間t0が変更される。
「発明の効果」 以上に説明したように、この発明によれば、D/A変換器
の出力部、つまり、演算増幅器等に周波数特性の良い高
価なものを用いなくとも、D/A変換出力の速い高性能な
電圧出力型D/A変換器を安価に構成することができる。
の出力部、つまり、演算増幅器等に周波数特性の良い高
価なものを用いなくとも、D/A変換出力の速い高性能な
電圧出力型D/A変換器を安価に構成することができる。
第１図はこの発明による高速セトリングD/A変換器の要
部を示す図、第２図はこの発明の原理を説明するための
回路図、第３図A,Bは第２図に示した高速セトリングD/A
変換器の動作例を示す入出力波形図、第４図はデータ処
理回路のデータ変換処理を説明するための図、第５図は
タイミング信号発生回路の構成例を示す図、第６図はタ
イミング信号発生回路の各部の波形図、第７図はこの発
明の他の実施例を示す構成図、第８図は従来の電圧出力
型D/A変換器の例を示す回路図である。 11:基準電流源、12:演算増幅器、13:電流−電圧変換回
路、21:データ処理回路、22:電流出力型D/A変換器、23:
電流−電圧変換回路、24:スイッチ、25:第１定電流源、
26:演算増幅器、27:第２定電流源、28:スイッチ、31:マ
ルチプレクサ、32:一時記憶レジスタ、33:乗算器、34:
加算器、35:補数器、36:タイミング信号発生回路、41:
インバータ、42:第１遅延素子、43:フリップフロップ、
44:インバータ、45:ゲート回路、46:第２遅延素子、47:
第３遅延素子、48:インバータ、49,51:インバータ、52:
第４遅延素子、53:インバータ、Rf:帰還抵抗器、Cf:帰
還コンデンサ、S1〜Sn:スイッチ、C1〜Cn:定電流源。
部を示す図、第２図はこの発明の原理を説明するための
回路図、第３図A,Bは第２図に示した高速セトリングD/A
変換器の動作例を示す入出力波形図、第４図はデータ処
理回路のデータ変換処理を説明するための図、第５図は
タイミング信号発生回路の構成例を示す図、第６図はタ
イミング信号発生回路の各部の波形図、第７図はこの発
明の他の実施例を示す構成図、第８図は従来の電圧出力
型D/A変換器の例を示す回路図である。 11:基準電流源、12:演算増幅器、13:電流−電圧変換回
路、21:データ処理回路、22:電流出力型D/A変換器、23:
電流−電圧変換回路、24:スイッチ、25:第１定電流源、
26:演算増幅器、27:第２定電流源、28:スイッチ、31:マ
ルチプレクサ、32:一時記憶レジスタ、33:乗算器、34:
加算器、35:補数器、36:タイミング信号発生回路、41:
インバータ、42:第１遅延素子、43:フリップフロップ、
44:インバータ、45:ゲート回路、46:第２遅延素子、47:
第３遅延素子、48:インバータ、49,51:インバータ、52:
第４遅延素子、53:インバータ、Rf:帰還抵抗器、Cf:帰
還コンデンサ、S1〜Sn:スイッチ、C1〜Cn:定電流源。
Claims (1)
- 【請求項１】電流出力型D/A変換器とその出力を積分す
る積分回路とで構成され、順次入力されるデジタルデー
タをアナログ電圧に変換する電圧出力型D/A変換器にお
いて、 上記入力されるデジタルデータが記憶され、一つ前の記
憶データを出力する一時記憶レジスタと、 上記入力されるデジタルデータが供給され、デジタルデ
ータの値を所定倍する乗算器と、 上記一時記憶レジスタの出力データに応ずる信号と上記
乗算器の出力信号とを加算する加算器と、 上記入力されるデジタルデータと上記加算器の加算出力
とが供給され、そのいずれかを選択して出力するマルチ
プレクサと、 D/A変換動作を行わせるためのストローブ信号が与えら
れると、上記加算器の出力を一定時間選択するように上
記マルチプレクサを制御する制御回路とを具備する高速
セトリングD/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31094286A JPH0758912B2 (ja) | 1986-12-29 | 1986-12-29 | 高速セトリングｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31094286A JPH0758912B2 (ja) | 1986-12-29 | 1986-12-29 | 高速セトリングｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167524A JPS63167524A (ja) | 1988-07-11 |
| JPH0758912B2 true JPH0758912B2 (ja) | 1995-06-21 |
Family
ID=18011240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31094286A Expired - Fee Related JPH0758912B2 (ja) | 1986-12-29 | 1986-12-29 | 高速セトリングｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758912B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6292122B1 (en) * | 2000-03-04 | 2001-09-18 | Qualcomm, Incorporated | Digital-to-analog interface circuit having adjustable time response |
| JP4844938B2 (ja) * | 2006-03-07 | 2011-12-28 | 日下部 秀雄 | 振動周期がｔである回路の整定時間をｔ／２の整数倍にする制御方法 |
| JP5768072B2 (ja) * | 2013-02-20 | 2015-08-26 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
| KR102553262B1 (ko) * | 2017-11-17 | 2023-07-07 | 삼성전자 주식회사 | 기준 전압 생성기 및 이를 포함하는 메모리 장치 |
-
1986
- 1986-12-29 JP JP31094286A patent/JPH0758912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63167524A (ja) | 1988-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |