JP2715953B2 - Synchronous circuit - Google Patents
Synchronous circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル無線通信シ
ステムにおける同期回路に係り、特にフレームが誤り訂
正演算の基本単位であるワード長の整数倍で構成されワ
ード同期検出後にワードの先頭位置情報を用いてフレー
ム同期検出を行う同期回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronizing circuit in a digital radio communication system, and more particularly to a synchronizing circuit in which a frame is composed of an integral multiple of a word length, which is a basic unit of error correction operation, and detects word head position information after detecting word synchronization. The present invention relates to an improvement of a synchronization circuit that performs frame synchronization detection using the same.
【０００２】[0002]
【従来の技術】フレームが誤り訂正演算の基本単位であ
るワード長の整数倍で構成されワード同期検出後にワー
ドの先頭位置情報を用いてフレーム同期検出を行う同期
回路としては、従来、例えば図２に示すものが知られて
いる。2. Description of the Related Art Conventionally, as a synchronous circuit, a frame is composed of an integral multiple of a word length, which is a basic unit of error correction operation, and performs frame synchronization detection using word head position information after word synchronization detection, as shown in FIG. The following are known.
【０００３】図２において、受信データ信号１１は、フ
レームが誤り訂正演算の基本単位であるワード長の整数
倍で構成される。この受信データ信号１１は、誤り訂正
演算回路１とフレーム同期回路３とフレーム非同期検出
回路４とワード非同期検出回路５とに並列入力する。In FIG. 2, a received data signal 11 is composed of a frame, which is an integral multiple of a word length, which is a basic unit of error correction operation. The received data signal 11 is input to the error correction operation circuit 1, the frame synchronization circuit 3, the frame asynchronous detection circuit 4, and the word asynchronous detection circuit 5 in parallel.
【０００４】誤り訂正演算回路１は、受信データ信号１
１について誤り訂正演算を行い訂正データ信号１２を外
部へ出力すると共に、演算結果であるシンドローム信号
１３を生成する。The error correction operation circuit 1 receives the received data signal 1
1 and outputs a corrected data signal 12 to the outside, and generates a syndrome signal 13 as a calculation result.
【０００５】ワード同期回路２は、シンドローム信号１
３を受けてシンドロームエラーパルスの有無を監視しワ
ード同期判定を行い、ワード同期判定信号１４を生成す
る。[0005] The word synchronizing circuit 2 outputs the syndrome signal 1
In response to 3, the presence / absence of a syndrome error pulse is monitored to determine the word synchronization, and a word synchronization determination signal 14 is generated.
【０００６】フレーム同期回路３は、ワード同期判定信
号１４を受けてそれがワード同期を示すとき、受信デー
タ信号１１中のワードの先頭位置をフレームの先頭位置
とみなしてフレーム同期ビットの比較を行いフレーム同
期判定信号１５を出力する。When the frame synchronization circuit 3 receives the word synchronization determination signal 14 and indicates the word synchronization, the frame synchronization circuit 3 compares the frame synchronization bits by regarding the head position of the word in the received data signal 11 as the head position of the frame. The frame synchronization determination signal 15 is output.
【０００７】フレーム非同期検出回路４は、フレーム同
期判定信号１５を受けてそれがフレーム同期を示すと
き、受信データ信号１１中のフレーム同期ビットの不一
致回数をカウントしてフレーム非同期判定を行いフレー
ム非同期判定信号１６を出力する。[0007] When the frame synchronization detection circuit 4 receives the frame synchronization determination signal 15 and indicates frame synchronization, it counts the number of times the frame synchronization bits in the received data signal 11 do not match to make a frame asynchronous determination and performs frame asynchronous determination. The signal 16 is output.
【０００８】ワード非同期検出回路５は、フレーム非同
期判定信号１６を受けてそれがフレーム非同期を示すと
き、受信データ信号１１について誤り訂正演算を実施し
てワード非同期検出を行い、非同期判定信号１７を出力
する。When the word asynchronous detection circuit 5 receives the frame asynchronous determination signal 16 and indicates that the frame is asynchronous, the word asynchronous detection circuit 5 performs an error correction operation on the received data signal 11 to perform word asynchronous detection, and outputs the asynchronous determination signal 17. I do.
【０００９】[0009]
【発明が解決しようとする課題】従来の同期回路は、上
述したようにフレーム非同期検出後に更にワード非同期
検出を行っているが、これは２重に非同期判定を行って
いることになり、そのため非同期検出時間が長くなると
いう問題がある。As described above, in the conventional synchronous circuit, the word asynchronous detection is further performed after the frame asynchronous detection. However, this means that the asynchronous determination is performed twice. There is a problem that the detection time becomes long.
【００１０】本発明の目的は、非同期検出時間の短縮化
が図れる同期回路を提供することにある。An object of the present invention is to provide a synchronous circuit capable of shortening an asynchronous detection time.
【００１１】[0011]
【課題を解決するための手段】前記目的を達成するた
め、本発明の同期回路は次の如き構成を有する。即ち、
本発明の同期回路は、フレームが誤り訂正演算の基本単
位であるワード長の整数倍で構成されワード同期検出後
にワードの先頭位置情報を用いてフレーム同期検出を行
う同期回路において； フレーム非同期検出後はワード
非同期検出を行わずにフレーム非同期判定信号を直接非
同期検出信号として出力する；ことを特徴とする。To achieve the above object, a synchronous circuit according to the present invention has the following configuration. That is,
The synchronization circuit according to the present invention is a synchronization circuit in which a frame is composed of an integral multiple of a word length, which is a basic unit of error correction operation, and performs frame synchronization detection using word head position information after word synchronization detection; Output a frame asynchronous determination signal directly as an asynchronous detection signal without performing word asynchronous detection.
【００１２】本発明の同期回路は、具体的には、フレー
ムが誤り訂正演算の基本単位であるワード長の整数倍で
構成されワード同期検出後にワードの先頭位置情報を用
いてフレーム同期検出を行う同期回路において； フレ
ーム同期検出後にフレーム非同期判定を行いその判定結
果を非同期検出信号として出力する； ことを特徴とす
る。Specifically, in the synchronization circuit of the present invention, a frame is composed of an integral multiple of the word length, which is a basic unit of error correction operation, and performs frame synchronization detection using word head position information after word synchronization detection. In the synchronization circuit, a frame asynchronous determination is performed after the frame synchronization is detected, and the determination result is output as an asynchronous detection signal.
【００１３】本発明の同期回路は、更に具体的には、フ
レームが誤り訂正演算の基本単位であるワード長の整数
倍で構成される受信データ信号について誤り訂正演算を
行い訂正データ信号を外部へ出力すると共に、演算結果
であるシンドロームを生成する手段と； 前記シンドロ
ームを受けてシンドロームエラーパルスの有無からワー
ド同期判定を行う手段と； 前記ワード同期判定の結果
がワード同期を示すとき受信データ信号中のワードの先
頭位置をフレームの先頭位置とみなしてフレーム同期ビ
ットの比較を行いフレーム同期判定を行う手段と； 前
記フレーム同期判定の結果がフレーム同期を示すとき受
信データ中のフレーム同期ビットの不一致回数をカウン
トしてフレーム非同期判定を行いその判定結果を非同期
検出信号として出力する手段と； を備えることを特徴
とする。More specifically, the synchronization circuit of the present invention performs an error correction operation on a received data signal whose frame is formed by an integral multiple of a word length, which is a basic unit of the error correction operation, and outputs the corrected data signal to the outside. Means for outputting and generating a syndrome which is an operation result; means for receiving the syndrome and performing word synchronization determination based on the presence or absence of a syndrome error pulse; and when the result of the word synchronization determination indicates word synchronization, the received data signal Means for comparing the frame synchronization bits by regarding the head position of the word as the head position of the frame to determine the frame synchronization; and when the result of the frame synchronization determination indicates frame synchronization, the number of times the frame synchronization bits in the received data do not match. Count and perform frame asynchronous determination, and output the determination result as an asynchronous detection signal. Characterized in that it comprises: means and.
【００１４】[0014]
【作用】次に、前記の如く構成される本発明の同期回路
の作用を説明する。本発明では、フレーム非同期検出後
はワード非同期検出を行わずにフレーム非同期判定信号
を直接非同期検出信号として出力する。従って、従来の
ように２重に非同期判定を行うことはしないので、その
分非同期検出時間が短縮化される。Next, the operation of the synchronous circuit of the present invention configured as described above will be described. In the present invention, after the frame asynchronous detection, the frame asynchronous determination signal is directly output as the asynchronous detection signal without performing the word asynchronous detection. Accordingly, since the asynchronous determination is not performed twice as in the related art, the asynchronous detection time is shortened accordingly.
【００１５】[0015]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る同期回路を示
す。図１において、本発明の同期検出回路は、図２に示
した従来の同期回路におけるワード非同期検出回路５を
省略し、フレーム非同期検出回路４においてフレーム非
同期検出後はワード非同期検出を行わずにフレーム非同
期判定信号１６を直接非同期検出信号として出力するよ
うにしたものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a synchronization circuit according to one embodiment of the present invention. 1, the synchronization detection circuit of the present invention omits the word asynchronous detection circuit 5 in the conventional synchronization circuit shown in FIG. 2, and the frame asynchronous detection circuit 4 performs the frame asynchronous detection without performing the word asynchronous detection after the frame asynchronous detection. The asynchronous determination signal 16 is directly output as an asynchronous detection signal.
【００１６】具体的には、図１において、受信データ信
号１１は、フレームが誤り訂正演算の基本単位であるワ
ード長の整数倍で構成される。この受信データ信号１１
は、誤り訂正演算回路１とフレーム同期回路３とフレー
ム非同期検出回路４とに並列入力する。More specifically, in FIG. 1, the received data signal 11 has a frame composed of an integral multiple of the word length, which is a basic unit of the error correction operation. This received data signal 11
Are input in parallel to an error correction operation circuit 1, a frame synchronization circuit 3, and a frame asynchronous detection circuit 4.
【００１７】誤り訂正演算回路１は、受信データ信号１
１について誤り訂正演算を行い訂正データ信号１２を外
部へ出力すると共に、演算結果であるシンドローム信号
１３を生成する。The error correction operation circuit 1 receives the received data signal 1
1 and outputs a corrected data signal 12 to the outside, and generates a syndrome signal 13 as a calculation result.
【００１８】ワード同期回路２は、シンドローム信号１
３を受けてシンドロームエラーパルスの有無を監視しワ
ード同期判定を行い、ワード同期判定信号１４を生成す
る。The word synchronizing circuit 2 outputs the syndrome signal 1
In response to 3, the presence / absence of a syndrome error pulse is monitored to determine the word synchronization, and a word synchronization determination signal 14 is generated.
【００１９】フレーム同期回路３は、ワード同期判定信
号１４を受けてそれがワード同期を示すとき、受信デー
タ信号１１中のワードの先頭位置をフレームの先頭位置
とみなしてフレーム同期ビットの比較を行いフレーム同
期判定信号１５を出力する。When the frame synchronization circuit 3 receives the word synchronization determination signal 14 and indicates the word synchronization, the frame synchronization circuit 3 compares the frame synchronization bits by regarding the head position of the word in the received data signal 11 as the head position of the frame. The frame synchronization determination signal 15 is output.
【００２０】フレーム非同期検出回路４は、フレーム同
期判定信号１５を受けてそれがフレーム同期を示すと
き、受信データ信号１１中のフレーム同期ビットの不一
致回数をカウントしてフレーム非同期判定を行いフレー
ム非同期判定信号１６を非同期検出信号として出力す
る。When the frame synchronization detection circuit 4 receives the frame synchronization determination signal 15 and indicates frame synchronization, the frame asynchronous detection circuit 4 counts the number of times the frame synchronization bits in the received data signal 11 do not match to make a frame asynchronous determination and performs frame asynchronous determination. The signal 16 is output as an asynchronous detection signal.
【００２１】[0021]
【発明の効果】以上説明したように、本発明の同期回路
は、フレーム非同期検出後はワード非同期検出を行わず
にフレーム非同期判定信号を直接非同期検出信号として
出力するようにし、従来のように２重に非同期判定を行
うことはしないので、その分非同期検出時間が短縮化さ
れる効果がある。As described above, the synchronous circuit of the present invention outputs the frame asynchronous determination signal directly as the asynchronous detection signal without performing the word asynchronous detection after the frame asynchronous detection. Since the asynchronous determination is not repeatedly performed, there is an effect that the asynchronous detection time is shortened accordingly.
【図１】本発明の一実施例に係る同期回路の構成ブロッ
ク図である。FIG. 1 is a configuration block diagram of a synchronization circuit according to one embodiment of the present invention.
【図２】従来の同期回路の構成ブロック図である。FIG. 2 is a configuration block diagram of a conventional synchronization circuit.
１ 誤り訂正演算回路 ２ ワード同期回路 ３ フレーム同期回路 ４ フレーム非同期検出回路 Reference Signs List 1 error correction operation circuit 2 word synchronization circuit 3 frame synchronization circuit 4 frame asynchronous detection circuit
Claims (3)
るワード長の整数倍で構成されワード同期検出後にワー
ドの先頭位置情報を用いてフレーム同期検出を行う同期
回路において； フレーム非同期検出後はワード非同期
検出を行わずにフレーム非同期判定信号を直接非同期検
出信号として出力する； ことを特徴とする同期回路。1. A synchronization circuit in which a frame is composed of an integral multiple of a word length, which is a basic unit of an error correction operation, and performs frame synchronization detection using word head position information after word synchronization detection; A synchronous circuit for directly outputting a frame asynchronous determination signal as an asynchronous detection signal without performing asynchronous detection.
るワード長の整数倍で構成されワード同期検出後にワー
ドの先頭位置情報を用いてフレーム同期検出を行う同期
回路において； フレーム同期検出後にフレーム非同期
判定を行いその判定結果を非同期検出信号として出力す
る； ことを特徴とする同期回路。2. A synchronization circuit in which a frame is composed of an integral multiple of a word length, which is a basic unit of error correction operation, and performs frame synchronization detection using word head position information after word synchronization detection; A synchronous circuit for performing a determination and outputting the determination result as an asynchronous detection signal;
るワード長の整数倍で構成される受信データ信号につい
て誤り訂正演算を行い訂正データ信号を外部へ出力する
と共に、演算結果であるシンドロームを生成する手段
と； 前記シンドロームを受けてシンドロームエラーパ
ルスの有無からワード同期判定を行う手段と； 前記ワ
ード同期判定の結果がワード同期を示すとき受信データ
信号中のワードの先頭位置をフレームの先頭位置とみな
してフレーム同期ビットの比較を行いフレーム同期判定
を行う手段と； 前記フレーム同期判定の結果がフレー
ム同期を示すとき受信データ中のフレーム同期ビットの
不一致回数をカウントしてフレーム非同期判定を行いそ
の判定結果を非同期検出信号として出力する手段と；
を備えることを特徴とする同期回路。3. An error correction operation is performed on a received data signal whose frame is an integral multiple of a word length, which is a basic unit of the error correction operation, and a corrected data signal is output to the outside, and a syndrome as an operation result is generated. Means for receiving the syndrome and performing word synchronization determination based on the presence or absence of a syndrome error pulse; and when the result of the word synchronization determination indicates word synchronization, the head position of the word in the received data signal is defined as the head position of the frame. Means for comparing the frame synchronization bits to determine the frame synchronization; and when the result of the frame synchronization determination indicates frame synchronization, counting the number of times the frame synchronization bits do not match in the received data to determine the frame asynchronousness, and performing the determination. Means for outputting the result as an asynchronous detection signal;
A synchronization circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016455A JP2715953B2 (en) | 1995-01-06 | 1995-01-06 | Synchronous circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7016455A JP2715953B2 (en) | 1995-01-06 | 1995-01-06 | Synchronous circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191296A JPH08191296A (en) | 1996-07-23 |
| JP2715953B2 true JP2715953B2 (en) | 1998-02-18 |
Family
ID=11916732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7016455A Expired - Fee Related JP2715953B2 (en) | 1995-01-06 | 1995-01-06 | Synchronous circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715953B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145945A (en) | 1997-11-12 | 1999-05-28 | Fujitsu Ltd | Method and circuit for synchronizing coded frames |
-
1995
- 1995-01-06 JP JP7016455A patent/JP2715953B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08191296A (en) | 1996-07-23 |
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