JP2697421B2 - Frame synchronization circuit for digital transmission system - Google Patents
Frame synchronization circuit for digital transmission systemInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、ディジタル伝送システ
ムのフレーム同期回路に関し、特に1フレームに所定ビ
ット周期で所定ビットのフレーム同期ビットを有する複
数本のデータ列を伝送するディジタル伝送システムのフ
レーム同期回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization circuit for a digital transmission system, and more particularly to a frame synchronization circuit for a digital transmission system which transmits a plurality of data strings having a predetermined number of frame synchronization bits at a predetermined bit period in one frame. Circuit.
【0002】[0002]
【従来の技術】従来、この種のディジタル伝送システム
のフレーム同期回路では、送信側でn(n:自然数)本
のデータ列に対し1データ列当たり1フレーム中にM
(M:2以上の自然数)ビット周期で挿入されたL(1
≦L<M)ビットのフレーム同期ビットについて、1フ
レーム周期当たりn×Lビットすべてのフレーム同期ビ
ットを用いて検出を行ない、複数フレームに亘って同一
フレームタイミングでフレーム同期ビットすべてが正し
く検出された場合にフレーム同期確立と判定し、また、
1フレーム周期中のフレーム同期ビットが1ビットでも
正しく検出されないフレームが複数フレームに亘った場
合にフレーム同期外れと判定する同期保護が行なわれ、
このようにしてフレーム同期の確立、外れの判定がなさ
れていた。2. Description of the Related Art Conventionally, in a frame synchronization circuit of a digital transmission system of this kind, a transmitting side has n (n: natural number) data strings in a frame per data string.
(M: natural number of 2 or more) L (1
≦ L <M) bits are detected using all n × L frame synchronization bits per frame period, and all frame synchronization bits are correctly detected at the same frame timing over a plurality of frames. Is determined to be frame synchronization established,
Synchronous protection for determining that frame synchronization is lost when a plurality of frames in which even one frame synchronization bit in one frame period is not correctly detected is performed.
In this way, the determination of the establishment and the departure of the frame synchronization has been made.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、上述し
た従来のフレーム同期回路にあっては、1フレーム周期
当たりn×Lビットすべてのフレーム同期ビットを用い
て検出が行なわれていたことから、検出するフレーム同
期ビットのビット数が多く、伝送路の劣化等でデータ列
に誤りを生じた場合にフレーム同期ビットに誤りが生じ
易く、フレーム同期ビットが正しく検出されない確率が
高くなり、このため、フレーム同期外れとなる確率が増
加するという不都合があった。この一方、検出するフレ
ーム同期ビット数を少なくすると、データ列中にフレー
ム同期ビットと同一のパターンを有するビットが生じる
確率が増加してミスハンチングを招き易く、フレーム同
期確立の際フレーム同期の引き込み時間が増加するとい
う不都合があった。However, in the above-described conventional frame synchronization circuit, detection is performed using all frame synchronization bits of n.times.L bits per frame period. If the number of frame synchronization bits is large and errors occur in the data stream due to deterioration of the transmission path, etc., errors are likely to occur in the frame synchronization bits, and the probability that the frame synchronization bits will not be correctly detected increases. There has been a disadvantage that the probability of occurrence is increased. On the other hand, if the number of detected frame synchronization bits is reduced, the probability that a bit having the same pattern as the frame synchronization bits will occur in the data string increases, and mishunting is likely to occur. Increased.
【0004】[0004]
【発明の目的】本発明の目的は、かかる従来技術の有す
る不都合を改善し、伝送路の劣化等でデータ列に誤りが
生じた場合にフレーム同期を外れにくくし得るととも
に、ミスハンチングの確率を低くしてフレーム同期の引
き込み時間が長くなることをも防止し得るディジタル伝
送システムのフレーム同期回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to improve the disadvantages of the prior art, to make it difficult to lose frame synchronization when an error occurs in a data stream due to deterioration of a transmission line, and to reduce the probability of mishunting. It is an object of the present invention to provide a frame synchronization circuit of a digital transmission system which can be prevented from increasing the pull-in time of frame synchronization by lowering the frame synchronization circuit.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するた
め、1データ列当たり1フレーム中にM(M:2以上の
自然数)ビット周期でL(1≦L<M:自然数)ビット
のフレーム同期ビットが挿入されたn(n:自然数)本
のデータ列を入力しすべてのデータ列のフレーム同期ビ
ットを同時に検出しそれぞれのデータ列について検出結
果を出力する検出回路部と、フレーム同期ビットの周期
と同じMビット周期間隔で検出回路部の検出結果を判定
する一つの判定回路と、当該判定回路の判定結果に基づ
いて同期保護を行いフレーム同期確立・外れを決定する
一つの保護回路とを備え、この保護回路がフレーム同期
確立状態に応じて制御信号を出力し、検出回路部がフレ
ーム同期引き込み後に検出する1フレーム当たりのフレ
ーム同期ビット数をフレーム同期引き込み過程において
検出する1フレーム当たりのフレーム同期ビット数より
減少せしめる検出ビット変更機能を有する。また、検出
回路部が、保護回路から出力される制御信号によりフレ
ーム同期引き込み過程においては1フレーム当たりn×
Lビットのすべてのフレーム同期ビットを検出し、フレ
ーム同期引き込み後はn×Lビット中の任意のKビット
(1≦K<(n×L):自然数)のフレーム同期ビット
を検出するように構成されている。また、検出回路部
が、データ列をそれぞれ入力しそのフレーム同期ビット
を検出してその検出結果を出力するn個の検出回路から
構成されている。また、判定回路には、Mビット周期で
タイミングパルスを出力するフレーム同期カウンタが併
設されている。また、判定回路は、フレーム同期カウン
タから出力されるタイミングパルスが入力される度に検
出結果を判定し判定結果を出力する。また、保護回路
は、Mビット周期で判定される判定結果に基づき同期保
護を行いフレーム同期の確立、外れを決定し、フレーム
同期の確立状態を示す制御信号を検出回路部を構成する
各検出回路へ出力 する、という構成を採っている。 Means for Solving the Problems To achieve the above object,
M (M: 2 or more) in one frame per data string
L (1 ≦ L <M: natural number) bits with bit cycle
N (n: natural number) with the frame synchronization bits of
Input the data sequence of all
Data is detected at the same time, and
Circuit that outputs the result and the period of the frame synchronization bit
Judgment of the detection result of the detection circuit unit at the same M bit cycle interval as
And one judgment circuit based on the judgment result of the judgment circuit.
To determine frame synchronization establishment and loss
With one protection circuit, and this protection circuit
A control signal is output according to the established state, and the detection circuit
Frames per frame detected after frame synchronization pull-in
The number of frame synchronization bits in the frame synchronization pull-in process
From the number of frame synchronization bits per detected frame
It has a function to change the number of detected bits. Also detect
The circuit section is activated by the control signal output from the protection circuit.
In the frame synchronization pull-in process, n ×
Detects all L frame synchronization bits and
Any K bits in n × L bits after synchronization
(1 ≦ K <(n × L): natural number) Frame synchronization bit
Is configured to be detected. Also, the detection circuit section
Input each data stream and its frame sync bit
From the n detection circuits that detect and output the detection result
It is configured. Also, the judgment circuit has an M-bit cycle.
A frame synchronization counter that outputs timing pulses
Has been established. In addition, the determination circuit is provided with a frame synchronization counter.
Each time a timing pulse output from the
The output result is determined and the determination result is output. Also, the protection circuit
Is synchronized based on the determination result determined in the M-bit cycle.
Establish frame synchronization, determine loss of frame synchronization, and
Configure the control circuit to detect the control signal indicating the synchronization establishment status
The output is output to each detection circuit .
【0006】これらにより、前述した目的を達成しよう
とするものである。 [0006] With these, the above-mentioned object will be achieved.
It is assumed that.
【0007】[0007]
【実施例】以下、本発明の一実施例を図1ないし図2に
基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.
【0008】図1には、本発明の一実施例の構成が示さ
れている。この図1に示す実施例は、1データ列当たり
1フレーム中にM(M:2以上の自然数)ビット周期で
L(1≦L<M:自然数)ビットのフレーム同期ビット
が挿入されたn(n:自然数)本のデータ列11 ,12
,13 ……,1n (図2参照)を入力しすべてのデー
タ列のフレーム同期ビットを同時に検出しそれぞれのデ
ータ列について検出結果を出力する検出回路部10と、
フレーム同期ビットの周期と同じMビット周期間隔で検
出回路部10の検出結果を判定する判定回路20と、判
定回路20の判定結果に基づいて同期保護を行いフレー
ム同期確立・外れを決定する保護回路30とを備えてい
る。FIG. 1 shows the configuration of an embodiment of the present invention. In the embodiment shown in FIG. 1, L (1 ≦ L <M: natural number) frame synchronization bits of L (1 ≦ L <M: natural number) are inserted in one frame per data string in an M (M: natural number of 2 or more) bit period. n: natural number) data strings 11 and 12
, 13..., 1n (see FIG. 2), and simultaneously detects the frame synchronization bits of all the data strings, and outputs a detection result for each data string;
A determination circuit 20 for determining the detection result of the detection circuit unit 10 at the same M-bit cycle interval as the cycle of the frame synchronization bit, and a protection circuit for performing synchronization protection based on the determination result of the determination circuit 20 and determining establishment / disconnection of frame synchronization 30.
【0009】そして、保護回路30が、フレーム同期確
立状態に応じて制御信号を出力し、検出回路部10がフ
レーム同期引き込み後に検出する1フレーム当たりのフ
レーム同期ビット数をフレーム同期引き込み過程におい
て検出する1フレーム当たりのフレーム同期ビット数よ
り減少せしめる検出ビット変更機能を有している。本実
施例では、検出回路部10が、保護回路30からの制御
信号によりフレーム同期引き込み過程においては1フレ
ーム当たりn×Lビットのすべてのフレーム同期ビット
を検出し、フレーム同期引き込み後はn×Lビット中の
任意のKビット(1≦K<(n×L):自然数)のフレ
ーム同期ビットを検出するように構成されている。Then, the protection circuit 30 outputs a control signal in accordance with the frame synchronization establishment state, and detects the number of frame synchronization bits per frame detected by the detection circuit unit 10 after the frame synchronization is pulled in the frame synchronization pull-in process. It has a detection bit changing function for reducing the number of frame synchronization bits per frame. In the present embodiment, the detection circuit unit 10 detects all frame synchronization bits of n × L bits per frame in the frame synchronization pull-in process by the control signal from the protection circuit 30, and after the frame synchronization pull-in, n × L It is configured to detect any K bit (1 ≦ K <(n × L): natural number) frame synchronization bits in the bits.
【0010】検出回路部10は、データ列11 ,12 ,
13 ……,1n をそれぞれ入力しそのフレーム同期ビッ
トを検出してその検出結果21 ,22 ,23 ……,2n
を出力するn個の検出回路101 ,102 ,103 …
…,10n から構成されている。ここで、検出結果と
は、前述したようにフレーム同期引き込み過程において
は、1フレーム当たりn×Lビットのすべてのフレーム
同期ビットが、フレーム同期引き込み後においてはn×
Lビット中の任意のKビットが検出できたか否かの結果
を意味する。[0010] The detection circuit section 10 is provided with data strings 11, 12,.
.., 1n are input, the frame synchronization bits are detected, and the detection results 21, 22, 23,.
, And n detection circuits 101, 102, 103,.
.., 10n. Here, as described above, in the frame synchronization pull-in process, all the frame synchronization bits of n × L bits per frame are nx ×
It means the result of whether or not any K bits in the L bits have been detected.
【0011】判定回路20には、Mビット周期でタイミ
ングパルス3を出力するフレーム同期カウンタ40が併
設されている。そして、このフレーム同期カウンタ40
から出力されるタイミングパルスが入力される度に、判
定回路20では、検出結果21 ,22 ,23 ……,2n
を判定し判定結果を出力するようになっている。ここで
判定結果とは、複数フレームに亘って同一フレームタイ
ミングで前述したビット数のフレーム同期ビットが正し
く検出された場合にフレーム同期確立と判定し、また、
1フレーム周期中のフレーム同期ビットが前述したビッ
ト数より少ないビット数しか検出されないフレームが複
数フレームに亘った場合にフレーム同期外れと判定する
ことを意味する。The determination circuit 20 is provided with a frame synchronization counter 40 for outputting a timing pulse 3 at an M-bit cycle. Then, the frame synchronization counter 40
Each time a timing pulse output from is input, the judgment circuit 20 detects the detection results 21, 22, 23,.
Is determined, and a determination result is output. Here, the determination result is determined to be frame synchronization established when frame synchronization bits having the above-described number of bits are correctly detected at the same frame timing over a plurality of frames, and
This means that it is determined that frame synchronization has been lost when a plurality of frames in which the number of frame synchronization bits in one frame period is smaller than the number of bits described above are detected.
【0012】保護回路30は、Mビット周期で判定され
る判定結果に基づき同期保護を行いフレーム同期の確
立、外れを決定し、フレーム同期の確立状態を示す制御
信号を検出回路部10を構成する検出回路101 ,10
2 ,103 ……,10n へ出力するようになっている。The protection circuit 30 performs synchronization protection on the basis of the determination result determined in the M-bit cycle, determines establishment or departure of frame synchronization, and configures the detection circuit unit 10 with a control signal indicating a state of establishment of frame synchronization. Detection circuits 101, 10
2, 10 3..., 10 n.
【0013】図2には、データ列のタイミングチャート
が示されている。この図において、Fは1データ列当た
り1フレーム中にMビット周期でLビット挿入されたフ
レーム同期ビット、Dは情報ビットである。故に、図2
における1フレーム周期中のフレーム同期ビット数はn
×Lビット、情報ビットはn×(M−L)ビットとな
る。FIG. 2 shows a timing chart of the data sequence. In this figure, F is a frame synchronization bit in which L bits are inserted in one frame per data string at an M bit period, and D is an information bit. Therefore, FIG.
, The number of frame synchronization bits in one frame period is n
× L bits and information bits are n × (ML) bits.
【0014】次に、上述のように構成された本実施例の
全体的動作について説明する。Next, the overall operation of the embodiment configured as described above will be described.
【0015】まず、検出回路部10には、データ列11
,12 ,13 ……,1n 及び保護回路30から出力さ
れる制御信号が入力され、この検出回路部10では、フ
レーム同期引き込み過程(後方保護時)においては、1
フレーム当たりn×Lビットのフレーム同期ビットを検
出し、また、フレーム同期引き込み後(前方保護時)に
は、1フレーム当たりに検出するフレーム同期ビット数
をKビットに減少させてフレーム同期ビットを検出し検
出結果21 ,22 ,23 ……,2n を出力する。次に、
判定回路20では、この検出結果21 ,22 ,23 …
…,2n をフレーム同期カウンタ40から出力されるタ
イミングパルスが入力される度ごとに判定し判定結果を
出力する。保護回路30では、判定回路20からMビッ
ト周期で出力される判定結果に基づき同期保護を行ない
フレーム同期の確立,外れを判定し、フレーム同期の確
立状態を示す前述の制御信号を検出回路部10へ出力す
る。First, the detection circuit 10 includes a data string 11
, 12, 13,..., 1 n and a control signal output from the protection circuit 30. The detection circuit section 10 receives 1 in the frame synchronization pull-in process (at the time of backward protection).
After detecting n × L frame synchronization bits per frame, and after pulling in frame synchronization (at the time of forward protection), the number of frame synchronization bits detected per frame is reduced to K bits to detect frame synchronization bits. Then, the detection results 21, 22, 23,..., 2n are output. next,
In the judgment circuit 20, the detection results 21, 22, 23,...
.., 2n are determined each time a timing pulse output from the frame synchronization counter 40 is input, and a determination result is output. The protection circuit 30 performs synchronization protection on the basis of the determination result output from the determination circuit 20 in an M-bit cycle, determines establishment and departure of frame synchronization, and outputs the control signal indicating the established state of frame synchronization to the detection circuit unit 10. Output to
【0016】以上説明したように、本実施例によると、
検出回路部10が前方保護時に検出する1フレーム中の
フレーム同期ビット数が保護回路からの制御信号によっ
てKビットに減少させているため伝送路の劣化等でデー
タ列に誤りが生じた場合にも検出するフレーム同期ビッ
トに誤りが生じる確率がn×Lビットのすべてフレーム
同期ビットを検出した場合よりも小さくなり、検出回路
部10においてフレーム同期ビットが正しく検出されな
い確率が減少するのでフレーム同期が外れにくくなる。
また、後方保護時にはフレーム周期当たりn×Lビット
のすべてのフレーム同期ビットを検出するため、1フレ
ーム当たりKビットのフレーム同期ビットを検出した場
合と比較してミスハンチングの確立が減少するのでフレ
ーム同期の引き込み時間が長くなる事なくフレーム同期
を確立することができる。As described above, according to the present embodiment,
Since the number of frame synchronization bits in one frame detected by the detection circuit unit 10 at the time of forward protection is reduced to K bits by a control signal from the protection circuit, even if an error occurs in the data stream due to deterioration of the transmission path, etc. The probability that an error occurs in the detected frame synchronization bit is smaller than when all the frame synchronization bits of n × L bits are detected, and the probability that the detection circuit unit 10 does not correctly detect the frame synchronization bit is reduced. It becomes difficult.
In addition, at the time of backward protection, since all frame synchronization bits of n × L bits are detected per frame period, the establishment of mishunting is reduced compared to the case where K frame synchronization bits are detected per frame. Frame synchronization can be established without increasing the pull-in time.
【0017】また、n本のデータ列を入力するn個の検
出回路を一つの判定回路と一つの保護回路で制御するの
で、n本のデータ列の同期検出を同時に処理することが
できる。 [0017] Further , n detections for inputting n data strings are performed.
The output circuit is controlled by one judgment circuit and one protection circuit.
Thus, simultaneous detection of synchronization of n data strings can be performed.
it can.
【0018】[0018]
【発明の効果】【The invention's effect】
以上説明したように本発明によれば、保According to the present invention as described above,
護回路からフレーム同期の確立状態にProtection circuit to frame synchronization
応じて出力されるOutput according to
制御信号により、検出回路部がフレーム同期引き込み後The control circuit causes the detection circuit to pull in the frame synchronization.
に(フレーム同期前方保護時)に検出する1フレーム当(One frame detected at the time of frame synchronization forward protection)
たりのフレーム同期ビット数がフレーム同期引き込み過Frame synchronization bit count is too high
程(フレーム同期後方保護時)において検出する1フレ1 frame to be detected during the
ーム当たりのフレーム同期ビット数より減少せしめられFrame synchronization bits per frame
ることから、伝送路の劣化等でデータ列に誤りが生じたError in the data stream due to deterioration of the transmission path
場合にも検出するフレーム同期ビットに誤りが生じる確Error may occur in the detected frame synchronization bit.
率が低くなってフレーム同期を外れにくくすることがでLower the rate and make it difficult to lose frame synchronization.
き、後方保護時には大きなビット数のフレーム同期ビッLarge frame sync bits for backward protection.
ト,例えば全ビットを検出するようにすることができるFor example, all bits can be detected
ので、ミスハンチングの確率を低くしてフレーム同期のTherefore, reduce the probability of mis-hunting and
引き込み時間が長くなることを防止することができるとIf it is possible to prevent the retraction time from becoming long
いう従来にない優れたディジタル伝送システムのフレーAn unprecedented digital transmission system frame
ム同期回路を提供することができる。A circuit synchronization circuit can be provided.
【0019】また、n個の検出回路でn本のデータ列をFurther, n data strings are formed by n detection circuits.
同時に受け付けるので、n本のデータ列を同時に処理すSince they are received at the same time, n data strings are processed at the same time.
ることができる。Can be
【図1】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図2】図1の検出回路部に入力されるデータ列のタイ
ミングチャートである。FIG. 2 is a timing chart of a data string input to a detection circuit unit in FIG. 1;
11 ,12 ,13 ……,1n データ列 10 検出回路部 20 判定回路 30 保護回路 11, 12, 13,..., 1n Data string 10 Detection circuit unit 20 Judgment circuit 30 Protection circuit
Claims (1)
(M:2以上の自然数)ビット周期でL(1≦L<M:
自然数)ビットのフレーム同期ビットが挿入されたn
(n:自然数)本のデータ列を入力しすべてのデータ列
のフレーム同期ビットを同時に検出しそれぞれのデータ
列について検出結果を出力する検出回路部と、前記フレ
ーム同期ビットの周期と同じMビット周期間隔で前記検
出回路部の検出結果を判定する一つの判定回路と、当該
判定回路の判定結果に基づいて同期保護を行いフレーム
同期確立・外れを決定する一つの保護回路とを備え、こ
の保護回路がフレーム同期確立状態に応じて制御信号を
出力し、前記検出回路部がフレーム同期引き込み後に検
出する1フレーム当たりのフレーム同期ビット数をフレ
ーム同期引き込み過程において検出する1フレーム当た
りのフレーム同期ビット数より減少せしめる検出ビット
変更機能を有し、 前記検出回路部が、前記保護回路から出力される制御信
号によりフレーム同期引き込み過程においては1フレー
ム当たりn×Lビットのすべてのフレーム同期ビットを
検出し、フレーム同期引き込み後はn×Lビット中の任
意のKビット(1≦K<(n×L):自然数)のフレー
ム同期ビットを検出するように構成され、 前記検出回路部が、前記データ列をそれぞれ入力しその
フレーム同期ビットを検出してその検出結果を出力する
n個の検出回路から構成され、 前記判定回路には、Mビット周期でタイミングパルスを
出力するフレーム同期カウンタが併設され、 前記判定回路は、前記フレーム同期カウンタから出力さ
れるタイミングパルスが入力される度に検出結果を判定
し判定結果を出力し、 前記保護回路は、Mビット周期で判定される判定結果に
基づき同期保護を行いフレーム同期の確立、外れを決定
し、フレーム同期の確立状態を示す制御信号を前記検出
回路部を構成する各検出回路へ出力する ことを特徴とし
たディジタル伝送システムのフレーム同期回路。1. M data in one frame per data string
(M: natural number of 2 or more) L (1 ≦ L <M:
(Natural number) n frame insertion bits inserted
(N: natural number) a detection circuit unit for inputting the data strings, simultaneously detecting the frame synchronization bits of all the data strings, and outputting a detection result for each data string, and an M-bit cycle equal to the cycle of the frame synchronization bits One protection circuit for determining the detection result of the detection circuit unit at intervals; and one protection circuit for performing synchronization protection based on the determination result of the determination circuit and determining establishment / disconnection of frame synchronization. Outputs a control signal in accordance with the frame synchronization establishment state, and the detection circuit unit detects the number of frame synchronization bits per frame detected after the frame synchronization is pulled in from the number of frame synchronization bits per frame detected in the frame synchronization pulling process. A detection bit changing function of reducing the number of detection bits , wherein the detection circuit section controls the control signal output from the protection circuit;
1 frame in the frame synchronization pull-in process
All frame synchronization bits of n × L bits per system
After the detection and frame synchronization pull-in,
Any K bits (1 ≦ K <(n × L): natural number) frame
And the detection circuit section is configured to input the data sequence and
Detect the frame sync bit and output the detection result
The detection circuit is composed of n detection circuits, and the determination circuit supplies a timing pulse at an M-bit cycle.
An output frame synchronization counter is provided, and the determination circuit outputs the frame synchronization counter.
The detection result is judged each time the input timing pulse is input
The protection circuit outputs a determination result to the determination result determined in the M-bit cycle.
Based on synchronization protection, frame synchronization is established and determined
Detecting a control signal indicating a state of establishing frame synchronization.
A frame synchronizing circuit for a digital transmission system, wherein the frame synchronizing circuit outputs a signal to each detection circuit constituting a circuit section .
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JPH05114898A JPH05114898A (en) | 1993-05-07 |
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1991
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