JP2783183B2 - 出力回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、複数の集積回路を比較
的特性インピーダンスの低いバスラインで接続し、この
バスラインを介して低振幅の信号で集積回路間の通信を
行うために必要な低振幅信号の出力回路に関する。
的特性インピーダンスの低いバスラインで接続し、この
バスラインを介して低振幅の信号で集積回路間の通信を
行うために必要な低振幅信号の出力回路に関する。
【０００２】
【従来の技術】この種のバスラインは、その特性インピ
ーダンスは約５０〜７０台Ωであり、そのバスラインの
両端はバスラインの特性インピーダンスと同等の値を持
つ終端抵抗を介して、電圧源に接続されている。電圧源
の値としては、通常１．２〜２Ｖの範囲である。このバ
スラインに接続される集積回路内部には、バスラインに
信号を出力するために、一般にはオープンドレインタイ
プの出力回路（ドライバ）が内蔵されている。ここで、
バスラインを介して通信される信号振幅は、バスライン
の特性インピーダンスと終点抵抗から成る並列抵抗値と
オープンドレインの出力抵抗値の分圧値およびバスライ
ンに接続される電圧源の値で決まり、電圧値が１．２〜
２Ｖの時は約０．８〜１．４Ｖの論理振幅になる。ま
た、この信号を受け取るための入力回路（レシーバ）が
集積回路に内蔵されている。この入力回路は入力閾値を
持ち、その値は信号振幅の変動幅の中間点に設定されて
いるのが普通である。そして、バスラインの信号がこの
閾値から上下に変動した時にそれを信号の変化として捕
らえ、それをセンスして内部回路に信号の変化を伝え
る。上述のような出力回路や入力回路のことを、ＧＴＬ
（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉ
ｃ）回路の呼んでいる。
ーダンスは約５０〜７０台Ωであり、そのバスラインの
両端はバスラインの特性インピーダンスと同等の値を持
つ終端抵抗を介して、電圧源に接続されている。電圧源
の値としては、通常１．２〜２Ｖの範囲である。このバ
スラインに接続される集積回路内部には、バスラインに
信号を出力するために、一般にはオープンドレインタイ
プの出力回路（ドライバ）が内蔵されている。ここで、
バスラインを介して通信される信号振幅は、バスライン
の特性インピーダンスと終点抵抗から成る並列抵抗値と
オープンドレインの出力抵抗値の分圧値およびバスライ
ンに接続される電圧源の値で決まり、電圧値が１．２〜
２Ｖの時は約０．８〜１．４Ｖの論理振幅になる。ま
た、この信号を受け取るための入力回路（レシーバ）が
集積回路に内蔵されている。この入力回路は入力閾値を
持ち、その値は信号振幅の変動幅の中間点に設定されて
いるのが普通である。そして、バスラインの信号がこの
閾値から上下に変動した時にそれを信号の変化として捕
らえ、それをセンスして内部回路に信号の変化を伝え
る。上述のような出力回路や入力回路のことを、ＧＴＬ
（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏｇｉ
ｃ）回路の呼んでいる。
【０００３】ところで、集積回路はパッケージ内に搭載
されており、このパッケージはリードやボンディングワ
イヤに起因する寄生容量、インダクタンスおよび抵抗を
持っている。従って、集積回路に内蔵された出力回路が
高速に動作すると、これらの寄生素子により、出力信号
にリンキングが発生する。このリンキングが大きいと、
出力信号が何回も入力回路の閾値を横切ることになり、
入力回路が誤動作を起こしてしまうという問題がある。
この問題に対処した出力回路が、特開平４−２２５２７
５号公報に開示されている。図４を参照して以下に説明
する。図４において、電源端子（ＶＤＤ）と接地（ＧＮ
Ｄ）との間にＰＭＯＳトランジスタ１、ＮＭＯＳトラン
ジスタ２の直列体が接続され、その共通接続点をＮＭＯ
Ｓトランジスタ３のゲートに接続し、他方の共通接続点
であるゲートを入力端子（ＶＩＮ）に接続し、前記ＮＭ
ＯＳトランジスタ３のドレインは出力端子（ＶＯＵＴ）
に接続している。図４に示すように、集積回路はパッケ
ージに搭載されるため、電源電圧、出力端子及び接地端
子には寄生の誘導素子１６、１９及び２２、抵抗素子１
７、２０及び２３、容量素子１８、２１及び２４のいわ
ゆる受動素子が等価的に接続される。この受動素子の影
響により、出力端子に時間と共に減衰しながら振動的に
変化する電位（以下リンギングと略す）が誘起され、特
に出力端子のロー・レベルからハイ・レベルの変化に対
し顕著に現れる。これを防ぐ為に、従来回路は図４にお
いて、前記出力端子のロー・レベルからハイ・レベルの
変化に対し、ＮＯＭＳトランジスタ３のオンからオフの
切り換えをある一定時間遅延させることで前記リンギン
グを抑えている。前記ＮＭＯＳトランジスタ３のオンか
らオフへの切り換えをある一定時間遅延させるために
は、ＮＭＯＳトランジスタ４及び５のオンからオフへの
切り換えを遅延回路８によって任意に設定された時間で
遅延し、この遅延時間内において出力端子からＮＭＯＳ
トランジスタ４からＮＭＯＳトランジスタ５及び２を介
し接地へ向けて流れる電流と前記ＮＭＯＳトランジスタ
４、５及び２のオン抵抗でＮＭＯＳトランジスタ３のし
きい値以上の電位を誘起させる。この為、前記ＮＭＯＳ
トランジスタ３は遅延回路によって設定された時間にお
いて比較的弱いオン状態となり、前記リンギングを抑え
ることができる。
されており、このパッケージはリードやボンディングワ
イヤに起因する寄生容量、インダクタンスおよび抵抗を
持っている。従って、集積回路に内蔵された出力回路が
高速に動作すると、これらの寄生素子により、出力信号
にリンキングが発生する。このリンキングが大きいと、
出力信号が何回も入力回路の閾値を横切ることになり、
入力回路が誤動作を起こしてしまうという問題がある。
この問題に対処した出力回路が、特開平４−２２５２７
５号公報に開示されている。図４を参照して以下に説明
する。図４において、電源端子（ＶＤＤ）と接地（ＧＮ
Ｄ）との間にＰＭＯＳトランジスタ１、ＮＭＯＳトラン
ジスタ２の直列体が接続され、その共通接続点をＮＭＯ
Ｓトランジスタ３のゲートに接続し、他方の共通接続点
であるゲートを入力端子（ＶＩＮ）に接続し、前記ＮＭ
ＯＳトランジスタ３のドレインは出力端子（ＶＯＵＴ）
に接続している。図４に示すように、集積回路はパッケ
ージに搭載されるため、電源電圧、出力端子及び接地端
子には寄生の誘導素子１６、１９及び２２、抵抗素子１
７、２０及び２３、容量素子１８、２１及び２４のいわ
ゆる受動素子が等価的に接続される。この受動素子の影
響により、出力端子に時間と共に減衰しながら振動的に
変化する電位（以下リンギングと略す）が誘起され、特
に出力端子のロー・レベルからハイ・レベルの変化に対
し顕著に現れる。これを防ぐ為に、従来回路は図４にお
いて、前記出力端子のロー・レベルからハイ・レベルの
変化に対し、ＮＯＭＳトランジスタ３のオンからオフの
切り換えをある一定時間遅延させることで前記リンギン
グを抑えている。前記ＮＭＯＳトランジスタ３のオンか
らオフへの切り換えをある一定時間遅延させるために
は、ＮＭＯＳトランジスタ４及び５のオンからオフへの
切り換えを遅延回路８によって任意に設定された時間で
遅延し、この遅延時間内において出力端子からＮＭＯＳ
トランジスタ４からＮＭＯＳトランジスタ５及び２を介
し接地へ向けて流れる電流と前記ＮＭＯＳトランジスタ
４、５及び２のオン抵抗でＮＭＯＳトランジスタ３のし
きい値以上の電位を誘起させる。この為、前記ＮＭＯＳ
トランジスタ３は遅延回路によって設定された時間にお
いて比較的弱いオン状態となり、前記リンギングを抑え
ることができる。
【０００４】
【発明が解決しようとする課題】前記した従来のＧＴＬ
出力回路は、前記出力回路のロー・レベルからハイ・レ
ベルの変化に対し、ＮＭＯＳトランジスタ３のオンから
オフの切り換えをある一定時間遅延させ、前記ＮＭＯＳ
トランジスタ３を遅延回路によって設定された時間にお
いて比較的弱いオン状態とすることで前記リンギングを
抑えている。しかし、集積回路を搭載するパッケージ能
動素子の電気的特性値が極めて大きい場合、または複数
の集積回路間を通信するために、前記集積回路内の入出
力回路における複数の入出力端子をそれぞれ接続したバ
スラインにおいて、寄生的な受動素子の電気的特性が極
めて大きい場合、従来のＧＴＬ出力回路のしきい値を幾
度も交差する顕著なリンギングが発生（図５）し、この
リンギングを十分に抑えることができず、前記集積回路
間の通信速度を損ねるだけでなく、通信波形の劣化によ
る誤動作を招くという問題点があった。
出力回路は、前記出力回路のロー・レベルからハイ・レ
ベルの変化に対し、ＮＭＯＳトランジスタ３のオンから
オフの切り換えをある一定時間遅延させ、前記ＮＭＯＳ
トランジスタ３を遅延回路によって設定された時間にお
いて比較的弱いオン状態とすることで前記リンギングを
抑えている。しかし、集積回路を搭載するパッケージ能
動素子の電気的特性値が極めて大きい場合、または複数
の集積回路間を通信するために、前記集積回路内の入出
力回路における複数の入出力端子をそれぞれ接続したバ
スラインにおいて、寄生的な受動素子の電気的特性が極
めて大きい場合、従来のＧＴＬ出力回路のしきい値を幾
度も交差する顕著なリンギングが発生（図５）し、この
リンギングを十分に抑えることができず、前記集積回路
間の通信速度を損ねるだけでなく、通信波形の劣化によ
る誤動作を招くという問題点があった。
【０００５】
【０００６】
【０００７】
【課題を解決するための手段】 本発明の第１の手段は、
第１の電源と第２の電源の間に接続されたインバータ
と、ゲートが前記インバータの出力にソース・ドレイン
の電流路が出力端子と前記第２の電源の間に接続された
出力トランジスタと、直列に接続された第１および第２
のトランジスタが前記出力端子と前記インバータの出力
の間に接続され、前記第１のトランジスタのゲートは前
記インバータの入力に前記第２のトランジスタのゲート
は遅延回路を介して前記インバータの出力に接続された
第１および第２のトランジスタから成る帰還回路を有す
る出力回路において、前記第２のトランジスタと並列に
接続され前記インバータの出力が第１の論理レベルから
第２の論理レベルに遷移する時に前記出力トランジスタ
のインピーダンスを徐々に変化させるインピーダンス制
御素子を接続した構成である。
第１の電源と第２の電源の間に接続されたインバータ
と、ゲートが前記インバータの出力にソース・ドレイン
の電流路が出力端子と前記第２の電源の間に接続された
出力トランジスタと、直列に接続された第１および第２
のトランジスタが前記出力端子と前記インバータの出力
の間に接続され、前記第１のトランジスタのゲートは前
記インバータの入力に前記第２のトランジスタのゲート
は遅延回路を介して前記インバータの出力に接続された
第１および第２のトランジスタから成る帰還回路を有す
る出力回路において、前記第２のトランジスタと並列に
接続され前記インバータの出力が第１の論理レベルから
第２の論理レベルに遷移する時に前記出力トランジスタ
のインピーダンスを徐々に変化させるインピーダンス制
御素子を接続した構成である。
【０００８】本発明の第２の手段は、第１の手段におい
て、インピーダンス制御素子は複数の並列に接続された
トランジスタから成り、前記複数のトランジスタは前記
インバータの出力が第１の論理レベルの時は導通であり
前記インバータの出力が第１の論理レベルから第２の論
理レベルに遷移する時に時間差をおいて順次非導通状態
に移行する構成である。
て、インピーダンス制御素子は複数の並列に接続された
トランジスタから成り、前記複数のトランジスタは前記
インバータの出力が第１の論理レベルの時は導通であり
前記インバータの出力が第１の論理レベルから第２の論
理レベルに遷移する時に時間差をおいて順次非導通状態
に移行する構成である。
【０００９】本発明の第３の手段は、第１の電源と第２
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、前記インバータの出力と前記第２の電源の間に前記
インバータの出力が第１の論理レベルから第２の論理レ
ベルに遷移する時に前記出力トランジスタのインピーダ
ンスを徐々に変化させる第１のインピーダンス制御素子
と、前記第２のトランジスタと並列に接続され前記イン
バータの出力が第１の論理レベルから第２の論理レベル
に遷移する時に前記出力トランジスタのインピーダンス
を徐々に変化させる第２のインピーダンス制御素子を有
する構成である。
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、前記インバータの出力と前記第２の電源の間に前記
インバータの出力が第１の論理レベルから第２の論理レ
ベルに遷移する時に前記出力トランジスタのインピーダ
ンスを徐々に変化させる第１のインピーダンス制御素子
と、前記第２のトランジスタと並列に接続され前記イン
バータの出力が第１の論理レベルから第２の論理レベル
に遷移する時に前記出力トランジスタのインピーダンス
を徐々に変化させる第２のインピーダンス制御素子を有
する構成である。
【００１０】本発明の第４の手段は、第３の手段におい
て、第１のインピーダンス制御素子は複数の並列に接続
されたトランジスタから成り、該複数のトランジスタは
前記インバータの出力が第１の論理レベルの時は非導通
であり前記インバータの出力が第１の論理レベルから第
２の論理レベルに遷移する時に時間差をおいて順次導通
状態に移行し、前記第２のインピーダンス制御素子は複
数の並列に接続されたトランジスタから成り、該複数の
トランジスタは前記インバータの出力が第１の論理レベ
ルの時は導通であり前記インバータの出力が第１の論理
レベルから第２の論理レベルに遷移する時に時間差をお
いて順次導通状態に移行する構成である。
て、第１のインピーダンス制御素子は複数の並列に接続
されたトランジスタから成り、該複数のトランジスタは
前記インバータの出力が第１の論理レベルの時は非導通
であり前記インバータの出力が第１の論理レベルから第
２の論理レベルに遷移する時に時間差をおいて順次導通
状態に移行し、前記第２のインピーダンス制御素子は複
数の並列に接続されたトランジスタから成り、該複数の
トランジスタは前記インバータの出力が第１の論理レベ
ルの時は導通であり前記インバータの出力が第１の論理
レベルから第２の論理レベルに遷移する時に時間差をお
いて順次導通状態に移行する構成である。
【００１１】
【００１２】本発明の第５の手段は、第１の電源と第２
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、前記第２のトランジスタと並列に複数のトランジス
タが接続され前記複数のトランジスタの各々のゲートは
それぞれ異なる遅延時間を持つ遅延回路を介して前記イ
ンバータの出力に接続されている構成である。
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、前記第２のトランジスタと並列に複数のトランジス
タが接続され前記複数のトランジスタの各々のゲートは
それぞれ異なる遅延時間を持つ遅延回路を介して前記イ
ンバータの出力に接続されている構成である。
【００１３】本発明の第６の手段は、第１の電源と第２
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、複数のトランジスタが前記インバータの出力と前記
第２の電源の間に並列に接続され該複数のトランジスタ
の各々のゲートはそれぞれ異なる遅延時間を持つ反転遅
延回路を介して前記インバータの出力に接続されている
第１のインピーダンス制御回路と、前記第２のトランジ
スタと並列に複数のトランジスタが接続され該複数のト
ランジスタの各々のゲートはそれぞれ異なる遅延時間を
持つ遅延回路を介して前記インバータの出力に接続され
ている第２のインピーダンス制御回路とを有する構成で
ある。
の電源の間に接続されたインバータと、ゲートが前記イ
ンバータの出力にソース・ドレインの電流路が出力端子
と前記第２の電源の間に接続された出力トランジスタ
と、直列に接続された第１および第２のトランジスタが
前記出力端子と前記インバータの出力の間に接続され、
前記第１のトランジスタのゲートは前記インバータの入
力に前記第２のトランジスタのゲートは遅延回路を介し
て前記インバータの出力に接続された第１および第２の
トランジスタから成る帰還回路を有する出力回路におい
て、複数のトランジスタが前記インバータの出力と前記
第２の電源の間に並列に接続され該複数のトランジスタ
の各々のゲートはそれぞれ異なる遅延時間を持つ反転遅
延回路を介して前記インバータの出力に接続されている
第１のインピーダンス制御回路と、前記第２のトランジ
スタと並列に複数のトランジスタが接続され該複数のト
ランジスタの各々のゲートはそれぞれ異なる遅延時間を
持つ遅延回路を介して前記インバータの出力に接続され
ている第２のインピーダンス制御回路とを有する構成で
ある。
【００１４】
【実施例】本発明の上記および他の目的，特徴および効
果を明瞭にすべく、以下に本発明について図面を参照し
て説明する。
果を明瞭にすべく、以下に本発明について図面を参照し
て説明する。
【００１５】図１は本発明の第１の実施例の出力回路で
ある。図１に示すように、本実施例は入力端子（ＶＩ
Ｎ）にはＰＭＯＳトランジスタ１のゲートとＮＭＯＳト
ランジスタ２のゲートとを接続し、ＰＭＯＳトランジス
タ１のソースとＮＭＯＳトランジスタ２のソースとは、
それぞれ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続す
る。またＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ２のドレインには出力トランジスタとなる
ＮＭＯＳトランジスタ３のゲートを接続し、またＮＭＯ
Ｓトランジスタ３のドレインとソースはそれぞれ出力端
子（ＶＯＵＴ）と接地（ＧＮＤ）に接続する。この出力
端子（ＶＯＵＴ）には帰還の為のＮＭＯＳトランジスタ
４のドレインを接続し、またＮＭＯＳトランジスタ４の
ソースは帰還の為のＮＭＯＳトランジスタ５のドレイン
を接続する。このＮＭＯＳトランジスタ５のゲートとソ
ースはそれぞれ入力端子（ＶＩＮ）とＮＭＯＳトランジ
スタ３のゲートに接続する。またＰＭＯＳトランジスタ
１とＮＭＯＳトランジスタ２からなるＣＭＯＳインバー
タの出力にはインバータ遅延回路を偶数段直列接続し、
ＮＭＯＳトランジスタ４のゲート端子に接続する。この
インバータ遅延回路は図１ではインバータ遅延回路８か
らインバータ遅延回路１３まで計６段直列に接続されて
いる。またＮＭＯＳトランジスタ３のゲートには１つ以
上の出力インピーダンス制御用ＮＭＯＳトランジスタの
ドレインを接続する。この１つ以上のＮＭＯＳトランジ
スタは図１ではＮＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７が接続されている。このＮＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７のソース接地（ＧＮＤ）
に接続する。このＮＭＯＳトランジスタ６のゲートはイ
ンバータ８，９，１０で構成される反転遅延回路の出力
端子に接続し、またＮＭＯＳトランジスタ７のゲートは
インバータ８から１２で構成される反転遅延回路の出力
端子に接続する。
ある。図１に示すように、本実施例は入力端子（ＶＩ
Ｎ）にはＰＭＯＳトランジスタ１のゲートとＮＭＯＳト
ランジスタ２のゲートとを接続し、ＰＭＯＳトランジス
タ１のソースとＮＭＯＳトランジスタ２のソースとは、
それぞれ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続す
る。またＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ２のドレインには出力トランジスタとなる
ＮＭＯＳトランジスタ３のゲートを接続し、またＮＭＯ
Ｓトランジスタ３のドレインとソースはそれぞれ出力端
子（ＶＯＵＴ）と接地（ＧＮＤ）に接続する。この出力
端子（ＶＯＵＴ）には帰還の為のＮＭＯＳトランジスタ
４のドレインを接続し、またＮＭＯＳトランジスタ４の
ソースは帰還の為のＮＭＯＳトランジスタ５のドレイン
を接続する。このＮＭＯＳトランジスタ５のゲートとソ
ースはそれぞれ入力端子（ＶＩＮ）とＮＭＯＳトランジ
スタ３のゲートに接続する。またＰＭＯＳトランジスタ
１とＮＭＯＳトランジスタ２からなるＣＭＯＳインバー
タの出力にはインバータ遅延回路を偶数段直列接続し、
ＮＭＯＳトランジスタ４のゲート端子に接続する。この
インバータ遅延回路は図１ではインバータ遅延回路８か
らインバータ遅延回路１３まで計６段直列に接続されて
いる。またＮＭＯＳトランジスタ３のゲートには１つ以
上の出力インピーダンス制御用ＮＭＯＳトランジスタの
ドレインを接続する。この１つ以上のＮＭＯＳトランジ
スタは図１ではＮＭＯＳトランジスタ６とＮＭＯＳトラ
ンジスタ７が接続されている。このＮＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７のソース接地（ＧＮＤ）
に接続する。このＮＭＯＳトランジスタ６のゲートはイ
ンバータ８，９，１０で構成される反転遅延回路の出力
端子に接続し、またＮＭＯＳトランジスタ７のゲートは
インバータ８から１２で構成される反転遅延回路の出力
端子に接続する。
【００１６】本実施例の動作を図１を用いて説明する
と、まず入力端子（ＶＩＮ）へ振幅がロー・レベルであ
る接地電位とほぼ同等の電位から、ハイ・レベルである
電源電圧（ＶＤＤ）とほぼ同等の電位の信号が印加され
る場合、入力信号が特にロー・レベルからハイ・レベル
の変化に対し、ＰＭＯＳトランジスタ１はオンからオフ
へ、またＮＭＯＳトランスタ２はオフからオンへ変化す
る。同時にＮＭＯＳトランジスタ５もオフからオンに変
化する。このとき、ＰＭＯＳトランジスタ１とＮＭＯＳ
トランジスタ２のドレインはハイ・レベルからロー・レ
ベルに変化する為、ＮＭＯＳトランジスタ３はオンから
オフへ変化しようとする。ここで、ＮＭＯＳトランジス
タ４のゲートはインバータ遅延回路８からインバータ遅
延回路１３を介してトランジスタ１，２で構成されるＣ
ＭＯＳインバータの出力に接続されているため、このＣ
ＭＯＳインバータの出力がハイ・レベルからロー・レベ
ルに変化してもすぐにはオフせずある一定時間経過した
後、ＮＭＯＳトランジスタ４はオンからオフへ変化す
る。従って、ある一定時間の間はＮＭＯＳトランジスタ
５，４が共にオンしており、この２つのトランジスタに
より、出力トランジスタのゲートには出力端子の電圧が
帰還されることになる。従って、ＣＭＯＳインバータの
出力がハイからロー・レベルに変化しても、ＮＭＯＳト
ランジスタ３は完全にはオンからオフには変化せず、Ｎ
ＭＯＳトランジスタ４がオフした後、ＮＭＯＳトランジ
スタ３がオンからオフへ変化し、出力端子の電位はロー
・レベルから出力を終端している電源電圧のハイ・レベ
ルへ変化する。このＮＭＯＳトランジスタ４がインバー
タ遅延回路の遅延時間によってオンからオフするまでの
間、ＮＭＯＳトランジスタ６がインバータ遅延回路８か
らインバータ遅延回路１０の遅延時間経過後オフからオ
ンへ変化し、またＮＭＯＳトランジスタ７がインバータ
遅延回路１１からインバータ遅延回路１２の遅延時間経
過後オフからオンに変化する。このＮＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７のオフからオンの変化と
ＮＭＯＳトランジスタ４のオンからオフの変化がインバ
ータ遅延回路８からインバータ遅延回路１３の遅延時間
によって制御されている間、ＮＭＯＳトランジスタ２は
オン状態の為、出力端子から接地へ向けて流れる３つの
電流経路が存在する。１つめは出力端子からＮＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５及びＮＭＯＳト
ランジスタ２を介し接地へ向けて流れる電流と、２つめ
は出力端子からＮＭＯＳトランジスタ４とＮＭＯＳトラ
ンジスタ５及びＮＭＯＳトランジスタ６を介し接地へ向
けて流れる電流と、３つめは出力端子からＮＭＯＳトラ
ンジスタ４とＮＭＯＳトランジスタ５及びＮＭＯＳトラ
ンジスタ７を介し接地へ向けて流れる電流である。この
様に、時間差を持って順次ＮＭＯＳトランジスタ６，７
をオンさせることによりこの３つの経路による電流と電
流が流れ抜ける各ＮＭＯＳトランジスタのオン抵抗で、
ＮＭＯＳトランジスタ３のゲートにはインバータ遅延回
路８からインバータ遅延回路１３によって時間調整され
た３段階の電位が与えられることになる。この時間的調
節されて変化する３段階の電位をＮＭＯＳトランジスタ
３のしきい値以上の値に設定することにより、このトラ
ンジスタの導電率を徐々に変えて出力端子に発生するリ
ンギングを３段階に分けて抑えることができる。リンギ
ングを十分に抑えるためには、ＮＭＳＯトランジスタ３
のゲートに与えられる時間的に３段階に変化する電位差
と、この電位差を維持する時間的位相差を調節する必要
がある。まず時間的に変化する電位差についてはＮＭＯ
Ｓトランジスタ２とＮＭＯＳトランジスタ４からＮＭＯ
Ｓトランジスタ７のゲート長またはゲート幅を調節する
ことにより制御でき、また電位差の時間的位相差はイン
バータ遅延回路８からインバータ遅延回路１３によって
制御することができる。
と、まず入力端子（ＶＩＮ）へ振幅がロー・レベルであ
る接地電位とほぼ同等の電位から、ハイ・レベルである
電源電圧（ＶＤＤ）とほぼ同等の電位の信号が印加され
る場合、入力信号が特にロー・レベルからハイ・レベル
の変化に対し、ＰＭＯＳトランジスタ１はオンからオフ
へ、またＮＭＯＳトランスタ２はオフからオンへ変化す
る。同時にＮＭＯＳトランジスタ５もオフからオンに変
化する。このとき、ＰＭＯＳトランジスタ１とＮＭＯＳ
トランジスタ２のドレインはハイ・レベルからロー・レ
ベルに変化する為、ＮＭＯＳトランジスタ３はオンから
オフへ変化しようとする。ここで、ＮＭＯＳトランジス
タ４のゲートはインバータ遅延回路８からインバータ遅
延回路１３を介してトランジスタ１，２で構成されるＣ
ＭＯＳインバータの出力に接続されているため、このＣ
ＭＯＳインバータの出力がハイ・レベルからロー・レベ
ルに変化してもすぐにはオフせずある一定時間経過した
後、ＮＭＯＳトランジスタ４はオンからオフへ変化す
る。従って、ある一定時間の間はＮＭＯＳトランジスタ
５，４が共にオンしており、この２つのトランジスタに
より、出力トランジスタのゲートには出力端子の電圧が
帰還されることになる。従って、ＣＭＯＳインバータの
出力がハイからロー・レベルに変化しても、ＮＭＯＳト
ランジスタ３は完全にはオンからオフには変化せず、Ｎ
ＭＯＳトランジスタ４がオフした後、ＮＭＯＳトランジ
スタ３がオンからオフへ変化し、出力端子の電位はロー
・レベルから出力を終端している電源電圧のハイ・レベ
ルへ変化する。このＮＭＯＳトランジスタ４がインバー
タ遅延回路の遅延時間によってオンからオフするまでの
間、ＮＭＯＳトランジスタ６がインバータ遅延回路８か
らインバータ遅延回路１０の遅延時間経過後オフからオ
ンへ変化し、またＮＭＯＳトランジスタ７がインバータ
遅延回路１１からインバータ遅延回路１２の遅延時間経
過後オフからオンに変化する。このＮＭＯＳトランジス
タ６とＮＭＯＳトランジスタ７のオフからオンの変化と
ＮＭＯＳトランジスタ４のオンからオフの変化がインバ
ータ遅延回路８からインバータ遅延回路１３の遅延時間
によって制御されている間、ＮＭＯＳトランジスタ２は
オン状態の為、出力端子から接地へ向けて流れる３つの
電流経路が存在する。１つめは出力端子からＮＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５及びＮＭＯＳト
ランジスタ２を介し接地へ向けて流れる電流と、２つめ
は出力端子からＮＭＯＳトランジスタ４とＮＭＯＳトラ
ンジスタ５及びＮＭＯＳトランジスタ６を介し接地へ向
けて流れる電流と、３つめは出力端子からＮＭＯＳトラ
ンジスタ４とＮＭＯＳトランジスタ５及びＮＭＯＳトラ
ンジスタ７を介し接地へ向けて流れる電流である。この
様に、時間差を持って順次ＮＭＯＳトランジスタ６，７
をオンさせることによりこの３つの経路による電流と電
流が流れ抜ける各ＮＭＯＳトランジスタのオン抵抗で、
ＮＭＯＳトランジスタ３のゲートにはインバータ遅延回
路８からインバータ遅延回路１３によって時間調整され
た３段階の電位が与えられることになる。この時間的調
節されて変化する３段階の電位をＮＭＯＳトランジスタ
３のしきい値以上の値に設定することにより、このトラ
ンジスタの導電率を徐々に変えて出力端子に発生するリ
ンギングを３段階に分けて抑えることができる。リンギ
ングを十分に抑えるためには、ＮＭＳＯトランジスタ３
のゲートに与えられる時間的に３段階に変化する電位差
と、この電位差を維持する時間的位相差を調節する必要
がある。まず時間的に変化する電位差についてはＮＭＯ
Ｓトランジスタ２とＮＭＯＳトランジスタ４からＮＭＯ
Ｓトランジスタ７のゲート長またはゲート幅を調節する
ことにより制御でき、また電位差の時間的位相差はイン
バータ遅延回路８からインバータ遅延回路１３によって
制御することができる。
【００１７】次に、本発明の第２の実施例を、図２を用
いて説明する。図２は本発明を第２の実施例の出力回路
である。図２に示すように、本実施例は入力端子（ＶＩ
Ｎ）にはＰＭＯＳトランジスタ１のゲートとＮＭＯＳト
ランジスタ２のゲートとを接続し、ＰＭＯＳトランジス
タ１のソースとＮＭＯＳトランジスタ２のソースとは、
それぞれ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続す
る。またＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ２のドレインにはＮＭＯＳトランジスタ３
のゲートを接続し、またＮＭＯＳトランジスタ３のドレ
インとソースはそれぞれ出力端子（ＶＯＵＴ）と接地
（ＧＮＤ）に接続する。この出力端子（ＶＯＵＴ）には
ＮＭＯＳトランジスタ４のドレインを接続し、またＮＭ
ＯＳトランジスタ４のソースはＮＭＯＳトランジスタ５
のドレインを接続する。このＮＭＯＳトランジスタ５の
ゲートとソースはそれぞれ入力端子（ＶＩＮ）とＮＭＯ
Ｓトランジスタ３のゲートに接続する。またＰＭＯＳト
ランジスタ１とＮＭＯＳトランジスタ２のドレインには
インバータ遅延回路を偶数段直列接続し、ＮＭＯＳトラ
ンジスタ４のゲート端子に接続する。このインバータ遅
延回路は図２ではインバータ遅延回路８からインバータ
遅延回路１３まで計６段直列に接続されている。また出
力端子には１つ以上のＮＭＯＳトランジスタのドレイン
を接続する。この１つ以上のＮＭＯＳトランジスタは図
２ではＮＭＯＳトランジスタ１４とＮＭＯＳトランジス
タ１５が接続されている。このＮＭＯＳトランジスタ１
４とＮＭＯＳトランジスタ１５のソースはＮＭＯＳトラ
ンジスタ４のソースに接続する。このＮＭＯＳトランジ
スタ１４のゲートはインバータ遅延回路１１の出力端子
に接続し、またＮＭＯＳトランジスタ１５のゲートはイ
ンバータ遅延回路９の出力端子に接続する。
いて説明する。図２は本発明を第２の実施例の出力回路
である。図２に示すように、本実施例は入力端子（ＶＩ
Ｎ）にはＰＭＯＳトランジスタ１のゲートとＮＭＯＳト
ランジスタ２のゲートとを接続し、ＰＭＯＳトランジス
タ１のソースとＮＭＯＳトランジスタ２のソースとは、
それぞれ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続す
る。またＰＭＯＳトランジスタ１のドレインとＮＭＯＳ
トランジスタ２のドレインにはＮＭＯＳトランジスタ３
のゲートを接続し、またＮＭＯＳトランジスタ３のドレ
インとソースはそれぞれ出力端子（ＶＯＵＴ）と接地
（ＧＮＤ）に接続する。この出力端子（ＶＯＵＴ）には
ＮＭＯＳトランジスタ４のドレインを接続し、またＮＭ
ＯＳトランジスタ４のソースはＮＭＯＳトランジスタ５
のドレインを接続する。このＮＭＯＳトランジスタ５の
ゲートとソースはそれぞれ入力端子（ＶＩＮ）とＮＭＯ
Ｓトランジスタ３のゲートに接続する。またＰＭＯＳト
ランジスタ１とＮＭＯＳトランジスタ２のドレインには
インバータ遅延回路を偶数段直列接続し、ＮＭＯＳトラ
ンジスタ４のゲート端子に接続する。このインバータ遅
延回路は図２ではインバータ遅延回路８からインバータ
遅延回路１３まで計６段直列に接続されている。また出
力端子には１つ以上のＮＭＯＳトランジスタのドレイン
を接続する。この１つ以上のＮＭＯＳトランジスタは図
２ではＮＭＯＳトランジスタ１４とＮＭＯＳトランジス
タ１５が接続されている。このＮＭＯＳトランジスタ１
４とＮＭＯＳトランジスタ１５のソースはＮＭＯＳトラ
ンジスタ４のソースに接続する。このＮＭＯＳトランジ
スタ１４のゲートはインバータ遅延回路１１の出力端子
に接続し、またＮＭＯＳトランジスタ１５のゲートはイ
ンバータ遅延回路９の出力端子に接続する。
【００１８】本実施例の動作を図２を用いて説明する
と、まず入力端子（ＶＩＮ）へ振幅がロー・レベルであ
る接地電位とほぼ同等の電位から、ハイ・レベルである
電源電圧（ＶＤＤ）とほぼ同等の電位の信号が印加され
る場合、入力信号が特にロー・レベルからハイ・レベル
の変化に対し、ＰＭＯＳトランジスタ１はオンからオフ
へ、またＮＭＯＳトランジスタ２はオフからオンへ変化
する。同時にＮＭＯＳトランジスタ５もオフからオンに
変化する。このとき、ＰＭＯＳトランジスタ１とＮＭＯ
Ｓトランジスタ２のドレインはハイ・レベルからロー・
レベルに変化する為、ＮＭＯＳトランジスタ３はオンか
らオフへ変化しようとする。しかしこのＮＭＯＳトラン
ジスタ３のゲートのハイ・レベルからロー・レベルの変
化は、インバータ遅延回路８からインバータ遅延回路１
３の遅延時間によってある一定時間経過した後、ＮＭＯ
Ｓトランジスタ４をオンからオフへ変化させ、同時にＮ
ＭＯＳトランジスタ３がオンからオフへ変化し、出力端
子の電位はロー・レベルから出力を終端している電源電
圧のハイ・レベルへ変化する。このＮＭＯＳトランジス
タ４がインバータ遅延回路の遅延時間によってオンから
オフするまでの間、ＮＭＯＳトランジスタ１５がインバ
ータ遅延回路８からインバータ遅延回路９の遅延時間経
過後オンからオフへ変化し、またＮＭＯＳトランジスタ
１４がインバータ遅延回路１０からインバータ遅延回路
１１の遅延時間経過後オンからオフに変化する。このＮ
ＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５の
オフからオンの変化とＮＭＯＳトランジスタ４のオンか
らオフの変化がインバータ遅延回路８からインバータ遅
延回路１３の遅延時間によって制御されている間、ＮＭ
ＯＳトランジスタ２はオン状態の為、出力端子から接地
へ向けて流れる３つの電流経路が存在する。１つめは出
力端子からＮＭＯＳトランジスタ４とＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ２を介し接地へ向けて
流れる電流と、２つめは出力端子からＮＭＯＳトランジ
スタ４とＮＭＯＳトランジスタ１４及びＮＭＯＳトラン
ジスタ２を介し接地へ向けて流れる電流と、３つめは出
力端子からＮＭＯＳトランジスタ４とＮＭＯＳトランジ
スタ１５及びＮＭＯＳトランジスタ２を介し接地へ向け
て流れる電流である。この３つの経路による電流と電流
が流れ抜ける各ＮＭＯＳトランジスタのオン抵抗で、Ｎ
ＭＯＳトランジスタ３のゲートにはインバータ遅延回路
８からインバータ遅延回路１３によって時間的に変化す
る３つの電位が与えられることになる。この時間的に変
化する３つの電位をＮＭＯＳトランジスタ３のしきい値
以上の値に設定することにより、出力端子に発生するリ
ンギングを３段階に分けて抑えることができることは、
第１の実施例と同様であり、このリンギングを十分に抑
えるためには、ＮＭＯＳトランジスタ３に与えられる時
間的に変化する３つの電位差と、この電位差を維持する
時間的位相差を調節する必要がある。まず時間的に変化
する電位差についてはＮＭＯＳトランジスタ２とＮＭＯ
Ｓトランジスタ４からＮＭＯＳトランジスタ５とＮＭＯ
Ｓトランジスタ１４からＮＭＯＳトランジスタ１５のゲ
ート長またはゲート幅を調節することにより制御でき、
また電位差の時間的位相差はインバータ遅延回路８から
インバータ遅延回路１３によって制御することができ
る。
と、まず入力端子（ＶＩＮ）へ振幅がロー・レベルであ
る接地電位とほぼ同等の電位から、ハイ・レベルである
電源電圧（ＶＤＤ）とほぼ同等の電位の信号が印加され
る場合、入力信号が特にロー・レベルからハイ・レベル
の変化に対し、ＰＭＯＳトランジスタ１はオンからオフ
へ、またＮＭＯＳトランジスタ２はオフからオンへ変化
する。同時にＮＭＯＳトランジスタ５もオフからオンに
変化する。このとき、ＰＭＯＳトランジスタ１とＮＭＯ
Ｓトランジスタ２のドレインはハイ・レベルからロー・
レベルに変化する為、ＮＭＯＳトランジスタ３はオンか
らオフへ変化しようとする。しかしこのＮＭＯＳトラン
ジスタ３のゲートのハイ・レベルからロー・レベルの変
化は、インバータ遅延回路８からインバータ遅延回路１
３の遅延時間によってある一定時間経過した後、ＮＭＯ
Ｓトランジスタ４をオンからオフへ変化させ、同時にＮ
ＭＯＳトランジスタ３がオンからオフへ変化し、出力端
子の電位はロー・レベルから出力を終端している電源電
圧のハイ・レベルへ変化する。このＮＭＯＳトランジス
タ４がインバータ遅延回路の遅延時間によってオンから
オフするまでの間、ＮＭＯＳトランジスタ１５がインバ
ータ遅延回路８からインバータ遅延回路９の遅延時間経
過後オンからオフへ変化し、またＮＭＯＳトランジスタ
１４がインバータ遅延回路１０からインバータ遅延回路
１１の遅延時間経過後オンからオフに変化する。このＮ
ＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１５の
オフからオンの変化とＮＭＯＳトランジスタ４のオンか
らオフの変化がインバータ遅延回路８からインバータ遅
延回路１３の遅延時間によって制御されている間、ＮＭ
ＯＳトランジスタ２はオン状態の為、出力端子から接地
へ向けて流れる３つの電流経路が存在する。１つめは出
力端子からＮＭＯＳトランジスタ４とＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ２を介し接地へ向けて
流れる電流と、２つめは出力端子からＮＭＯＳトランジ
スタ４とＮＭＯＳトランジスタ１４及びＮＭＯＳトラン
ジスタ２を介し接地へ向けて流れる電流と、３つめは出
力端子からＮＭＯＳトランジスタ４とＮＭＯＳトランジ
スタ１５及びＮＭＯＳトランジスタ２を介し接地へ向け
て流れる電流である。この３つの経路による電流と電流
が流れ抜ける各ＮＭＯＳトランジスタのオン抵抗で、Ｎ
ＭＯＳトランジスタ３のゲートにはインバータ遅延回路
８からインバータ遅延回路１３によって時間的に変化す
る３つの電位が与えられることになる。この時間的に変
化する３つの電位をＮＭＯＳトランジスタ３のしきい値
以上の値に設定することにより、出力端子に発生するリ
ンギングを３段階に分けて抑えることができることは、
第１の実施例と同様であり、このリンギングを十分に抑
えるためには、ＮＭＯＳトランジスタ３に与えられる時
間的に変化する３つの電位差と、この電位差を維持する
時間的位相差を調節する必要がある。まず時間的に変化
する電位差についてはＮＭＯＳトランジスタ２とＮＭＯ
Ｓトランジスタ４からＮＭＯＳトランジスタ５とＮＭＯ
Ｓトランジスタ１４からＮＭＯＳトランジスタ１５のゲ
ート長またはゲート幅を調節することにより制御でき、
また電位差の時間的位相差はインバータ遅延回路８から
インバータ遅延回路１３によって制御することができ
る。
【００１９】次に、本発明の第３の実施例を、図３を用
いて説明する。図３は本発明の第３の実施例の出力回路
である。図３に示すように、第３の実施例の出力回路は
第１の実施例にて示された出力回路に第２の実施例にて
示された回路を組み合わせたものである。
いて説明する。図３は本発明の第３の実施例の出力回路
である。図３に示すように、第３の実施例の出力回路は
第１の実施例にて示された出力回路に第２の実施例にて
示された回路を組み合わせたものである。
【００２０】本実施例の動作は第１の実施例と第２の実
施例にて説明されたものと全く同一であり、第１の実施
例にて説明された出力回路と第２の実施例にて説明され
た出力回路のそれぞれにおいて、リンギングを十分に抑
えるためのＮＭＯＳトランジスタ３に与えられる時間的
に変化する３つの電位差と、この電位差を維持する時間
的位相差を調節する機能を組み合わせることによって、
リンギングを抑える効果をより強化するものである。
施例にて説明されたものと全く同一であり、第１の実施
例にて説明された出力回路と第２の実施例にて説明され
た出力回路のそれぞれにおいて、リンギングを十分に抑
えるためのＮＭＯＳトランジスタ３に与えられる時間的
に変化する３つの電位差と、この電位差を維持する時間
的位相差を調節する機能を組み合わせることによって、
リンギングを抑える効果をより強化するものである。
【００２１】なお、第１から第３の実施例はインバータ
遅延回路は６段の直列接続であるが、インバータ遅延回
路及び出力インピーダンス制御用ＮＭＯＳそれぞれを任
意に追加することによってリンギングを抑える効果をよ
り強化にすることができる。尚、上記実施例では遅延回
路の出力で出力インピーダンス制御用ＭＯＳトランジス
タのオンのオフの個数を変えたが、出力インピーダンス
制御用ＭＯＳトランジスタを１個にして、このゲートの
電位を徐々に変えても、出力インピーダンスを調整でき
るのは明らかである。
遅延回路は６段の直列接続であるが、インバータ遅延回
路及び出力インピーダンス制御用ＮＭＯＳそれぞれを任
意に追加することによってリンギングを抑える効果をよ
り強化にすることができる。尚、上記実施例では遅延回
路の出力で出力インピーダンス制御用ＭＯＳトランジス
タのオンのオフの個数を変えたが、出力インピーダンス
制御用ＭＯＳトランジスタを１個にして、このゲートの
電位を徐々に変えても、出力インピーダンスを調整でき
るのは明らかである。
【００２２】図５は従来例出力回路のリンギング特性を
示す特性図である。図５において、従来の出力回路はリ
ンギングの終端電位を越えるオーバーシュート（ＯＳ）
と終端電位以下のバックスイング（ＢＳ）が大きく、し
きい値を何度も交差している。そのため、出力ロー・レ
ベルからハイ・レベルへ遅延特性（Ｔｐｄｒｉｓｅ）は
長い時間を要して変化する。
示す特性図である。図５において、従来の出力回路はリ
ンギングの終端電位を越えるオーバーシュート（ＯＳ）
と終端電位以下のバックスイング（ＢＳ）が大きく、し
きい値を何度も交差している。そのため、出力ロー・レ
ベルからハイ・レベルへ遅延特性（Ｔｐｄｒｉｓｅ）は
長い時間を要して変化する。
【００２３】図６は本実施例１出力回路のリンギング特
性を示す特性図である。図６は従来例出力回路のリンギ
ング特性に対して大幅に改善されており、しきい値は交
差しない。そのため、出力ロー・レベルからハイ・レベ
ルへの遅延特性（Ｔｐｄｒｉｓｅ）は高速に変化する。
性を示す特性図である。図６は従来例出力回路のリンギ
ング特性に対して大幅に改善されており、しきい値は交
差しない。そのため、出力ロー・レベルからハイ・レベ
ルへの遅延特性（Ｔｐｄｒｉｓｅ）は高速に変化する。
【００２４】図７は本実施例２出力回路のリンギング特
性を示す特性図である。図７も従来例出力回路のリンギ
ング特性に対して大幅に改善されており、しきい値は交
差しない。そのため、出力ロー・レベルからハイ・レベ
ルへの遅延特性（Ｔｐｄｒｉｓｅ）は高速に変化する。
性を示す特性図である。図７も従来例出力回路のリンギ
ング特性に対して大幅に改善されており、しきい値は交
差しない。そのため、出力ロー・レベルからハイ・レベ
ルへの遅延特性（Ｔｐｄｒｉｓｅ）は高速に変化する。
【００２５】図８と図９は従来例と本実施例のリンギン
グ特性とＴｐｄｒｉｓｅ特性を表すグラフである。図８
にて本実施例の出力回路はリンギングを大幅に低減でき
ること及び図９においてリンギングの低減によって遅延
特性の大幅な高速化が得られることが理解できる。
グ特性とＴｐｄｒｉｓｅ特性を表すグラフである。図８
にて本実施例の出力回路はリンギングを大幅に低減でき
ること及び図９においてリンギングの低減によって遅延
特性の大幅な高速化が得られることが理解できる。
【００２６】
【発明の効果】以上のように本発明の出力回路は、集積
回路に付加される電気的特性の極めて大きい能動素子及
びバスラインによって発生するリンギングを十分に抑制
できるため、バスラインに接続された複数の集積回路に
おける入出力回路間での高速な信号通信を可能とし、同
時に高い波形品質の信号が得られることで、通信波形の
劣化による誤動作の発生を低減するという効果がある。
回路に付加される電気的特性の極めて大きい能動素子及
びバスラインによって発生するリンギングを十分に抑制
できるため、バスラインに接続された複数の集積回路に
おける入出力回路間での高速な信号通信を可能とし、同
時に高い波形品質の信号が得られることで、通信波形の
劣化による誤動作の発生を低減するという効果がある。
【図１】本発明の第１実施例回路図。
【図２】本発明の第２実施例回路図。
【図３】本発明の第３実施例回路図。
【図４】従来実施例回路図。
【図５】図４のリンギング特性図。
【図６】図１のリンギング特性図。
【図７】図２のリンギング特性図。
【図８】図１，図２，図４のリンギング特性グラフ。
【図９】図１，図２，図４の遅延時間特性グラフ。
１ Ｐチャネル型電界効果トランジスタ ２，３，４，５，６，７，１４，１５ Ｎチャネル型
電界効果トランジスタ ８，９，１０，１１，１２，１３ 反転論理出力遅延
回路 １６，１９，２２ 寄生的誘導素子 １７，２０，２３ 寄生的抵抗素子 １８，２１，２４ 寄生的容量素子
電界効果トランジスタ ８，９，１０，１１，１２，１３ 反転論理出力遅延
回路 １６，１９，２２ 寄生的誘導素子 １７，２０，２３ 寄生的抵抗素子 １８，２１，２４ 寄生的容量素子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−162942（ＪＰ，Ａ) 特開 平６−112801（ＪＰ，Ａ) 特開 平５−206810（ＪＰ，Ａ) 特開 平５−191258（ＪＰ，Ａ) 特開 平５−191242（ＪＰ，Ａ) 特開 平４−32313（ＪＰ，Ａ) 特開 平１−171320（ＪＰ，Ａ) 特開 昭63−10818（ＪＰ，Ａ) 欧州特許出願公開599631−Ａ１（Ｅ Ｐ，Ａ) ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳ ＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，Ｖ ＯＬ．31 ＮＯ．５，ＯＣＴ．1988，Ｉ ＢＭ ＣＯＲＰ．”ＨＩＧＨ ＳＰＥＥ Ｄ ＣＭＯＳ ＯＦＦ−ＣＨＩＰ ＤＲ ＩＶＥＲ ＤＥＳＩＧＮＳ ＦＯＲ Ｉ ＭＰＲＯＶＥＤ ＰＥＲＦＯＲＭＡＮＣ Ｅ”，ＰＰ．331−332 (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175 H03K 19/0952 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 第１の電源と第２の電源の間に接続され
たインバータと、ゲートが前記インバータの出力にソー
ス・ドレインの電流路が出力端子と前記第２の電源の間
に接続された出力トランジスタと、直列に接続された第
１および第２のトランジスタが前記出力端子と前記イン
バータの出力の間に接続され、前記第１のトランジスタ
のゲートは前記インバータの入力に前記第２のトランジ
スタのゲートは遅延回路を介して前記インバータの出力
に接続された第１および第２のトランジスタから成る帰
還回路を有する出力回路において、前記第２のトランジ
スタと並列に接続され前記インバータの出力が第１の論
理レベルから第２の論理レベルに遷移する時に前記出力
トランジスタのインピーダンスを徐々に変化させるイン
ピーダンス制御素子を接続したことを特徴とする出力回
路。 - 【請求項２】 前記請求項１記載のインピーダンス制御
素子は複数の並列に接続されたトランジスタから成り、
前記複数のトランジスタは前記インバータの出力が第１
の論理レベルの時は導通であり前記インバータの出力が
第１の論理レベルから第２の論理レベルに遷移する時に
時間差をおいて順次非導通状態に移行することを特徴と
する請求項１記載の出力回路。 - 【請求項３】 第１の電源と第２の電源の間に接続され
たインバータと、ゲートが前記インバータの出力にソー
ス・ドレインの電流路が出力端子と前記第２の電源の間
に接続された出力トランジスタと、直列に接続された第
１および第２のトランジスタが前記出力端子と前記イン
バータの出力の間に接続され、前記第１のトランジスタ
のゲートは前記インバータの入力に前記第２のトランジ
スタのゲートは遅延回路を介して前記インバータの出力
に接続された第１および第２のトランジスタから成る帰
還回路を有する出力回路において、前記インバータの出
力と前記第２の電源の間に前記インバータの出力が第１
の論理レベルから第２の論理レベルに遷移する時に前記
出力トランジスタのインピーダンスを徐々に変化させる
第１のインピーダンス制御素子と、前記第２のトランジ
スタと並列に接続され前記インバータの出力が第１の論
理レベルから第２の論理レベルに遷移する時に前記出力
トランジスタのインピーダンスを徐々に変化させる第２
のインピーダンス制御素子を有することを特徴とする出
力回路。 - 【請求項４】 前記請求項３記載の第１のインピーダン
ス制御素子は複数の並列に接続されたトランジスタから
成り、該複数のトランジスタは前記インバータの出力が
第１の論理レベルの時は非導通であり前記インバータの
出力が第１の論理レベルから第２の論理レベルに遷移す
る時に時間差をおいて順次導通状態に移行し、前記第２
のインピーダンス制御素子は複数の並列に接続されたト
ランジスタから成り、該複数のトランジスタは前記イン
バータの出力が第１の論理レベルの時は導通であり前記
インバータの出力が第１の論理レベルから第２の論理レ
ベルに遷移する時に時間差をおいて順次導通状態に移行
することを特徴とする請求項３記載の出力回路。 - 【請求項５】 第１の電源と第２の電源の間に接続され
たインバータと、ゲートが前記インバータの出力にソー
ス・ドレインの電流路が出力端子と前記第２の電源の間
に接続された出力トランジスタと、直列に接続された第
１および第２のトランジスタが前記出力端子と前記イン
バータの出力の間に接続され、前記第１のトランジスタ
のゲートは前記インバータの入力に前記第２のトランジ
スタのゲートは遅延回路を介して前記インバータの出力
に接続された第１および第２のトランジスタから成る帰
還回路を有する出力回路において、前記第２のトランジ
スタと並列に複数のトランジスタが接続され前記複数の
トランジスタの各々のゲートはそれぞれ異なる遅延時間
を持つ遅延回路を介して前記インバータの出力に接続さ
れている特徴とする出力回路。 - 【請求項６】 第１の電源と第２の電源の間に接続され
たインバータと、ゲートが前記インバータの出力にソー
ス・ドレインの電流路が出力端子と前記第２の電源の間
に接続された出力トランジスタと、直列に接続された第
１および第２のトランジスタが前記出力端子と前記イン
バータの出力の間に接続され、前記第１のトランジスタ
のゲートは前記インバータの入力に前記第２のトランジ
スタのゲートは遅延回路を介して前記インバータの出力
に接続された第１および第２のトランジスタから成る帰
還回路を有する出力回路において、複数のトランジスタ
が前記インバータの出力と前記第２の電源の間に並列に
接続され該複数のトランジスタの各々のゲートはそれぞ
れ異なる遅延時間を持つ反転遅延回路を介して前記イン
バータの出力に接続されている第１のインピーダンス制
御回路と、前記第２のトランジスタと並列に複数のトラ
ンジスタが接続され該複数のトランジスタの各々のゲー
トはそれぞれ異なる遅延時間を持つ遅延回路を介して前
記インバータの出力に接続されている第２のインピーダ
ンス制御回路とを有することを特徴とする出力回路。
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|---|---|---|---|
| JP7049643A JP2783183B2 (ja) | 1995-03-09 | 1995-03-09 | 出力回路 |
| DE69602650T DE69602650T2 (de) | 1995-03-09 | 1996-03-11 | Treiberschaltung zur Schnittstellenbildung zwischen integrierten Schaltungen und Übertragungsleitungen |
| EP96103796A EP0731561B1 (en) | 1995-03-09 | 1996-03-11 | A driver for interfacing integrated circuits to transmission lines |
| US08/613,409 US5644252A (en) | 1995-03-09 | 1996-03-11 | Driver for interfacing integrated circuits to transmission lines |
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|---|---|---|---|
| JP7049643A JP2783183B2 (ja) | 1995-03-09 | 1995-03-09 | 出力回路 |
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|---|---|
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| JP2783183B2 true JP2783183B2 (ja) | 1998-08-06 |
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|---|---|---|---|
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Country Status (4)
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| EP (1) | EP0731561B1 (ja) |
| JP (1) | JP2783183B2 (ja) |
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| US6085033A (en) * | 1997-06-25 | 2000-07-04 | Sun Microsystems, Inc. | Method for determining bit element values for driver impedance control |
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| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
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| US6316957B1 (en) | 1999-09-20 | 2001-11-13 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved impedance control |
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- 1995-03-09 JP JP7049643A patent/JP2783183B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-11 US US08/613,409 patent/US5644252A/en not_active Expired - Lifetime
- 1996-03-11 DE DE69602650T patent/DE69602650T2/de not_active Expired - Fee Related
- 1996-03-11 EP EP96103796A patent/EP0731561B1/en not_active Expired - Lifetime
Non-Patent Citations (1)
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|---|
| ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，ＶＯＬ．３１ ＮＯ．５，ＯＣＴ．１９８８，ＩＢＭ ＣＯＲＰ．"ＨＩＧＨ ＳＰＥＥＤ ＣＭＯＳ ＯＦＦ−ＣＨＩＰ ＤＲＩＶＥＲ ＤＥＳＩＧＮＳ ＦＯＲ ＩＭＰＲＯＶＥＤ ＰＥＲＦＯＲＭＡＮＣＥ"，ＰＰ．３３１−３３２ |
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| EP0731561A1 (en) | 1996-09-11 |
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| JPH08250995A (ja) | 1996-09-27 |
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| DE69602650T2 (de) | 2000-01-27 |
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