JP2780674B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2780674B2 JP2780674B2 JP15289495A JP15289495A JP2780674B2 JP 2780674 B2 JP2780674 B2 JP 2780674B2 JP 15289495 A JP15289495 A JP 15289495A JP 15289495 A JP15289495 A JP 15289495A JP 2780674 B2 JP2780674 B2 JP 2780674B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory cell
- circuit
- transistor
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 7
- 239000000969 carrier Substances 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000012360 testing method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 238000004904 shortening Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的にデータの消去及び書込みが可能な
複数のメモリセルトランジスタを配列したフラッシュ型
の不揮発性半導体記憶装置に関する。
に関し、特に電気的にデータの消去及び書込みが可能な
複数のメモリセルトランジスタを配列したフラッシュ型
の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】浮遊ゲートを有する電界効果トランジス
タなどのような、電気的にしきい値電圧を設定してデー
タの消去，書込みが可能な電界効果トランジスタでメモ
リセルを形成し（以下、メモリセルトランジスタとい
う）、このメモリセルトランジスタを複数個、行方向，
列方向に配置した不揮発性半導体記憶装置においては、
データが電気的に一括消去でき、フラッシュメモリとし
て注目されている。
タなどのような、電気的にしきい値電圧を設定してデー
タの消去，書込みが可能な電界効果トランジスタでメモ
リセルを形成し（以下、メモリセルトランジスタとい
う）、このメモリセルトランジスタを複数個、行方向，
列方向に配置した不揮発性半導体記憶装置においては、
データが電気的に一括消去でき、フラッシュメモリとし
て注目されている。
【０００３】このようなフラッシュ型の不揮発性半導体
記憶装置では、データの一括消去は、通常、全メモリセ
ルトランジスタの制御ゲートを接地電位、ドレインをフ
ローティング状態としてソースに高電圧を印加し、ソー
ス・制御ゲート間電界によるトンネル効果により浮遊ゲ
ートから電子を引き抜くことによりしきい値電圧を低く
する。
記憶装置では、データの一括消去は、通常、全メモリセ
ルトランジスタの制御ゲートを接地電位、ドレインをフ
ローティング状態としてソースに高電圧を印加し、ソー
ス・制御ゲート間電界によるトンネル効果により浮遊ゲ
ートから電子を引き抜くことによりしきい値電圧を低く
する。
【０００４】このような一括消去のための消去パルス印
加動作を行った場合、ソースに高電圧を印加する時間が
長くなったり、この時間が適正であっても、ゲート絶縁
膜の膜厚のばらつき、微小欠陥、浮遊ゲートの粒界の大
きさのばらつきなどにより、しきい値電圧が低くなり、
ワード線、すなわち制御ゲートが接地電位の非選択レベ
ルであってもオンセル状態となってしまう過消去状態の
ものが発生しやすい。このような場合、過消去状態のメ
モリセルトランジスタが接続されたディジット線には常
にオンセル電流が流れ、正常なデータの読出しができな
くなる。
加動作を行った場合、ソースに高電圧を印加する時間が
長くなったり、この時間が適正であっても、ゲート絶縁
膜の膜厚のばらつき、微小欠陥、浮遊ゲートの粒界の大
きさのばらつきなどにより、しきい値電圧が低くなり、
ワード線、すなわち制御ゲートが接地電位の非選択レベ
ルであってもオンセル状態となってしまう過消去状態の
ものが発生しやすい。このような場合、過消去状態のメ
モリセルトランジスタが接続されたディジット線には常
にオンセル電流が流れ、正常なデータの読出しができな
くなる。
【０００５】そこで、消去パルス印加後には、過消去状
態のメモリセルトランジスタが存在するか否かを判別す
るのが一般的である。過消去状態の判別を通常のデータ
の読出し回路で行っていたのでは時間がかかりすぎるの
で、消去パルス印加後、一括読出しを行って過消去状態
のメモリセルが存在するか否か判別するようにした例も
ある（例えば特開平４−２２２９９４号公報参照）。
態のメモリセルトランジスタが存在するか否かを判別す
るのが一般的である。過消去状態の判別を通常のデータ
の読出し回路で行っていたのでは時間がかかりすぎるの
で、消去パルス印加後、一括読出しを行って過消去状態
のメモリセルが存在するか否か判別するようにした例も
ある（例えば特開平４−２２２９９４号公報参照）。
【０００６】一括消去パルス印加後、一括読出しを行い
過消去状態の判別を行う従来の不揮発性半導体記憶装置
の一例（第１の例）を図５に示す。
過消去状態の判別を行う従来の不揮発性半導体記憶装置
の一例（第１の例）を図５に示す。
【０００７】この不揮発性半導体記憶装置は、浮遊ゲー
トを有し電気的にしきい値電圧が設定できてデータの消
去及び書込みが可能な電界効果トランジスタでメモリセ
ルを形成する複数のメモリセルトランジスタＭＣ１１ｘ
〜ＭＣｍｎｘを行方向，列方向にマトリクス状に配置し
たメモリセルアレイ１ｘと、複数のメモリセルトランジ
スタＭＣ１１ｘ〜ＭＣｍｎｘの各行それぞれと対応して
設けられ対応する行の各メモリセルトランジスタの制御
ゲートと接続する複数のワード線ＷＬ１〜ＷＬｍと、複
数のメモリセルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘの
各列それぞれと対応して設けられ対応する列の各メモリ
セルトランジスタのドレインと接続する複数のディジッ
ト線ＤＬ１〜ＤＬｎと、複数のメモリセルトランジスタ
ＭＣ１１ｘ〜ＭＣｍｎｘそれぞれのソースと接続するソ
ース線ＳＬと、消去制御信号ＥＲに従って消去パルス印
加動作時に所定の電圧，パルス幅の消去用電圧Ｖｅをソ
ース線ＳＬに印加し消去パルス印加動作時以外はソース
線ＳＬを接地電位とするソース電位供給回路６と、電圧
切換信号ＶＲＳに従って各種動作時のワード線供給用の
電圧を発生するワード線電圧発生回路３ｘと、制御信号
ＡＲＳ，ＡＲＮ、行アドレス信号ＡＤｒ及びワード線電
圧発生回路３ｘの出力電圧を受けて通常の読出し動作時
には複数のワード線ＷＬ１〜ＷＬｍのうちの１本のワー
ド線を選択して通常の電源電圧Ｖｃｃレベルの選択レベ
ルとし書込み動作時には１本のワード線を選択して電源
電圧Ｖｃｃより高い書込み用の電圧とし消去パルス印加
動作時及び過消去判別動作時には複数のワード線ＷＬ１
〜ＷＬｍ全てを接地電位レベルとする行デコーダ２ｘ
と、制御信号ＡＣＳ，ＡＣＮ及び列アドレス信号ＡＤｃ
を受けて通常の読出し動作時及び書込み動作時には複数
のディジット線ＤＬ１〜ＤＬｎのうちの１本を選択し消
去パルス印加時には複数のディジット線ＤＬ１〜ＤＬｎ
全てを非選択状態，フローティング状態とし過消去判別
動作時には複数のディジット線ＤＬ１〜ＤＬｎ全てを選
択する列デコーダ４及び列選択回路５と、通常の読出し
動作時及び過消去判別動作時、選択されたディジット線
に流れる電流のレベルを検知し判別するセンス増幅器８
と、書込み動作時、選択されたディジット線に所定の書
込み用電圧を供給する書込回路７ｘと、書込み動作時に
は書込回路７ｘを、その他の時はセンス増幅器８を選択
されたディジット線と接続する切換回路９とを有する構
成となっている。
トを有し電気的にしきい値電圧が設定できてデータの消
去及び書込みが可能な電界効果トランジスタでメモリセ
ルを形成する複数のメモリセルトランジスタＭＣ１１ｘ
〜ＭＣｍｎｘを行方向，列方向にマトリクス状に配置し
たメモリセルアレイ１ｘと、複数のメモリセルトランジ
スタＭＣ１１ｘ〜ＭＣｍｎｘの各行それぞれと対応して
設けられ対応する行の各メモリセルトランジスタの制御
ゲートと接続する複数のワード線ＷＬ１〜ＷＬｍと、複
数のメモリセルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘの
各列それぞれと対応して設けられ対応する列の各メモリ
セルトランジスタのドレインと接続する複数のディジッ
ト線ＤＬ１〜ＤＬｎと、複数のメモリセルトランジスタ
ＭＣ１１ｘ〜ＭＣｍｎｘそれぞれのソースと接続するソ
ース線ＳＬと、消去制御信号ＥＲに従って消去パルス印
加動作時に所定の電圧，パルス幅の消去用電圧Ｖｅをソ
ース線ＳＬに印加し消去パルス印加動作時以外はソース
線ＳＬを接地電位とするソース電位供給回路６と、電圧
切換信号ＶＲＳに従って各種動作時のワード線供給用の
電圧を発生するワード線電圧発生回路３ｘと、制御信号
ＡＲＳ，ＡＲＮ、行アドレス信号ＡＤｒ及びワード線電
圧発生回路３ｘの出力電圧を受けて通常の読出し動作時
には複数のワード線ＷＬ１〜ＷＬｍのうちの１本のワー
ド線を選択して通常の電源電圧Ｖｃｃレベルの選択レベ
ルとし書込み動作時には１本のワード線を選択して電源
電圧Ｖｃｃより高い書込み用の電圧とし消去パルス印加
動作時及び過消去判別動作時には複数のワード線ＷＬ１
〜ＷＬｍ全てを接地電位レベルとする行デコーダ２ｘ
と、制御信号ＡＣＳ，ＡＣＮ及び列アドレス信号ＡＤｃ
を受けて通常の読出し動作時及び書込み動作時には複数
のディジット線ＤＬ１〜ＤＬｎのうちの１本を選択し消
去パルス印加時には複数のディジット線ＤＬ１〜ＤＬｎ
全てを非選択状態，フローティング状態とし過消去判別
動作時には複数のディジット線ＤＬ１〜ＤＬｎ全てを選
択する列デコーダ４及び列選択回路５と、通常の読出し
動作時及び過消去判別動作時、選択されたディジット線
に流れる電流のレベルを検知し判別するセンス増幅器８
と、書込み動作時、選択されたディジット線に所定の書
込み用電圧を供給する書込回路７ｘと、書込み動作時に
は書込回路７ｘを、その他の時はセンス増幅器８を選択
されたディジット線と接続する切換回路９とを有する構
成となっている。
【０００８】なお、この不揮発性半導体記憶装置におい
ては、行デコーダ２ｘは、行アドレス信号ＡＤｒの各ビ
ットと対応するインバータＩＶ２１、及びＮＡＮＤ型の
論理ゲートＧ２１，Ｇ２２と、各ワード線と対応するＮ
ＡＮＤ型の論理ゲートＧ２３ｘ、及びトランジスタＱ２
１，Ｑ２２とを備えて構成され、列デコーダ４は、行デ
コーダ２ｘと同様に、列アドレス信号ＡＤｃの各ビット
と対応するインバータＩＶ４１、及びＮＡＮＤ型の論理
ゲートＧ４１，Ｇ４２と、各ディジット線と対応するＮ
ＡＮＤ型の論理ゲートＧ４３、及びインバータＩＶ４２
とを備えて構成される。
ては、行デコーダ２ｘは、行アドレス信号ＡＤｒの各ビ
ットと対応するインバータＩＶ２１、及びＮＡＮＤ型の
論理ゲートＧ２１，Ｇ２２と、各ワード線と対応するＮ
ＡＮＤ型の論理ゲートＧ２３ｘ、及びトランジスタＱ２
１，Ｑ２２とを備えて構成され、列デコーダ４は、行デ
コーダ２ｘと同様に、列アドレス信号ＡＤｃの各ビット
と対応するインバータＩＶ４１、及びＮＡＮＤ型の論理
ゲートＧ４１，Ｇ４２と、各ディジット線と対応するＮ
ＡＮＤ型の論理ゲートＧ４３、及びインバータＩＶ４２
とを備えて構成される。
【０００９】次に、この不揮発性半導体記憶装置の動作
について、消去動作を主体に説明する。
について、消去動作を主体に説明する。
【００１０】消去動作は、まず、制御信号ＡＲＮ，ＡＣ
Ｎを共に低レベルにしてワード線ＷＬ１〜ＷＬｍ全てを
非選択レベルの接地電位、ディジット線ＤＬ１〜ＤＬｎ
全てを非選択状態，フローティング状態とし、消去制御
信号ＥＲを活性化レベルにしてソース線ＳＬに所定のパ
ルス幅，所定の高電圧の消去用電圧Ｖｅを供給する。こ
の結果、メモリセルトランジスタＭＣ１１ｘ〜ＭＣｍｎ
ｘ全てにおいて、ソース・制御ゲート間電界によるトン
ネル効果により、浮遊ゲートから電子が引き抜かれ、こ
れらメモリセルトランジスタのしきい値電圧は低くな
り、消去状態となる（消去パルス印加動作）。
Ｎを共に低レベルにしてワード線ＷＬ１〜ＷＬｍ全てを
非選択レベルの接地電位、ディジット線ＤＬ１〜ＤＬｎ
全てを非選択状態，フローティング状態とし、消去制御
信号ＥＲを活性化レベルにしてソース線ＳＬに所定のパ
ルス幅，所定の高電圧の消去用電圧Ｖｅを供給する。こ
の結果、メモリセルトランジスタＭＣ１１ｘ〜ＭＣｍｎ
ｘ全てにおいて、ソース・制御ゲート間電界によるトン
ネル効果により、浮遊ゲートから電子が引き抜かれ、こ
れらメモリセルトランジスタのしきい値電圧は低くな
り、消去状態となる（消去パルス印加動作）。
【００１１】次に、過消去状態のメモリセルトランジス
タがあるか否かを判別するために、制御信号ＡＲＮ，Ａ
ＣＳを低レベル、制御信号ＡＣＮを高レベルにしてワー
ド線ＷＬ１〜ＷＬｍ全てを非選択レベルの接地電位とす
ると共に、ディジット線ＤＬ１〜ＤＬｎ全てを選択状態
とし、これらディジット線全てを切換回路９によりセン
ス増幅器８と接続する。この結果、制御ゲートが接地電
位レベルのメモリセルトランジスタＭＣ１１ｘ〜ＭＣｍ
ｎｘ全てが選択されてセンス増幅器８に接続され、その
電流レベルが判別される（過消去判別動作）。
タがあるか否かを判別するために、制御信号ＡＲＮ，Ａ
ＣＳを低レベル、制御信号ＡＣＮを高レベルにしてワー
ド線ＷＬ１〜ＷＬｍ全てを非選択レベルの接地電位とす
ると共に、ディジット線ＤＬ１〜ＤＬｎ全てを選択状態
とし、これらディジット線全てを切換回路９によりセン
ス増幅器８と接続する。この結果、制御ゲートが接地電
位レベルのメモリセルトランジスタＭＣ１１ｘ〜ＭＣｍ
ｎｘ全てが選択されてセンス増幅器８に接続され、その
電流レベルが判別される（過消去判別動作）。
【００１２】センス増幅器８の感度は、１ビットのメモ
リセルトランジスタの書込み状態の“１”データ、及び
消去状態の“０”データの電流レベルを判別する通常の
読出し動作時の感度のままとなっているので、メモリセ
ルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘのうちに１つで
も過消去のものが存在するとその電流レベルを検知し、
過消去状態のメモリセルトランジスタが存在することを
示すレベルの信号がセンス増幅器８から出力される。
リセルトランジスタの書込み状態の“１”データ、及び
消去状態の“０”データの電流レベルを判別する通常の
読出し動作時の感度のままとなっているので、メモリセ
ルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘのうちに１つで
も過消去のものが存在するとその電流レベルを検知し、
過消去状態のメモリセルトランジスタが存在することを
示すレベルの信号がセンス増幅器８から出力される。
【００１３】この不揮発性半導体記憶装置では、過消去
状態のメモリセルトランジスタが存在すると判定される
と、この過消去状態のメモリセルトランジスタを正常な
消去状態に戻すために、メモリセルトランジスタＭＣ１
１ｘ〜ＭＣｍｎｘ全てに対しトンネル効果による書込み
を行い、再び前述の消去パルス印加動作及び過消去判別
動作をくり返すようになっている。なお、過消去状態の
ものが存在しないと判定されたときは消去動作を終了す
る。
状態のメモリセルトランジスタが存在すると判定される
と、この過消去状態のメモリセルトランジスタを正常な
消去状態に戻すために、メモリセルトランジスタＭＣ１
１ｘ〜ＭＣｍｎｘ全てに対しトンネル効果による書込み
を行い、再び前述の消去パルス印加動作及び過消去判別
動作をくり返すようになっている。なお、過消去状態の
ものが存在しないと判定されたときは消去動作を終了す
る。
【００１４】過消去状態のものが存在すると判定された
ときの書込み動作（過消去判定後書込み動作）は、制御
信号ＡＲＳ，ＡＣＮを低レベル、ＡＲＮを高レベルにし
てワード線ＷＬ１〜ＷＬ全てを選択状態に、ディジット
線ＤＬ１〜ＤＬｎ全てを非選択状態，フローティング状
態とし、選択状態のワード線全てにはワード線電圧発生
回路３ｘからの高電圧を印加する。このとき、ソース線
ＳＬは接地電位となっているので、メモリセルトランジ
スタＭＣ１１ｘ〜ＭＣｍｎｘの制御ゲート・ソース間に
は高電圧が印加され、トンネル効果により浮遊ゲートに
電子が注入され、これらメモリセルトランジスタのしき
い値電圧が高くなり、書込みが行なわれる。
ときの書込み動作（過消去判定後書込み動作）は、制御
信号ＡＲＳ，ＡＣＮを低レベル、ＡＲＮを高レベルにし
てワード線ＷＬ１〜ＷＬ全てを選択状態に、ディジット
線ＤＬ１〜ＤＬｎ全てを非選択状態，フローティング状
態とし、選択状態のワード線全てにはワード線電圧発生
回路３ｘからの高電圧を印加する。このとき、ソース線
ＳＬは接地電位となっているので、メモリセルトランジ
スタＭＣ１１ｘ〜ＭＣｍｎｘの制御ゲート・ソース間に
は高電圧が印加され、トンネル効果により浮遊ゲートに
電子が注入され、これらメモリセルトランジスタのしき
い値電圧が高くなり、書込みが行なわれる。
【００１５】この過消去判定後書込み動作に続き消去パ
ルス印加動作及び過消去判別動作が実行され、この過消
去判別動作で過消去状態のものが存在しないと判定され
たときは消去動作を終了し、存在すると判定されたとき
は過消去判定後書込み動作からの動作がくり返えされ
る。
ルス印加動作及び過消去判別動作が実行され、この過消
去判別動作で過消去状態のものが存在しないと判定され
たときは消去動作を終了し、存在すると判定されたとき
は過消去判定後書込み動作からの動作がくり返えされ
る。
【００１６】この不揮発性半導体記憶装置では、消去パ
ルス印加動作後の過消去判別動作、及び過消去判定後書
込み動作を、メモリセルトランジスタＭＣ１１ｘ〜ＭＣ
ｍｎｘ全てに対し一括して行うことができるので、消去
動作にかかる時間を短縮することができる。
ルス印加動作後の過消去判別動作、及び過消去判定後書
込み動作を、メモリセルトランジスタＭＣ１１ｘ〜ＭＣ
ｍｎｘ全てに対し一括して行うことができるので、消去
動作にかかる時間を短縮することができる。
【００１７】通常、不揮発性半導体記憶装置は、単独使
用されることは少なく、多くの場合、マイクロプロセッ
サ等との組合せによる上位システムの中で使用される。
マミクロプロセッサ等の上位システムでは、その電源電
圧が用途等に応じて、例えば１．８Ｖ程度から５Ｖ程度
と広範囲となっており、不揮発性半導体記憶装置も、こ
の上位システムからの電源電圧を受けて動作するように
よっている。しかしながら、書込み動作時や消去パルス
印加動作時には、上記電源電圧より高い、例えば、１０
Ｖ，１２Ｖ等の高電圧が必要であり、これら高電圧を上
記電源電圧から発生するようにしたのではそのための回
路が大規模になってチップ面積も増大するため、上記電
源電圧（以下、通常の電源電圧という）とは別に与えら
れる場合が多い（以下、これを高電圧用の電源電圧とい
う）。
用されることは少なく、多くの場合、マイクロプロセッ
サ等との組合せによる上位システムの中で使用される。
マミクロプロセッサ等の上位システムでは、その電源電
圧が用途等に応じて、例えば１．８Ｖ程度から５Ｖ程度
と広範囲となっており、不揮発性半導体記憶装置も、こ
の上位システムからの電源電圧を受けて動作するように
よっている。しかしながら、書込み動作時や消去パルス
印加動作時には、上記電源電圧より高い、例えば、１０
Ｖ，１２Ｖ等の高電圧が必要であり、これら高電圧を上
記電源電圧から発生するようにしたのではそのための回
路が大規模になってチップ面積も増大するため、上記電
源電圧（以下、通常の電源電圧という）とは別に与えら
れる場合が多い（以下、これを高電圧用の電源電圧とい
う）。
【００１８】不揮発性半導体記憶装置において、通常の
電源電圧より高い高電圧を必要とするのは、書込み動作
時に、メモリセルトランジスタの制御ゲート（ワード
線）に供給する電圧（例えば１０Ｖ程度）、ドレイン
（ディジット線）に供給する電圧（例えば６Ｖ程度）、
書込みベリファイ動作時に制御ゲートに供給する電圧
（例えば通常の選択レベルより１Ｖ程度高い電圧）、消
去パルス印加動作時にソース（ソース線）に供給する電
圧（例えば１０Ｖ）などである。
電源電圧より高い高電圧を必要とするのは、書込み動作
時に、メモリセルトランジスタの制御ゲート（ワード
線）に供給する電圧（例えば１０Ｖ程度）、ドレイン
（ディジット線）に供給する電圧（例えば６Ｖ程度）、
書込みベリファイ動作時に制御ゲートに供給する電圧
（例えば通常の選択レベルより１Ｖ程度高い電圧）、消
去パルス印加動作時にソース（ソース線）に供給する電
圧（例えば１０Ｖ）などである。
【００１９】これらの高電圧は、高電圧用の電源電圧か
ら発生し、その回路構成は、図６（Ａ），（Ｂ）に示す
ような例がある（例えば、特開昭６１−２５５０４８号
公報，特開平５−５０７５７６号公報参照）。
ら発生し、その回路構成は、図６（Ａ），（Ｂ）に示す
ような例がある（例えば、特開昭６１−２５５０４８号
公報，特開平５−５０７５７６号公報参照）。
【００２０】図６（Ａ）に示された回路は、一端に高電
圧用の電源電圧Ｖｐｐを受ける抵抗Ｒ３５と、一端をこ
の抵抗Ｒ３５の他端と接続し他端を接地電位点と接続す
る抵抗Ｒ３６と、一端に電源電圧Ｖｐｐを受ける抵抗Ｒ
３７と、ゲート及びドレインを抵抗Ｒ３７の他端と接続
しソースを抵抗Ｒ３５，Ｒ３６の接続点と接続し基板を
接地電位点と接続するＮチャネル型のトランジスタＱ３
６と、ソース及び基板をトランジスタＱ３６のソースと
接続するＰチャネル型のトランジスタＱ３７と、一端を
トランジスタＱ３７のゲート及びドレイン（第１の基準
電位点）と接続し他端を接地電位点と接続する抵抗Ｒ３
８と、ドレインに電源電圧Ｖｐｐを受けゲートをトラン
ジスタＱ３６のゲート及びドレイン（第２の基準電位
点）と接続しソースを電圧出力端と接続し基板を接地電
位点と接続するＮチャネル型のトランジスタＱ３８と、
ソース及び基板を電圧出力端と接続しゲートをトランジ
スタＱ３７のゲート及びドレインと接続しドレインを接
地電位点と接続するＰチャネル型のトランジスタＱ３９
とを備えた構成となっている。
圧用の電源電圧Ｖｐｐを受ける抵抗Ｒ３５と、一端をこ
の抵抗Ｒ３５の他端と接続し他端を接地電位点と接続す
る抵抗Ｒ３６と、一端に電源電圧Ｖｐｐを受ける抵抗Ｒ
３７と、ゲート及びドレインを抵抗Ｒ３７の他端と接続
しソースを抵抗Ｒ３５，Ｒ３６の接続点と接続し基板を
接地電位点と接続するＮチャネル型のトランジスタＱ３
６と、ソース及び基板をトランジスタＱ３６のソースと
接続するＰチャネル型のトランジスタＱ３７と、一端を
トランジスタＱ３７のゲート及びドレイン（第１の基準
電位点）と接続し他端を接地電位点と接続する抵抗Ｒ３
８と、ドレインに電源電圧Ｖｐｐを受けゲートをトラン
ジスタＱ３６のゲート及びドレイン（第２の基準電位
点）と接続しソースを電圧出力端と接続し基板を接地電
位点と接続するＮチャネル型のトランジスタＱ３８と、
ソース及び基板を電圧出力端と接続しゲートをトランジ
スタＱ３７のゲート及びドレインと接続しドレインを接
地電位点と接続するＰチャネル型のトランジスタＱ３９
とを備えた構成となっている。
【００２１】この回路では、トランジスタＱ３６，Ｑ３
８のしきい値電圧、またトランジスタＱ３７，Ｑ３９の
しきい値電圧をそれぞれ等しく形成し、抵抗Ｒ３７，Ｒ
３８の抵抗値を抵抗Ｒ３５，Ｒ３６の抵抗値より十分大
きくすることにより、出力電圧Ｖｏを抵抗Ｒ３５，Ｒ３
６の分圧電圧と等しくすることができ、かつ出力電流が
変動しても一定の出力電圧Ｖｏが得られる。
８のしきい値電圧、またトランジスタＱ３７，Ｑ３９の
しきい値電圧をそれぞれ等しく形成し、抵抗Ｒ３７，Ｒ
３８の抵抗値を抵抗Ｒ３５，Ｒ３６の抵抗値より十分大
きくすることにより、出力電圧Ｖｏを抵抗Ｒ３５，Ｒ３
６の分圧電圧と等しくすることができ、かつ出力電流が
変動しても一定の出力電圧Ｖｏが得られる。
【００２２】図６（Ｂ）に示された回路は、図６（Ａ）
における抵抗Ｒ３５，Ｒ３５を無くした回路となってい
る。この回路では、出力電圧Ｖｏは抵抗Ｒ３７，Ｒ３８
の抵抗値とトランジスタＱ３６，Ｑ３７のしきい値電圧
で決定されるが、トランジスタのしきい値電圧は通常、
製造工程で決定されるので、出力電圧Ｖｏは抵抗Ｒ３
７，Ｒ３８により設定する。
における抵抗Ｒ３５，Ｒ３５を無くした回路となってい
る。この回路では、出力電圧Ｖｏは抵抗Ｒ３７，Ｒ３８
の抵抗値とトランジスタＱ３６，Ｑ３７のしきい値電圧
で決定されるが、トランジスタのしきい値電圧は通常、
製造工程で決定されるので、出力電圧Ｖｏは抵抗Ｒ３
７，Ｒ３８により設定する。
【００２３】これらの回路において、トランジスタＱ３
８，Ｑ３９のゲートとソース，ドレイン及び基板との間
に印加される電圧は、出力電圧Ｖｏが電源電圧Ｖｐｐの
１／２のときはＶｐｐ／２以下となるが、出力電圧Ｖｏ
がＶｐｐ／２以外では、Ｖｐｐ／２より高い電圧が印加
されることになるので、これらトランジスタＱ３８，Ｑ
３９は高耐圧型のトランジスタが使用される。
８，Ｑ３９のゲートとソース，ドレイン及び基板との間
に印加される電圧は、出力電圧Ｖｏが電源電圧Ｖｐｐの
１／２のときはＶｐｐ／２以下となるが、出力電圧Ｖｏ
がＶｐｐ／２以外では、Ｖｐｐ／２より高い電圧が印加
されることになるので、これらトランジスタＱ３８，Ｑ
３９は高耐圧型のトランジスタが使用される。
【００２４】また、不揮発性半導体記憶装置では、オー
ル“０”（オールオンセル）データ、オール“１”（オ
ールオフセル）データや、隣接するメモリセルトランジ
スタのデータが互いに異なる市松模様のデータによるビ
ット間干渉のテストを欠かすことができない。これらの
うち、オール“０”データの書き込みは一括消去状態の
ままであり、オール“１”データの書込みは全ワード
線，全ビット線を選択してそれぞれ所定の電圧を印加す
ればよい。しかし、市松模様の場合には一工夫する必要
があり、１ビットごとに書込んでいたのでは時間がかか
りすぎるので、例えば特開平５−３３４９００号公報に
記載されているように、複数のワード線及びディジット
線を１本おきに選択し、かつ選択，非選択を切換えて行
うようにした例（第２の例）がある。しかし、これらの
テストパターンデータの読出しは１ビットごとに行って
いた。
ル“０”（オールオンセル）データ、オール“１”（オ
ールオフセル）データや、隣接するメモリセルトランジ
スタのデータが互いに異なる市松模様のデータによるビ
ット間干渉のテストを欠かすことができない。これらの
うち、オール“０”データの書き込みは一括消去状態の
ままであり、オール“１”データの書込みは全ワード
線，全ビット線を選択してそれぞれ所定の電圧を印加す
ればよい。しかし、市松模様の場合には一工夫する必要
があり、１ビットごとに書込んでいたのでは時間がかか
りすぎるので、例えば特開平５−３３４９００号公報に
記載されているように、複数のワード線及びディジット
線を１本おきに選択し、かつ選択，非選択を切換えて行
うようにした例（第２の例）がある。しかし、これらの
テストパターンデータの読出しは１ビットごとに行って
いた。
【００２５】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、第１の例では、一括消去動作が、
複数のワード線ＷＬ１〜ＷＬｍ全てを非選択レベルの接
地電位とし複数のディジット線ＤＬ１〜ＤＬｎ全てを非
選択状態，フローティング状態としてソース線ＳＬに所
定のパルス幅、所定の電圧の消去用電圧Ｖｅを印加し
（消去パルス印加動作）、トンネル効果によりメモリセ
ルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘの浮遊ゲートか
ら電子を引き抜いて行う構成となっているので、消去用
電圧Ｖｅの印加時間やゲート絶縁膜等の製造工程上のば
らつきにより、過消去状態になるメモリセルトランジス
タの発生する割合が高くなり、消去パルス印加動作に続
いて、全メモリセルトランジスタに対し一括過消去判別
動作を行い、過消去状態のものが存在すると判定される
と、全メモリセルトランジスタに対し一括してトンネル
効果による書込みを行い、消去パルス印加動作，一括過
消去判別動作を行う、という動作をくり返すため、消去
完了までの時間が長くなるという欠点がある。
性半導体記憶装置は、第１の例では、一括消去動作が、
複数のワード線ＷＬ１〜ＷＬｍ全てを非選択レベルの接
地電位とし複数のディジット線ＤＬ１〜ＤＬｎ全てを非
選択状態，フローティング状態としてソース線ＳＬに所
定のパルス幅、所定の電圧の消去用電圧Ｖｅを印加し
（消去パルス印加動作）、トンネル効果によりメモリセ
ルトランジスタＭＣ１１ｘ〜ＭＣｍｎｘの浮遊ゲートか
ら電子を引き抜いて行う構成となっているので、消去用
電圧Ｖｅの印加時間やゲート絶縁膜等の製造工程上のば
らつきにより、過消去状態になるメモリセルトランジス
タの発生する割合が高くなり、消去パルス印加動作に続
いて、全メモリセルトランジスタに対し一括過消去判別
動作を行い、過消去状態のものが存在すると判定される
と、全メモリセルトランジスタに対し一括してトンネル
効果による書込みを行い、消去パルス印加動作，一括過
消去判別動作を行う、という動作をくり返すため、消去
完了までの時間が長くなるという欠点がある。
【００２６】また、各種動作時にワード線やディジット
線に供給する電圧は、上位システムとの適合性を考慮し
て高電圧用の電源電圧Ｖｐｐから発生するようになって
おり、電源電圧Ｖｐｐ供給端と接地電位点との間にＮチ
ャネル型及びＰチャネル型のトランジスタを直列接続し
これらトランジスタのゲートには出力電圧Ｖｏに対しこ
れらトランジスタのしきい値電圧程度加算又は減算した
基準電圧が印加される構成となっているので、出力電圧
ＶｏがＶｐｐ／２以外の場合には、これらトランジスタ
のゲートとソース，ドレイン及び基板との間にＶｐｐ／
２より高い電圧が印加されるため、これらトランジスタ
を高耐圧用とする必要があるという問題点がある。
線に供給する電圧は、上位システムとの適合性を考慮し
て高電圧用の電源電圧Ｖｐｐから発生するようになって
おり、電源電圧Ｖｐｐ供給端と接地電位点との間にＮチ
ャネル型及びＰチャネル型のトランジスタを直列接続し
これらトランジスタのゲートには出力電圧Ｖｏに対しこ
れらトランジスタのしきい値電圧程度加算又は減算した
基準電圧が印加される構成となっているので、出力電圧
ＶｏがＶｐｐ／２以外の場合には、これらトランジスタ
のゲートとソース，ドレイン及び基板との間にＶｐｐ／
２より高い電圧が印加されるため、これらトランジスタ
を高耐圧用とする必要があるという問題点がある。
【００２７】また、第２の例では、市松模様のテスト用
のデータパターンを書込むため、複数のワード線及びデ
ィジット線を１本おきに選択し、かつ選択，非選択を切
換える構成となっているので、データパターンの書込み
時間は短縮されるものの、このデータパターンの読出
し、確認は１ビットごととなるため、読出しを含む全テ
スト時間が長くなるという問題点がある。またオール
“０”データ，オール“１”データについても同様の問
題点がある。
のデータパターンを書込むため、複数のワード線及びデ
ィジット線を１本おきに選択し、かつ選択，非選択を切
換える構成となっているので、データパターンの書込み
時間は短縮されるものの、このデータパターンの読出
し、確認は１ビットごととなるため、読出しを含む全テ
スト時間が長くなるという問題点がある。またオール
“０”データ，オール“１”データについても同様の問
題点がある。
【００２８】本発明の第１の目的は、消去完了までの時
間を短縮することができる不揮発性半導体記憶装置を提
供することにあり、第２の目的は、高電圧用の電源電圧
から各種動作時の電圧を発生する回路に高耐圧用のトラ
ンジスタを使用しなくて済むようにした不揮発性半導体
記憶装置を提供することにあり、第３の目的は、市松模
様等のテストパターンによる読出し動作を含む全テスト
時間を短縮することができる不揮発性半導体記憶装置を
提供することにある。
間を短縮することができる不揮発性半導体記憶装置を提
供することにあり、第２の目的は、高電圧用の電源電圧
から各種動作時の電圧を発生する回路に高耐圧用のトラ
ンジスタを使用しなくて済むようにした不揮発性半導体
記憶装置を提供することにあり、第３の目的は、市松模
様等のテストパターンによる読出し動作を含む全テスト
時間を短縮することができる不揮発性半導体記憶装置を
提供することにある。
【００２９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、行方向，列方向にマトリクス状に配置され
電気的にデータの消去及び書込みが可能な複数のメモリ
セルトランジスタと、これら複数のメモリセルトランジ
スタの各行それぞれと対応して設けられ対応する行のメ
モリセルトランジスタそれぞれの制御ゲートと接続する
複数のワード線と、前記複数のメモリセルトランジスタ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタそれぞれのドレインと接続する複数の
ディジット線と、前記複数のメモリセルトランジスタそ
れぞれのソースと接続するソース線と、消去パルス印加
動作時の第１の電圧及び過消去判別動作時の第２の電圧
を含む各種動作時と対応する各種電圧を発生するワード
線電圧発生回路と、前記消去パルス印加動作時及び過消
去判別動作時には前記複数のワード線全てを選択して前
記ワード線電圧発生回路からの第１及び第２の電圧を供
給し通常の読出し，書込み動作時には外部からの行アド
レス信号に従って前記複数のワード線のうちの所定のワ
ード線を選択して前記ワード線電圧発生回路からの対応
する電圧を供給する行デコーダと、前記消去パルス印加
動作時には所定の電圧の消去パルスを発生して前記ソー
ス線に供給し前記消去パルス印加動作時以外には前記ソ
ース線を接地電位とするソース電位供給回路と、前記消
去パルス印加動作時には前記複数のディジット線全てを
非選択，フローティング状態とし前記過消去判別動作時
には前記複数のディジット線全てを選択し通常の読出
し，書込み動作時には外部からの列アドレス信号に従っ
て前記複数のディジット線のうちの所定のディジット線
を選択するディジット線選択回路と、前記過消去判別動
作時及び通常の読出し動作時に前記複数のディジット線
のうちの選択されたディジット線の信号レベルを判別す
るセンス増幅器と、前記通常の書込み動作時に前記複数
のディジット線のうちの選択されたディジット線に所定
の電圧を供給する書込回路とを有している。
記憶装置は、行方向，列方向にマトリクス状に配置され
電気的にデータの消去及び書込みが可能な複数のメモリ
セルトランジスタと、これら複数のメモリセルトランジ
スタの各行それぞれと対応して設けられ対応する行のメ
モリセルトランジスタそれぞれの制御ゲートと接続する
複数のワード線と、前記複数のメモリセルトランジスタ
の各列それぞれと対応して設けられ対応する列のメモリ
セルトランジスタそれぞれのドレインと接続する複数の
ディジット線と、前記複数のメモリセルトランジスタそ
れぞれのソースと接続するソース線と、消去パルス印加
動作時の第１の電圧及び過消去判別動作時の第２の電圧
を含む各種動作時と対応する各種電圧を発生するワード
線電圧発生回路と、前記消去パルス印加動作時及び過消
去判別動作時には前記複数のワード線全てを選択して前
記ワード線電圧発生回路からの第１及び第２の電圧を供
給し通常の読出し，書込み動作時には外部からの行アド
レス信号に従って前記複数のワード線のうちの所定のワ
ード線を選択して前記ワード線電圧発生回路からの対応
する電圧を供給する行デコーダと、前記消去パルス印加
動作時には所定の電圧の消去パルスを発生して前記ソー
ス線に供給し前記消去パルス印加動作時以外には前記ソ
ース線を接地電位とするソース電位供給回路と、前記消
去パルス印加動作時には前記複数のディジット線全てを
非選択，フローティング状態とし前記過消去判別動作時
には前記複数のディジット線全てを選択し通常の読出
し，書込み動作時には外部からの列アドレス信号に従っ
て前記複数のディジット線のうちの所定のディジット線
を選択するディジット線選択回路と、前記過消去判別動
作時及び通常の読出し動作時に前記複数のディジット線
のうちの選択されたディジット線の信号レベルを判別す
るセンス増幅器と、前記通常の書込み動作時に前記複数
のディジット線のうちの選択されたディジット線に所定
の電圧を供給する書込回路とを有している。
【００３０】また、複数のメモリセルトランジスタそれ
ぞれが、浮遊ゲートを有するＮチャネル型の電界効果ト
ランジスタで形成されて基板を接地電位点と接続し、消
去パルス印加動作時には、前記複数のメモリセルトラン
ジスタ全ての制御ゲートに正の第１の電圧、ソースには
消去パルスをそれぞれ印加してソース・基板間のなだれ
降伏によるホットキャリアを前記浮遊ゲートに注入して
これら複数のメモリセルトランジスタ全てのデータを一
括消去し、この一括消去後の過消去判別動作時に、前記
複数のメモリセルトランジスタ全ての制御ゲートに正の
第２の電圧を印加すると共に複数のディジット線全てを
選択してセンス増幅器によりこれら複数のディジット線
に流れる全電流のレベルを判別して過消去状態のメモリ
セルトランジスタがあるか否かを一括判別するようにし
て構成される。
ぞれが、浮遊ゲートを有するＮチャネル型の電界効果ト
ランジスタで形成されて基板を接地電位点と接続し、消
去パルス印加動作時には、前記複数のメモリセルトラン
ジスタ全ての制御ゲートに正の第１の電圧、ソースには
消去パルスをそれぞれ印加してソース・基板間のなだれ
降伏によるホットキャリアを前記浮遊ゲートに注入して
これら複数のメモリセルトランジスタ全てのデータを一
括消去し、この一括消去後の過消去判別動作時に、前記
複数のメモリセルトランジスタ全ての制御ゲートに正の
第２の電圧を印加すると共に複数のディジット線全てを
選択してセンス増幅器によりこれら複数のディジット線
に流れる全電流のレベルを判別して過消去状態のメモリ
セルトランジスタがあるか否かを一括判別するようにし
て構成される。
【００３１】また、供給される電源電圧が、通常の電源
電圧及びこの通常の電源電圧より高い高電圧用の電源電
圧とから成り、ワード線電圧発生回路及び書込回路内の
各種電圧を発生する回路が、前記高電圧用の電源電圧供
給端と接地電位点との間に直列接続された第１及び第２
の抵抗と、ゲートを前記第１及び第２の抵抗の直列接続
点と接続しドレインを前記高電圧用の電源電圧供給及び
接地電位点のうちの高電位側と接続するＮチャネル型の
第１のトランジスタと、ドレインを前記第１のトランジ
スタのソースと接続しソースを前記各種電圧の出力端と
接続しゲートに第１の基準電圧を受けるＮチャネル型の
第２のトランジスタと、ドレインを前記高電圧用の電源
電圧供給端及び接地電位点のうちの低電位側と接続しソ
ースを前記各種電圧の出力端と接続しゲートに第２の基
準電圧を受けるＰチャネル型の第３のトランジスタとを
備えて構成され、更に、第２のトランジスタのドレイン
を高電圧用の電源電圧供給端及び接地電位点のうちの高
電位側に直接接続し、第３のトランジスタのドレインと
前記高電圧用の電源電圧供給端及び接地電位点のうちの
低電位側との間を切り離し、第１のトランジスタを、ソ
ースを前記第３のトランジスタのドレインと接続しドレ
インを前記高電圧用の電源電圧供給端及び接地電位点の
うちの低電位側と接続しゲートを第１及び第２の抵抗の
直列接続点と接続するＰチャネル型として構成される。
電圧及びこの通常の電源電圧より高い高電圧用の電源電
圧とから成り、ワード線電圧発生回路及び書込回路内の
各種電圧を発生する回路が、前記高電圧用の電源電圧供
給端と接地電位点との間に直列接続された第１及び第２
の抵抗と、ゲートを前記第１及び第２の抵抗の直列接続
点と接続しドレインを前記高電圧用の電源電圧供給及び
接地電位点のうちの高電位側と接続するＮチャネル型の
第１のトランジスタと、ドレインを前記第１のトランジ
スタのソースと接続しソースを前記各種電圧の出力端と
接続しゲートに第１の基準電圧を受けるＮチャネル型の
第２のトランジスタと、ドレインを前記高電圧用の電源
電圧供給端及び接地電位点のうちの低電位側と接続しソ
ースを前記各種電圧の出力端と接続しゲートに第２の基
準電圧を受けるＰチャネル型の第３のトランジスタとを
備えて構成され、更に、第２のトランジスタのドレイン
を高電圧用の電源電圧供給端及び接地電位点のうちの高
電位側に直接接続し、第３のトランジスタのドレインと
前記高電圧用の電源電圧供給端及び接地電位点のうちの
低電位側との間を切り離し、第１のトランジスタを、ソ
ースを前記第３のトランジスタのドレインと接続しドレ
インを前記高電圧用の電源電圧供給端及び接地電位点の
うちの低電位側と接続しゲートを第１及び第２の抵抗の
直列接続点と接続するＰチャネル型として構成される。
【００３２】また、複数のディジット線それぞれの信号
全てのＯＲ演算を行うＯＲ回路と、メモリセルトランジ
スタのオン抵抗より十分大きい抵抗値のプルアップ用の
抵抗を備え選択されたディジット線にこの抵抗を通して
通常の電源電圧を供給するプルアップ回路とを含み、消
去パルス印加動作後に、１本のワード線を選択して第３
の電圧を供給しかつ前記複数のディジット線全てを選択
して前記プルアップ回路を接続すると共にこれら複数の
ディジット線からセンス増幅器を切り離し、前記ＯＲ回
路の出力信号により、前記１本のワード線と接続するメ
モリセルトランジスタが消去状態にあるが否かを一括判
定する消去状態判定手段を設けて構成される。
全てのＯＲ演算を行うＯＲ回路と、メモリセルトランジ
スタのオン抵抗より十分大きい抵抗値のプルアップ用の
抵抗を備え選択されたディジット線にこの抵抗を通して
通常の電源電圧を供給するプルアップ回路とを含み、消
去パルス印加動作後に、１本のワード線を選択して第３
の電圧を供給しかつ前記複数のディジット線全てを選択
して前記プルアップ回路を接続すると共にこれら複数の
ディジット線からセンス増幅器を切り離し、前記ＯＲ回
路の出力信号により、前記１本のワード線と接続するメ
モリセルトランジスタが消去状態にあるが否かを一括判
定する消去状態判定手段を設けて構成される。
【００３３】また、行デコーダ及びディジット線選択回
路それぞれが、複数のワード線及び複数のディジット線
のうちの奇数番目のみ全て及び偶数番目のみ全てを選択
する奇偶選択手段を含み、選択されたディジット線の信
号全てのＯＲ演算を行うＯＲ回路と、メモリセルトラン
ジスタのオン抵抗より十分大きい抵抗値のプルアップ用
の抵抗を備え選択されたディジット線にこの抵抗を通し
て通常の電源電圧を供給するプリアップ回路とを設け、
複数のメモリセルトランジスタそれぞれを隣接するもの
どうしが互い異なるように消去状態，書込み状態として
市松模様のデータパターンとし、読出し動作時、奇数番
目全てのワード線を選択してこれらワード線と接続する
書込み状態のメモリセルトランジスタの全電流、及び偶
数番目全てのワード線を選択してこれらワード線と接続
する書込み状態のメモリセルトランジスタの全電流をセ
ンス増幅器により一括検出，判別し、ワード線を１本ず
つ選択してそのワード線と接続する消去状態のメモリセ
ルトランジスタそれぞれと対応するディジット線の信号
レベルを前記ＯＲ回路により一括判別するようにし、更
に、ＯＲ回路が、複数のディジット線それぞれと接地電
位点との間に接続されプルアップ用の抵抗より十分大き
い抵抗値の複数のプルダウン用の抵抗と、前記複数のデ
ィジット線全ての信号のＯＲ演算を行うＯＲゲートとを
備えて構成される。
路それぞれが、複数のワード線及び複数のディジット線
のうちの奇数番目のみ全て及び偶数番目のみ全てを選択
する奇偶選択手段を含み、選択されたディジット線の信
号全てのＯＲ演算を行うＯＲ回路と、メモリセルトラン
ジスタのオン抵抗より十分大きい抵抗値のプルアップ用
の抵抗を備え選択されたディジット線にこの抵抗を通し
て通常の電源電圧を供給するプリアップ回路とを設け、
複数のメモリセルトランジスタそれぞれを隣接するもの
どうしが互い異なるように消去状態，書込み状態として
市松模様のデータパターンとし、読出し動作時、奇数番
目全てのワード線を選択してこれらワード線と接続する
書込み状態のメモリセルトランジスタの全電流、及び偶
数番目全てのワード線を選択してこれらワード線と接続
する書込み状態のメモリセルトランジスタの全電流をセ
ンス増幅器により一括検出，判別し、ワード線を１本ず
つ選択してそのワード線と接続する消去状態のメモリセ
ルトランジスタそれぞれと対応するディジット線の信号
レベルを前記ＯＲ回路により一括判別するようにし、更
に、ＯＲ回路が、複数のディジット線それぞれと接地電
位点との間に接続されプルアップ用の抵抗より十分大き
い抵抗値の複数のプルダウン用の抵抗と、前記複数のデ
ィジット線全ての信号のＯＲ演算を行うＯＲゲートとを
備えて構成される。
【００３４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００３５】図１は本発明の第１の実施例を示す回路図
である。
である。
【００３６】この実施例は、浮遊ゲートを有し電気的に
しきい値電圧が設定できてデータの消去及び書込みが可
能な電界効果トランジスタでメモリセルを形成する複数
のメモリセルトランジスタＭＣ１１〜ＭＣｍｎを行方
向，列方向にマトリクス状に配置したメモリセルアレイ
１と、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎの各行それぞれと対応して設けられ対応する行のメモ
リセルトランジスタそれぞれの制御ゲートと接続する複
数のワード線ＷＬ１〜ＷＬｍと、複数のメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎの各列それぞれと対応して
設けられ対応する列のメモリセルトランジスタそれぞれ
のドレインと接続する複数のディジット線ＤＬ１〜ＤＬ
ｎと、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎそれぞれのソースと接続するソース線ＳＬと、電圧切
換信号ＶＲＳに従って消去パルス印加動作時の第１の電
圧及び過消去判別動作時の第２の電圧を含む各種動作時
と対応する各種電圧を発生するワード線電圧発生回路３
と、制御信号ＡＲＳ及び行アドレス信号ＡＤｒに従って
消去パルス印加動作時及び過消去判別動作時には複数の
ワード線ＷＬ１〜ＷＬｍ全てを選択してワード線電圧発
生回路３からの第１及び第２の電圧を供給し、通常の読
出し，書込み動作時には行アドレス信号ＡＤｒの指定す
る１本のワード線を選択してワード線電圧発生回路３か
らの対応する電圧を供給する行デコーダ２と、消去制御
信号ＥＲに従って消去パルス印加動作時に所定の電圧，
所定のパルス幅の消去用電圧Ｖｓをソース線ＳＬに供給
し消去パルス印加動作時以外はソース線ＳＬを接地電位
とするソース電位供給回路６と、制御信号ＡＣＳ，ＡＣ
Ｎ及び列アドレス信号ＡＤｃに従って消去パルス印加動
作時には複数のディジット線ＤＬ１〜ＤＬｎ全てを非選
択状態，フローティング状態とし過消去判別動作時には
複数のディジット線ＤＬ１〜ＤＬｎ全てを選択し通常の
読出し動作時及び書込み動作時には列アドレス信号ＡＤ
ｃの指定する１本のディジット線を選択する列デコーダ
４及び列選択回路５と、過消去判別動作時及び通常の読
出し動作時、選択されたディジット線の電流レベルを検
出して判別するセンス増幅器８と、通常の書込み動作時
に選択されたディジット線に所定の電圧を供給する書込
回路７と、書込制御信号Ｗに従って通常の書込み動作時
に書込回路７を選択されたディジット線と接続し書込み
動作時以外はセンス増幅器８を列選択回路５と接続する
切換回路９とを有する構成となっている。
しきい値電圧が設定できてデータの消去及び書込みが可
能な電界効果トランジスタでメモリセルを形成する複数
のメモリセルトランジスタＭＣ１１〜ＭＣｍｎを行方
向，列方向にマトリクス状に配置したメモリセルアレイ
１と、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎの各行それぞれと対応して設けられ対応する行のメモ
リセルトランジスタそれぞれの制御ゲートと接続する複
数のワード線ＷＬ１〜ＷＬｍと、複数のメモリセルトラ
ンジスタＭＣ１１〜ＭＣｍｎの各列それぞれと対応して
設けられ対応する列のメモリセルトランジスタそれぞれ
のドレインと接続する複数のディジット線ＤＬ１〜ＤＬ
ｎと、複数のメモリセルトランジスタＭＣ１１〜ＭＣｍ
ｎそれぞれのソースと接続するソース線ＳＬと、電圧切
換信号ＶＲＳに従って消去パルス印加動作時の第１の電
圧及び過消去判別動作時の第２の電圧を含む各種動作時
と対応する各種電圧を発生するワード線電圧発生回路３
と、制御信号ＡＲＳ及び行アドレス信号ＡＤｒに従って
消去パルス印加動作時及び過消去判別動作時には複数の
ワード線ＷＬ１〜ＷＬｍ全てを選択してワード線電圧発
生回路３からの第１及び第２の電圧を供給し、通常の読
出し，書込み動作時には行アドレス信号ＡＤｒの指定す
る１本のワード線を選択してワード線電圧発生回路３か
らの対応する電圧を供給する行デコーダ２と、消去制御
信号ＥＲに従って消去パルス印加動作時に所定の電圧，
所定のパルス幅の消去用電圧Ｖｓをソース線ＳＬに供給
し消去パルス印加動作時以外はソース線ＳＬを接地電位
とするソース電位供給回路６と、制御信号ＡＣＳ，ＡＣ
Ｎ及び列アドレス信号ＡＤｃに従って消去パルス印加動
作時には複数のディジット線ＤＬ１〜ＤＬｎ全てを非選
択状態，フローティング状態とし過消去判別動作時には
複数のディジット線ＤＬ１〜ＤＬｎ全てを選択し通常の
読出し動作時及び書込み動作時には列アドレス信号ＡＤ
ｃの指定する１本のディジット線を選択する列デコーダ
４及び列選択回路５と、過消去判別動作時及び通常の読
出し動作時、選択されたディジット線の電流レベルを検
出して判別するセンス増幅器８と、通常の書込み動作時
に選択されたディジット線に所定の電圧を供給する書込
回路７と、書込制御信号Ｗに従って通常の書込み動作時
に書込回路７を選択されたディジット線と接続し書込み
動作時以外はセンス増幅器８を列選択回路５と接続する
切換回路９とを有する構成となっている。
【００３７】なお、この実施例においては、行デコーダ
２は、行アドレス信号ＡＤｒの各ビットと対応するイン
バータＩＶ２１、及びＮＡＮＤ型の論理ゲートＧ２１，
Ｇ２２と、各ワード線と対応するＮＡＮＤ型の論理ゲー
トＧ２３、及びトランジスタＱ２１，Ｑ２２と備えて構
成され、図５に示された従来例の行デコーダ２ｘと相違
する点は、従来例では論理ゲートＧ２３ｘに制御信号Ａ
ＲＮが入力されているのに対し、この実施例では論理ゲ
ートＧ２３に制御信号ＡＲＮが入力されていない点であ
り、列デコーダ４及び列選択回路５は従来例と同一構成
となっている。
２は、行アドレス信号ＡＤｒの各ビットと対応するイン
バータＩＶ２１、及びＮＡＮＤ型の論理ゲートＧ２１，
Ｇ２２と、各ワード線と対応するＮＡＮＤ型の論理ゲー
トＧ２３、及びトランジスタＱ２１，Ｑ２２と備えて構
成され、図５に示された従来例の行デコーダ２ｘと相違
する点は、従来例では論理ゲートＧ２３ｘに制御信号Ａ
ＲＮが入力されているのに対し、この実施例では論理ゲ
ートＧ２３に制御信号ＡＲＮが入力されていない点であ
り、列デコーダ４及び列選択回路５は従来例と同一構成
となっている。
【００３８】また、この実施例においては、メモリセル
トランジスタＭＣ１１〜ＭＣｍｎは浮遊ゲートを有する
Ｎチャネル型の電界効果とトランジスタで形成されてそ
の基板が接地電位となっているが、消去パルス印加動作
時には、制御信号ＡＲＳ，ＡＣＮを低レベルにして複数
のメモリセルトランジスタＭＣ１１〜ＭＣｍｎ全ての制
御ゲート、すなわちワード線ＷＬ１〜ＷＬｍ全てに正の
第１の電圧（例えば、通常の電源電圧を３．３Ｖとした
とき、１Ｖ程度）、ソース（ソース線ＳＬ）には消去用
電圧Ｖｓ（例えば１０Ｖ）をそれぞれ印加してソース・
基板間のなだれ降伏によるホットキャリアを浮遊ゲート
に注入してこれらメモリセルトランジスタＭＣ１１〜Ｍ
Ｃｍｎ全てを一括消去するようになっている。
トランジスタＭＣ１１〜ＭＣｍｎは浮遊ゲートを有する
Ｎチャネル型の電界効果とトランジスタで形成されてそ
の基板が接地電位となっているが、消去パルス印加動作
時には、制御信号ＡＲＳ，ＡＣＮを低レベルにして複数
のメモリセルトランジスタＭＣ１１〜ＭＣｍｎ全ての制
御ゲート、すなわちワード線ＷＬ１〜ＷＬｍ全てに正の
第１の電圧（例えば、通常の電源電圧を３．３Ｖとした
とき、１Ｖ程度）、ソース（ソース線ＳＬ）には消去用
電圧Ｖｓ（例えば１０Ｖ）をそれぞれ印加してソース・
基板間のなだれ降伏によるホットキャリアを浮遊ゲート
に注入してこれらメモリセルトランジスタＭＣ１１〜Ｍ
Ｃｍｎ全てを一括消去するようになっている。
【００３９】このような消去パルス印加動作により、メ
モリセルトランジスタＭＣ１１〜ＭＣｍｎのしきい値電
圧は、消去前のしきい値電圧に影響されることなく、第
１の電圧に依存して所定の一定値に収束し、過消去状態
になるのを防止することができる。過消去状態になるの
は、むしろ何らかの欠陥があるものとも考えられ、従っ
て、消去パルス印加動作及びその後の過消去判別動作を
１回で済ませることができる。
モリセルトランジスタＭＣ１１〜ＭＣｍｎのしきい値電
圧は、消去前のしきい値電圧に影響されることなく、第
１の電圧に依存して所定の一定値に収束し、過消去状態
になるのを防止することができる。過消去状態になるの
は、むしろ何らかの欠陥があるものとも考えられ、従っ
て、消去パルス印加動作及びその後の過消去判別動作を
１回で済ませることができる。
【００４０】過消去判別動作は、制御信号ＡＲＳ，ＡＣ
Ｓを低レベル、制御信号ＡＣＮを高レベルにしてワード
線ＷＬ１〜ＷＬｍ全てを選択状態としてワード線電圧発
生回路３から正の第２の電圧（例えば、第１の電圧より
わずかに低い電圧）を供給し、ディジット線ＤＬ１〜Ｄ
Ｌｎ全てを選択して切換回路９によりセンス増幅器８と
接続する。従って、メモリセルトランジスタＭＣ１１〜
ＭＣｍｎ全てが選択されてセンス増幅器８によりその全
電流レベルが検出，判別される。
Ｓを低レベル、制御信号ＡＣＮを高レベルにしてワード
線ＷＬ１〜ＷＬｍ全てを選択状態としてワード線電圧発
生回路３から正の第２の電圧（例えば、第１の電圧より
わずかに低い電圧）を供給し、ディジット線ＤＬ１〜Ｄ
Ｌｎ全てを選択して切換回路９によりセンス増幅器８と
接続する。従って、メモリセルトランジスタＭＣ１１〜
ＭＣｍｎ全てが選択されてセンス増幅器８によりその全
電流レベルが検出，判別される。
【００４１】センス増幅器８の感度は、１ビットのメモ
リセルトランジスタの“１”，“０”データの電流レベ
ルを判別する通常の読出し動作時の感度のままであるの
で、メモリセルトランジスタＭＣ１１〜ＭＣｍｎのうち
に１つでも過消去状態のものが存在するとその電流レベ
ルを検出し、過消去状態のものがある、と判定される。
リセルトランジスタの“１”，“０”データの電流レベ
ルを判別する通常の読出し動作時の感度のままであるの
で、メモリセルトランジスタＭＣ１１〜ＭＣｍｎのうち
に１つでも過消去状態のものが存在するとその電流レベ
ルを検出し、過消去状態のものがある、と判定される。
【００４２】この実施例では、前述したように、消去パ
ルス印加動作及びその後の過消去判別動作が１回で済
み、しかもこれら動作は全メモリセルトランジスタに対
して一括して行うことができるので、消去完了までの時
間を短縮することができる。
ルス印加動作及びその後の過消去判別動作が１回で済
み、しかもこれら動作は全メモリセルトランジスタに対
して一括して行うことができるので、消去完了までの時
間を短縮することができる。
【００４３】また、この実施例において、ワード線電圧
発生回路３及び書込回路７は、上位システムとの電源電
圧の適合性を考慮し、高電圧用の電源電圧Ｖｐｐから、
ワード線及びディジット線に供給する各種電圧を発生す
るようになっている。
発生回路３及び書込回路７は、上位システムとの電源電
圧の適合性を考慮し、高電圧用の電源電圧Ｖｐｐから、
ワード線及びディジット線に供給する各種電圧を発生す
るようになっている。
【００４４】高電圧用の電源電圧Ｖｐｐから各種電圧を
発生する回路の具体例を図２（Ａ），（Ｂ）に示す。図
２（Ａ）に示された回路は、電源電圧Ｖｐｐの１／２よ
り低い電圧、例えば、通常の電源電圧（Ｖｃｃ）が３．
３Ｖ程度以下のときの各種電圧を発生する場合に使用さ
れ、図２（Ｂ）に示された回路は、電源電圧Ｖｐｐの１
／２より高い電圧、例えば通常の電源電圧（Ｖｃｃ）が
５Ｖ程のときの書込み動作時のドレイン電圧等を発生す
る場合に使用される。
発生する回路の具体例を図２（Ａ），（Ｂ）に示す。図
２（Ａ）に示された回路は、電源電圧Ｖｐｐの１／２よ
り低い電圧、例えば、通常の電源電圧（Ｖｃｃ）が３．
３Ｖ程度以下のときの各種電圧を発生する場合に使用さ
れ、図２（Ｂ）に示された回路は、電源電圧Ｖｐｐの１
／２より高い電圧、例えば通常の電源電圧（Ｖｃｃ）が
５Ｖ程のときの書込み動作時のドレイン電圧等を発生す
る場合に使用される。
【００４５】図２（Ａ）に示された回路は、一端に電源
電圧Ｖｐｐを受ける抵抗Ｒ３１と、ゲート及びドレイン
を抵抗Ｒ３１の他端を接続し基板を接地電位点と接続す
るＮチャネル型のトランジスタＱ３１と、ソース及び基
板をトランジスタＱ３１のソースと接続するＰチャネル
型のトランジスタＱ３２と、一端をトランジスタＱ３２
のゲート及びドレインと接続し他端を接地電位点と接続
する抵抗Ｒ３２と、一端に電源電圧Ｖｐｐを受ける抵抗
Ｒ３３と、一端を抵抗Ｒ３３の他端と接続し他端を接地
電位点と接続する抵抗Ｒ３４と、ドレインに電源電圧Ｖ
ｐｐを受けゲートを抵抗Ｒ３３，Ｒ３４の接続点と接続
し基板を接地電位点と接続するＮチャネル型のトランジ
スタＱ３３と、ドレインをトランジスタＱ３３のソース
と接続しゲートをランジスタＱ３１のゲート及びドレイ
ン（第１の基準電位点）と接続しソースを電圧出力端と
接続し基板を接地電位点と接続するＮチャネル型のトラ
ンジスタＱ３４と、ソース及び基板を電圧出力端と接続
しゲートをトランジスタＱ３２のゲート及びドレイン
（第２の基準電位点）と接続しドレインを接地電位点と
接続するＰチャネル型のトランジスタＱ３５とを備えて
構成される。
電圧Ｖｐｐを受ける抵抗Ｒ３１と、ゲート及びドレイン
を抵抗Ｒ３１の他端を接続し基板を接地電位点と接続す
るＮチャネル型のトランジスタＱ３１と、ソース及び基
板をトランジスタＱ３１のソースと接続するＰチャネル
型のトランジスタＱ３２と、一端をトランジスタＱ３２
のゲート及びドレインと接続し他端を接地電位点と接続
する抵抗Ｒ３２と、一端に電源電圧Ｖｐｐを受ける抵抗
Ｒ３３と、一端を抵抗Ｒ３３の他端と接続し他端を接地
電位点と接続する抵抗Ｒ３４と、ドレインに電源電圧Ｖ
ｐｐを受けゲートを抵抗Ｒ３３，Ｒ３４の接続点と接続
し基板を接地電位点と接続するＮチャネル型のトランジ
スタＱ３３と、ドレインをトランジスタＱ３３のソース
と接続しゲートをランジスタＱ３１のゲート及びドレイ
ン（第１の基準電位点）と接続しソースを電圧出力端と
接続し基板を接地電位点と接続するＮチャネル型のトラ
ンジスタＱ３４と、ソース及び基板を電圧出力端と接続
しゲートをトランジスタＱ３２のゲート及びドレイン
（第２の基準電位点）と接続しドレインを接地電位点と
接続するＰチャネル型のトランジスタＱ３５とを備えて
構成される。
【００４６】この回路において、出力電圧Ｖｏは、図６
（Ｂ）に示された回路と同様に、抵抗Ｒ３１，Ｒ３２に
よって決定される。また、抵抗Ｒ３３，Ｒ３４及びトラ
ンジスタＱ３３によってトランジスタＱ３４，Ｑ３５の
ドレイン間電圧（Ｖ５）を低くすることができ、例え
ば、出力電圧Ｖｏが０Ｖ付近であっても、この電圧をＶ
ｐｐ／２程度にすることにより、トランジスタＱ３３〜
Ｑ３５のゲートとソース，ドレイン及び基板との間の電
圧をＶｐｐ／２以下に抑えることができ（基板のゲート
絶縁膜直下の電位は、ソース・ドレイン間に電流が流れ
ているのでソース電位とドレイン電位の間の電位となっ
ている）、従ってこれらトランジスタを高耐圧型としな
くて済む。
（Ｂ）に示された回路と同様に、抵抗Ｒ３１，Ｒ３２に
よって決定される。また、抵抗Ｒ３３，Ｒ３４及びトラ
ンジスタＱ３３によってトランジスタＱ３４，Ｑ３５の
ドレイン間電圧（Ｖ５）を低くすることができ、例え
ば、出力電圧Ｖｏが０Ｖ付近であっても、この電圧をＶ
ｐｐ／２程度にすることにより、トランジスタＱ３３〜
Ｑ３５のゲートとソース，ドレイン及び基板との間の電
圧をＶｐｐ／２以下に抑えることができ（基板のゲート
絶縁膜直下の電位は、ソース・ドレイン間に電流が流れ
ているのでソース電位とドレイン電位の間の電位となっ
ている）、従ってこれらトランジスタを高耐圧型としな
くて済む。
【００４７】図２（Ｂ）に示された回路は、トランジス
タＱ３４，Ｑ３５のドレイン間電圧を低下させるトラン
ジスタＱ３３ａを、トランジスタＱ３５のドレインと接
地電位点との間に設けたものである。この回路では、例
えば出力電圧ＶｏがＶｐｐ付近であっても、抵抗Ｒ３
３，Ｒ３４及びトランジスタＱ３３ａによってトランジ
スタＱ３４，Ｑ３５のドレイン間電圧をＶｐｐ／２程度
にし、トランジスタＱ３３ａ，Ｑ３４，Ｑ３５のゲート
とソース，ドレイン及び基板との間の電圧をＶｐｐ／２
以下に抑えることができ、これらトランジスタを高耐圧
型としなくて済む。
タＱ３４，Ｑ３５のドレイン間電圧を低下させるトラン
ジスタＱ３３ａを、トランジスタＱ３５のドレインと接
地電位点との間に設けたものである。この回路では、例
えば出力電圧ＶｏがＶｐｐ付近であっても、抵抗Ｒ３
３，Ｒ３４及びトランジスタＱ３３ａによってトランジ
スタＱ３４，Ｑ３５のドレイン間電圧をＶｐｐ／２程度
にし、トランジスタＱ３３ａ，Ｑ３４，Ｑ３５のゲート
とソース，ドレイン及び基板との間の電圧をＶｐｐ／２
以下に抑えることができ、これらトランジスタを高耐圧
型としなくて済む。
【００４８】図３は本発明の第２の実施例を示す回路図
である。
である。
【００４９】２の実施例が、図１に示された第１の実施
例と相違する点は、メモリセルトランジスタの“０”デ
ータ書込み時（オンセル状態）の抵抗値より十分大きい
値の抵抗Ｒ１０を備えオール“０”データ読出しテスト
動作時に、選択されたディジット線を通常の電源電圧Ｖ
ｃｃ方向にプルアップするプルアップ回路１０と、ＯＲ
ゲートＧ１１を備えディジット線ＤＬ１〜ＤＬｎの信号
全てのＯＲ演算を行うＯＲ回路１１とを設け、切換回路
９ａを書込回路７，センス増幅器８及びプルアップ回路
１０のうちの１つを各種動作に応じて選択し列選択回路
５と接続する回路とした点にある。
例と相違する点は、メモリセルトランジスタの“０”デ
ータ書込み時（オンセル状態）の抵抗値より十分大きい
値の抵抗Ｒ１０を備えオール“０”データ読出しテスト
動作時に、選択されたディジット線を通常の電源電圧Ｖ
ｃｃ方向にプルアップするプルアップ回路１０と、ＯＲ
ゲートＧ１１を備えディジット線ＤＬ１〜ＤＬｎの信号
全てのＯＲ演算を行うＯＲ回路１１とを設け、切換回路
９ａを書込回路７，センス増幅器８及びプルアップ回路
１０のうちの１つを各種動作に応じて選択し列選択回路
５と接続する回路とした点にある。
【００５０】次にこの実施例の動作について、データ読
出し動作を主体に説明する。
出し動作を主体に説明する。
【００５１】オール“０”データは、メモリセルトラン
ジスタＭＳ１１〜ＭＣｍｎ全てがオン状態、すなわち一
括消去状態のままとなっている。このオール“０”デー
タの読出しは、制御信号ＡＲＳ，ＡＣＮを高レベル、制
御信号ＡＣＳを低レベルにし、ディジット線ＤＬ１〜Ｄ
Ｌｎ全てを選択して切換回路９ａによりプルアップ回路
１０を接続し、行アドレス信号ＡＤｒに従ってワード線
ＷＬ１〜ＷＬｍのうちの１本を選択してワード線電圧発
生回路３からオンセル判定用の電圧（例えば、通常の読
出し動作時におけるワード線の選択レベルを通常の電源
電圧Ｖｃｃレベルとしたとき、このレベルと同等かわず
かに低い電圧）を供給する。
ジスタＭＳ１１〜ＭＣｍｎ全てがオン状態、すなわち一
括消去状態のままとなっている。このオール“０”デー
タの読出しは、制御信号ＡＲＳ，ＡＣＮを高レベル、制
御信号ＡＣＳを低レベルにし、ディジット線ＤＬ１〜Ｄ
Ｌｎ全てを選択して切換回路９ａによりプルアップ回路
１０を接続し、行アドレス信号ＡＤｒに従ってワード線
ＷＬ１〜ＷＬｍのうちの１本を選択してワード線電圧発
生回路３からオンセル判定用の電圧（例えば、通常の読
出し動作時におけるワード線の選択レベルを通常の電源
電圧Ｖｃｃレベルとしたとき、このレベルと同等かわず
かに低い電圧）を供給する。
【００５２】この結果、選択された１本のワード線（例
えばＷＬ１）と接続するメモリセルトランジスタ（ＭＣ
１１〜ＭＣ１ｎ）全てのドレインが対応するディジット
線（ＤＬ１〜ＤＬ）を通してＯＲゲートＧ１１の入力端
と接続され、かつ、これらディジット線（ＤＬ１〜ＤＬ
ｎ）全てにはプルアップ回路１０が接続される。従っ
て、これらメモリセルトランジスタ（ＭＣ１１〜ＭＣ１
ｎ）全てに“０”データが正常に書込まれた状態（すな
わち、オンセル状態，消去状態）であれば、ディジット
線（ＤＬ１〜ＤＬｎ）全ては接地電位レベルの低レベル
となり、ＯＲゲートＧ１１の出力信号は低レベルとなっ
て、これらメモリセルトランジスタ（ＭＣ１１〜ＭＣ
１）の“０”データの書込み，読出しが正常であること
が分る。
えばＷＬ１）と接続するメモリセルトランジスタ（ＭＣ
１１〜ＭＣ１ｎ）全てのドレインが対応するディジット
線（ＤＬ１〜ＤＬ）を通してＯＲゲートＧ１１の入力端
と接続され、かつ、これらディジット線（ＤＬ１〜ＤＬ
ｎ）全てにはプルアップ回路１０が接続される。従っ
て、これらメモリセルトランジスタ（ＭＣ１１〜ＭＣ１
ｎ）全てに“０”データが正常に書込まれた状態（すな
わち、オンセル状態，消去状態）であれば、ディジット
線（ＤＬ１〜ＤＬｎ）全ては接地電位レベルの低レベル
となり、ＯＲゲートＧ１１の出力信号は低レベルとなっ
て、これらメモリセルトランジスタ（ＭＣ１１〜ＭＣ
１）の“０”データの書込み，読出しが正常であること
が分る。
【００５３】また、これらメモリセルトランジスタ（Ｍ
Ｃ１１〜ＭＣ１ｎ）のうちに１つでもオフ状態のものが
あると、対応するディジット線がプルアップ回路１０に
より電源電圧Ｖｃｃレベルにプルアップされるので、Ｏ
ＲゲートＧ１１の出力信号は高レベルとなって、これら
メモリセルトランジスタ（ＭＣ１１〜ＭＣ１ｎ）のうち
に、正常な“０”データの書込み，読出しができないも
のがあると判定できる。
Ｃ１１〜ＭＣ１ｎ）のうちに１つでもオフ状態のものが
あると、対応するディジット線がプルアップ回路１０に
より電源電圧Ｖｃｃレベルにプルアップされるので、Ｏ
ＲゲートＧ１１の出力信号は高レベルとなって、これら
メモリセルトランジスタ（ＭＣ１１〜ＭＣ１ｎ）のうち
に、正常な“０”データの書込み，読出しができないも
のがあると判定できる。
【００５４】同様の動作をワード線ＷＬ１〜ＷＬｍ全て
に対して行うことにより、全メモリセルトランジスタの
“０”データの読出しテストを行うことができる。
に対して行うことにより、全メモリセルトランジスタの
“０”データの読出しテストを行うことができる。
【００５５】この実施例においては、１本のワード線と
接続する全てのメモリセルトランジスタの“０”データ
の読出しテストが一度にできるので、従来例のように１
ビットごとにテストする場合に比べ、大幅にテスト時間
を短縮することができる。
接続する全てのメモリセルトランジスタの“０”データ
の読出しテストが一度にできるので、従来例のように１
ビットごとにテストする場合に比べ、大幅にテスト時間
を短縮することができる。
【００５６】なお、消去パルス印加動作時の後には、過
消去判別動作のほかに、全メモリセルトランジスタが消
去状態となったとどうかの確認も必要であるが、この消
去状態の確認も本実施例により上述のオール“０”デー
タの読出しテストと同様の方法で行うことができる。
消去判別動作のほかに、全メモリセルトランジスタが消
去状態となったとどうかの確認も必要であるが、この消
去状態の確認も本実施例により上述のオール“０”デー
タの読出しテストと同様の方法で行うことができる。
【００５７】図４は本発明の第３の実施例を示す回路図
である。
である。
【００５８】この実施例が図３に示された第２の実施例
と相違する点は、ＯＲ回路１１のＯＲゲートの入力端そ
れぞれと接続するディジット線ＤＬ１〜ＤＬｎと接地電
位点との間に、プルアップ回路１０の抵抗Ｒ１０より十
分大きい抵抗値をもつ抵抗Ｒ１１ｏ，Ｒ１１ｅ（ｏは奇
数番，ｅは を示す、以下同じ）を接続してＯＲ回路
１１ａとし、行デコーダ２のワード線ＷＬ１〜ＷＬｍそ
れぞれと対応する論理ゲートＧ２３に更に１入力を付加
して奇数番の論理ゲートをＧ２３ｏ、偶数番の論理ゲー
トをＧ２３ｅとし、論理ゲートＧ２３ｏの付加された入
力端には奇数番信号ＯＤｒ、論理ゲートＧ２３ｅの付加
された入力端には偶数番信号ＥＶｒをそれぞれ入力する
ようにして行デコーダ２ａとし、列デコーダ４のディジ
ット線ＤＬ１〜ＤＬｎそれぞれと対応する論理ゲートＧ
４３に更に１入力付加して奇数番の論理ゲートをＳ４３
ｏ、偶数番の論理ゲートをＧ４３ｅとし、論理ゲートＧ
４３ｏの付加された入力端には奇数番信号ＯＤｃ、論理
ゲートＧ４３ｅの付加された入力端には偶数番信号ＥＶ
ｃをそれぞれ入力するようにして列デコーダ４ａとした
点にある。
と相違する点は、ＯＲ回路１１のＯＲゲートの入力端そ
れぞれと接続するディジット線ＤＬ１〜ＤＬｎと接地電
位点との間に、プルアップ回路１０の抵抗Ｒ１０より十
分大きい抵抗値をもつ抵抗Ｒ１１ｏ，Ｒ１１ｅ（ｏは奇
数番，ｅは を示す、以下同じ）を接続してＯＲ回路
１１ａとし、行デコーダ２のワード線ＷＬ１〜ＷＬｍそ
れぞれと対応する論理ゲートＧ２３に更に１入力を付加
して奇数番の論理ゲートをＧ２３ｏ、偶数番の論理ゲー
トをＧ２３ｅとし、論理ゲートＧ２３ｏの付加された入
力端には奇数番信号ＯＤｒ、論理ゲートＧ２３ｅの付加
された入力端には偶数番信号ＥＶｒをそれぞれ入力する
ようにして行デコーダ２ａとし、列デコーダ４のディジ
ット線ＤＬ１〜ＤＬｎそれぞれと対応する論理ゲートＧ
４３に更に１入力付加して奇数番の論理ゲートをＳ４３
ｏ、偶数番の論理ゲートをＧ４３ｅとし、論理ゲートＧ
４３ｏの付加された入力端には奇数番信号ＯＤｃ、論理
ゲートＧ４３ｅの付加された入力端には偶数番信号ＥＶ
ｃをそれぞれ入力するようにして列デコーダ４ａとした
点にある。
【００５９】この実施例において、市松模様のデータパ
ターンを書込むには、まず制御信号ＡＲＳ，ＡＣＮを低
レベルにしてワード線ＷＬ１〜ＷＬｍ全てを選択して正
の第１の電圧を印加すると共にディジット線ＤＬ１〜Ｄ
Ｌｎ全てを非選択状態，フローティング状態としてソー
ス線ＳＬに消去用電圧Ｖｓを印加し、メモリセルトラン
ジスタＭＣ１１〜ＭＣｍｎ全てを、なだれ降伏によるホ
ットキャリアを浮遊ゲートに注入して消去状態とする
（オール“０”書込み）。
ターンを書込むには、まず制御信号ＡＲＳ，ＡＣＮを低
レベルにしてワード線ＷＬ１〜ＷＬｍ全てを選択して正
の第１の電圧を印加すると共にディジット線ＤＬ１〜Ｄ
Ｌｎ全てを非選択状態，フローティング状態としてソー
ス線ＳＬに消去用電圧Ｖｓを印加し、メモリセルトラン
ジスタＭＣ１１〜ＭＣｍｎ全てを、なだれ降伏によるホ
ットキャリアを浮遊ゲートに注入して消去状態とする
（オール“０”書込み）。
【００６０】続いて、制御信号ＡＲＳ，ＡＣＳを低レベ
ル、制御信号ＡＣＮを高レベルにし、奇数番信号ＯＤ
ｒ，ＯＤｃを低レベル、偶数番信号ＥＶｒ，ＥＶｃを高
レベルにしてワード線ＷＬ１〜ＷＬｍ及びディジット線
ＤＬ１〜ＤＬｎのうちの偶数番目（ＷＬｅ，ＤＬｅ）全
てを選択し、これら選択されたワード線及びディジット
線に書込み用の電圧を印加し、行，列共に偶数番目のメ
モリセルトランジスタＭＣｅｅ全てに“１”データを書
込む。続いて、制御信号はそのままで、奇数番信号ＯＤ
ｒ，ＯＤｃを高レベル、偶数番信号ＥＶｒ，ＥＶｃを低
レベルにしてワード線ＷＬ１〜ＷＬｍ及びディジット線
ＤＬ１〜ＤＬｎのうちの奇数番目（ＷＬｏ，ＤＬｏ）全
てを選択し、選択されたこれらワード線及びディジット
線に書込み用の電圧を印加し、行，列共に奇数番目のメ
モリセルトランジスタＭＣｏｏ全てに“１”データを書
込む。
ル、制御信号ＡＣＮを高レベルにし、奇数番信号ＯＤ
ｒ，ＯＤｃを低レベル、偶数番信号ＥＶｒ，ＥＶｃを高
レベルにしてワード線ＷＬ１〜ＷＬｍ及びディジット線
ＤＬ１〜ＤＬｎのうちの偶数番目（ＷＬｅ，ＤＬｅ）全
てを選択し、これら選択されたワード線及びディジット
線に書込み用の電圧を印加し、行，列共に偶数番目のメ
モリセルトランジスタＭＣｅｅ全てに“１”データを書
込む。続いて、制御信号はそのままで、奇数番信号ＯＤ
ｒ，ＯＤｃを高レベル、偶数番信号ＥＶｒ，ＥＶｃを低
レベルにしてワード線ＷＬ１〜ＷＬｍ及びディジット線
ＤＬ１〜ＤＬｎのうちの奇数番目（ＷＬｏ，ＤＬｏ）全
てを選択し、選択されたこれらワード線及びディジット
線に書込み用の電圧を印加し、行，列共に奇数番目のメ
モリセルトランジスタＭＣｏｏ全てに“１”データを書
込む。
【００６１】この結果、行，列が偶数番目，偶数番目の
メモリセルトランジスタＭＣｅｅ及び奇数番目，奇数番
目のメモリセルトランジスタＭＣｏｏには“１”デー
タ、偶数番目，奇数番目のメモリセルトランジスタＭＣ
ｅｏ及び奇数番目，偶数番目のメモリセルトランジスタ
ＭＣｏｅには“０”データが書込まれたことにより、市
松模様のデータパターンが書込まれる。
メモリセルトランジスタＭＣｅｅ及び奇数番目，奇数番
目のメモリセルトランジスタＭＣｏｏには“１”デー
タ、偶数番目，奇数番目のメモリセルトランジスタＭＣ
ｅｏ及び奇数番目，偶数番目のメモリセルトランジスタ
ＭＣｏｅには“０”データが書込まれたことにより、市
松模様のデータパターンが書込まれる。
【００６２】次に、この市松模様のデータの読出し動作
について説明する。
について説明する。
【００６３】“１”データが書込まれたメモリセルトラ
ンジスタはオフセル状態となっているので、これらメモ
リセルトランジスタのデータの読出しは“１”データの
書込みと同様に、まず偶数番目のワード線全て及びディ
ジット線全てを選択し、選択されたワード線全てに通常
の読出し動作時の選択レベルと同程度かわずかに高いレ
ベルの電圧を供給し、選択されたディジット線全てをセ
ンス増幅器８に接続して、このセンス増幅器８により、
行，列共に偶数番目のメモリセルトランジスタの全電流
レベルを検出，判別する。
ンジスタはオフセル状態となっているので、これらメモ
リセルトランジスタのデータの読出しは“１”データの
書込みと同様に、まず偶数番目のワード線全て及びディ
ジット線全てを選択し、選択されたワード線全てに通常
の読出し動作時の選択レベルと同程度かわずかに高いレ
ベルの電圧を供給し、選択されたディジット線全てをセ
ンス増幅器８に接続して、このセンス増幅器８により、
行，列共に偶数番目のメモリセルトランジスタの全電流
レベルを検出，判別する。
【００６４】続いて、同様にして、行，列共に奇数番目
のメモリセルトランジスタの全電流レベルを検出，判別
する。
のメモリセルトランジスタの全電流レベルを検出，判別
する。
【００６５】続いて“０”データの読出しであるが、
“０”データが書込まれたメモリセルトランジスタはオ
ンセル状態となっているので、１本のディジット線と接
続するメモリセルトランジスタの“０”データの判別は
１つずつしかできない。また、センス増幅器８でも１つ
ずつしか判別できない。
“０”データが書込まれたメモリセルトランジスタはオ
ンセル状態となっているので、１本のディジット線と接
続するメモリセルトランジスタの“０”データの判別は
１つずつしかできない。また、センス増幅器８でも１つ
ずつしか判別できない。
【００６６】そこで本実施例では、１本のワード線と接
続するメモリセルトランジスタの“０”データが同時に
読出され判別できるように、プルアップ回路１０及びＯ
Ｒ回路１１ａが設けられている。
続するメモリセルトランジスタの“０”データが同時に
読出され判別できるように、プルアップ回路１０及びＯ
Ｒ回路１１ａが設けられている。
【００６７】ワード線は１本ずつ選択して所定の読出し
用の電圧、例えば通常の読出し用の選択レベルの電圧と
同程度かわずかに低い電圧を与え、選択されたワード線
が奇数番目なら偶数番目、偶数番目なら奇数番目のディ
ジット線を選択して列選択回路５及び切換回路９ａを通
してプルアップ回路１０を接続する。
用の電圧、例えば通常の読出し用の選択レベルの電圧と
同程度かわずかに低い電圧を与え、選択されたワード線
が奇数番目なら偶数番目、偶数番目なら奇数番目のディ
ジット線を選択して列選択回路５及び切換回路９ａを通
してプルアップ回路１０を接続する。
【００６８】この結果、選択されたディジット線と接続
するメモリセルトランジスタが正常に“０”データの状
態（オンセル状態）となっていればＯＲゲートＧ１１の
入力端には接地電位レベルの低レベルが現れ、正常に
“０”データの状態になっていなければ、すなわち
“１”データ（オフセル）の状態であればプルアップ回
路１０により電源電圧Ｖｃｃレベルの高レベルにプルア
ップされ、また、非選択状態のディジット線はプルダウ
ン用の抵抗（Ｒ１１ｏ，Ｒ１１ｅ）によって接地電位レ
ベルの低レベルにプルダウンされるので、ＯＲゲートＧ
１１の出力端には、選択されたメモリセルトランジスタ
全てが正常に“０”データ状態であれば低レベル、１つ
でも“１”データ状態のものがあれば高レベルとなっ
て、選択されたメモリセルトランジスタ全てが“０”デ
ータ状態であるかどうかの判別ができる。
するメモリセルトランジスタが正常に“０”データの状
態（オンセル状態）となっていればＯＲゲートＧ１１の
入力端には接地電位レベルの低レベルが現れ、正常に
“０”データの状態になっていなければ、すなわち
“１”データ（オフセル）の状態であればプルアップ回
路１０により電源電圧Ｖｃｃレベルの高レベルにプルア
ップされ、また、非選択状態のディジット線はプルダウ
ン用の抵抗（Ｒ１１ｏ，Ｒ１１ｅ）によって接地電位レ
ベルの低レベルにプルダウンされるので、ＯＲゲートＧ
１１の出力端には、選択されたメモリセルトランジスタ
全てが正常に“０”データ状態であれば低レベル、１つ
でも“１”データ状態のものがあれば高レベルとなっ
て、選択されたメモリセルトランジスタ全てが“０”デ
ータ状態であるかどうかの判別ができる。
【００６９】なお、上述の説明で、“１”データの書込
みを行，列共、まず偶数番目に対して行い、続いて奇数
番目に対して行うようにし、読出しもこれと同じ順とし
たが偶，奇の順が逆になってもよい。また、一括消去
後、行，列の奇数番目，偶数番目（又はこの逆）に
“１”データを書込み、続いて偶数番目，奇数番目（又
はこの逆）に“１”データを書込むようにすれば前述の
市松模様とは“１”，“０”が逆転した市松模様とする
ことができる。
みを行，列共、まず偶数番目に対して行い、続いて奇数
番目に対して行うようにし、読出しもこれと同じ順とし
たが偶，奇の順が逆になってもよい。また、一括消去
後、行，列の奇数番目，偶数番目（又はこの逆）に
“１”データを書込み、続いて偶数番目，奇数番目（又
はこの逆）に“１”データを書込むようにすれば前述の
市松模様とは“１”，“０”が逆転した市松模様とする
ことができる。
【００７０】また、この実施例では、オール“１”（オ
ールオフセル）データの書込みも容易であり、またその
読出し判別もセンス増幅器８を通して行うことができ
る。更にこの実施例のＯＲ回路１１ａは、オール“０”
データの読出し，判別にも使用できる。
ールオフセル）データの書込みも容易であり、またその
読出し判別もセンス増幅器８を通して行うことができ
る。更にこの実施例のＯＲ回路１１ａは、オール“０”
データの読出し，判別にも使用できる。
【００７１】このように、これら第２及び第３の実施例
では、オール“０”，オール“１”及び市松模様のデー
タパターンが、全メモリセルトランジスタの選択、行，
列の奇数番目の全て、偶数番目の全て又はこれら奇，偶
の組合せ選択により同時に書込むことができ、また、読
出し判別動作も、上記選択のほかに、“０”データの場
合でもワード線単位で行うことができるので、データの
書込み，読出しを含む全テスト時間を短縮することがで
きる。
では、オール“０”，オール“１”及び市松模様のデー
タパターンが、全メモリセルトランジスタの選択、行，
列の奇数番目の全て、偶数番目の全て又はこれら奇，偶
の組合せ選択により同時に書込むことができ、また、読
出し判別動作も、上記選択のほかに、“０”データの場
合でもワード線単位で行うことができるので、データの
書込み，読出しを含む全テスト時間を短縮することがで
きる。
【００７２】
【発明の効果】以上説明したように本発明は、消去パル
ス印加動作時に、全ワード線を選択して所定の第１の電
圧を供給し、ソース線に消去パルスを印加して全メモリ
セルトランジスタに対し、接地電位の基板とソースとの
間のなだれ降伏によるホットキャリアを浮遊ゲートに注
入して一括消去し、過消去判別動作時には、全ワード線
を選択して所定の第２の電圧を供給し、全ディジット線
を選択して全メモリセルトランジスタの全電流をセンス
増幅器により検出，判別する構成としたので、一括消去
後のメモリセルトランジスタのしきい値電圧を一定値に
収束できて消去パルス印加動作及び過消去判別動作を一
回で済ませることができ、従って消去完了までの時間を
短縮することができる効果がある。
ス印加動作時に、全ワード線を選択して所定の第１の電
圧を供給し、ソース線に消去パルスを印加して全メモリ
セルトランジスタに対し、接地電位の基板とソースとの
間のなだれ降伏によるホットキャリアを浮遊ゲートに注
入して一括消去し、過消去判別動作時には、全ワード線
を選択して所定の第２の電圧を供給し、全ディジット線
を選択して全メモリセルトランジスタの全電流をセンス
増幅器により検出，判別する構成としたので、一括消去
後のメモリセルトランジスタのしきい値電圧を一定値に
収束できて消去パルス印加動作及び過消去判別動作を一
回で済ませることができ、従って消去完了までの時間を
短縮することができる効果がある。
【００７３】また、各種動作時におけるワード線，ディ
ジット線に供給する各種電圧を発生する回路を、高電圧
用の電源電圧供給端と接地電位点と間に、出力用の２つ
のトランジスタのほかに、これら２つのトランジスタに
供給される電源電圧を低くするためのトランジスタを設
けたので、これらトランジスタを高耐圧型としなくて済
むという効果がある。
ジット線に供給する各種電圧を発生する回路を、高電圧
用の電源電圧供給端と接地電位点と間に、出力用の２つ
のトランジスタのほかに、これら２つのトランジスタに
供給される電源電圧を低くするためのトランジスタを設
けたので、これらトランジスタを高耐圧型としなくて済
むという効果がある。
【００７４】更に、行デコーダ及び列デコーダを全ワー
ド線，全ディジット線の選択、奇数番目全て，偶数番目
全てのワード線ディジット線の選択ができるようにし、
全ディジット線，奇数番目全て，偶数番目全てのディジ
ット線の信号レベルを検出判別するＯＲ回路及びプルア
ップ回路を設けたので、オール“０”，オール“１”，
市松模様等のテストパターンの書込み，読出しを含む全
テスト時間を短縮することができる効果がある。
ド線，全ディジット線の選択、奇数番目全て，偶数番目
全てのワード線ディジット線の選択ができるようにし、
全ディジット線，奇数番目全て，偶数番目全てのディジ
ット線の信号レベルを検出判別するＯＲ回路及びプルア
ップ回路を設けたので、オール“０”，オール“１”，
市松模様等のテストパターンの書込み，読出しを含む全
テスト時間を短縮することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のワード線電圧発生回路
及び書込回路に含まれる各種電圧を発生する回路の回路
図である。
及び書込回路に含まれる各種電圧を発生する回路の回路
図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】本発明の第３の実施例を示す回路図である。
【図５】従来の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
【図６】図５に示された不揮発性半導体記憶装置のワー
ド線電圧発生回路及び書込回路に含まれる各種電圧を発
生する回路の例を示す回路図である。
ド線電圧発生回路及び書込回路に含まれる各種電圧を発
生する回路の例を示す回路図である。
１，１ｘ メモリセルアレイ ２，２ａ，２ｘ 行デコーダ ３，３ｘ ワード線電圧発生回路 ４，４ａ 列デコーダ ５ 列選択回路 ６ ソース電位供給回路 ７，７ｘ 書込回路 ８ センス増幅器 ９，９ａ 切換回路 １０ プルアップ回路 １１，１１ａ ＯＲ回路 ＤＬ１〜ＤＬｎ，ＤＬｅ，ＤＬｏ ディジット線 Ｇ１１ ＯＲゲート Ｇ２１〜Ｇ２３，Ｇ２３ｅ，Ｇ２３ｏ，Ｇ２３ｘ，Ｇ４
１〜Ｇ４３，Ｇ４３ｅ，Ｇ４３ｏ 論理ゲート ＩＶ２１，ＩＶ４１，ＩＶ４２ インバータ ＭＣ１１〜ＭＣｍｎ，ＭＣ１１ｘ〜ＭＣｍｎｘ，ＭＣｅ
ｅ，ＭＣｅｏ，ＭＣｏｅ，ＭＣｏｏ メモリセルトラ
ンジスタ Ｑ２１，Ｑ２２，Ｑ３１〜Ｑ３９，Ｑ５１〜Ｑ５ｎ，Ｑ
５ｅ，Ｑ５ｏ トランジスタ Ｒ１０，Ｒ１１ｅ，Ｒ１１ｏ，Ｒ３１〜Ｒ３８ 抵抗 ＳＬ ソース線 ＷＬ１〜ＷＬｍ，ＷＬｅ，ＷＬｏ ワード線
１〜Ｇ４３，Ｇ４３ｅ，Ｇ４３ｏ 論理ゲート ＩＶ２１，ＩＶ４１，ＩＶ４２ インバータ ＭＣ１１〜ＭＣｍｎ，ＭＣ１１ｘ〜ＭＣｍｎｘ，ＭＣｅ
ｅ，ＭＣｅｏ，ＭＣｏｅ，ＭＣｏｏ メモリセルトラ
ンジスタ Ｑ２１，Ｑ２２，Ｑ３１〜Ｑ３９，Ｑ５１〜Ｑ５ｎ，Ｑ
５ｅ，Ｑ５ｏ トランジスタ Ｒ１０，Ｒ１１ｅ，Ｒ１１ｏ，Ｒ３１〜Ｒ３８ 抵抗 ＳＬ ソース線 ＷＬ１〜ＷＬｍ，ＷＬｅ，ＷＬｏ ワード線
Claims (7)
- 【請求項１】 行方向，列方向にマトリクス状に配置さ
れ電気的にデータの消去及び書込みが可能な複数のメモ
リセルトランジスタと、これら複数のメモリセルトラン
ジスタの各行それぞれと対応して設けられ対応する行の
メモリセルトランジスタそれぞれの制御ゲートと接続す
る複数のワード線と、前記複数のメモリセルトランジス
タの各列それぞれと対応して設けられ対応する列のメモ
リセルトランジスタそれぞれのドレインと接続する複数
のディジット線と、前記複数のメモリセルトランジスタ
それぞれのソースと接続するソース線と、消去パルス印
加動作時の第１の電圧及び過消去判別動作時の第２の電
圧を含む各種動作時と対応する各種電圧を発生するワー
ド線電圧発生回路と、前記消去パルス印加動作時及び過
消去判別動作時には前記複数のワード線全てを選択して
前記ワード線電圧発生回路からの第１及び第２の電圧を
供給し通常の読出し，書込み動作時には外部からの行ア
ドレス信号に従って前記複数のワード線のうちの所定の
ワード線を選択して前記ワード線電圧発生回路からの対
応する電圧を供給する行デコーダと、前記消去パルス印
加動作時には所定の電圧の消去パルスを発生して前記ソ
ース線に供給し前記消去パルス印加動作時以外には前記
ソース線を接地電位とするソース電位供給回路と、前記
消去パルス印加動作時には前記複数のディジット線全て
を非選択，フローティング状態とし前記過消去判別動作
時には前記複数のディジット線全てを選択し通常の読出
し，書込み動作時には外部からの列アドレス信号に従っ
て前記複数のディジット線のうちの所定のディジット線
を選択するディジット線選択回路と、前記過消去判別動
作時及び通常の読出し動作時に前記複数のディジット線
のうちの選択されたディジット線の信号レベルを判別す
るセンス増幅器と、前記通常の書込み動作時に前記複数
のディジット線のうちの選択されたディジット線に所定
の電圧を供給する書込回路とを有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 複数のメモリセルトランジスタそれぞれ
が、浮遊ゲートを有するＮチャネル型の電界効果トラン
ジスタで形成されて基板を接地電位点と接続し、消去パ
ルス印加動作時には、前記複数のメモリセルトランジス
タ全ての制御ゲートに正の第１の電圧、ソースには消去
パルスをそれぞれ印加してソース・基板間のなだれ降伏
によるホットキャリアを前記浮遊ゲートに注入してこれ
ら複数のメモリセルトランジスタ全てのデータを一括消
去し、この一括消去後の過消去判別動作時に、前記複数
のメモリセルトランジスタ全ての制御ゲートに正の第２
の電圧を印加すると共に複数のディジット線全てを選択
してセンス増幅器によりこれら複数のディジット線に流
れる全電流のレベルを判別して過消去状態のメモリセル
トランジスタがあるか否かを一括判別するようにした請
求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 供給される電源電圧が、通常の電源電圧
及びこの通常の電源電圧より高い高電圧用の電源電圧と
から成り、ワード線電圧発生回路及び書込回路内の各種
電圧を発生する回路が、前記高電圧用の電源電圧供給端
と接地電位点との間に直列接続された第１及び第２の抵
抗と、ゲートを前記第１及び第２の抵抗の直列接続点と
接続しドレインを前記高電圧用の電源電圧供給及び接地
電位点のうちの高電位側と接続するＮチャネル型の第１
のトランジスタと、ドレインを前記第１のトランジスタ
のソースと接続しソースを前記各種電圧の出力端と接続
しゲートに第１の基準電圧を受けるＮチャネル型の第２
のトランジスタと、ドレインを前記高電圧用の電源電圧
供給端及び接地電位点のうちの低電位側と接続しソース
を前記各種電圧の出力端と接続しゲートに第２の基準電
圧を受けるＰチャネル型の第３のトランジスタとを備え
て構成された請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 第２のトランジスタのドレインを高電圧
用の電源電圧供給端及び接地電位点のうちの高電位側に
直接接続し、第３のトランジスタのドレインと前記高電
圧用の電源電圧供給端及び接地電位点のうちの低電位側
との間を切り離し、第１のトランジスタを、ソースを前
記第３のトランジスタのドレインと接続しドレインを前
記高電圧用の電源電圧供給端及び接地電位点のうちの低
電位側と接続しゲートを第１及び第２の抵抗の直列接続
点と接続するＰチャネル型とした請求項１記載の不揮発
性半導体記憶装置。 - 【請求項５】 複数のディジット線それぞれの信号全て
のＯＲ演算を行うＯＲ回路と、メモリセルトランジスタ
のオン抵抗より十分大きい抵抗値のプルアップ用の抵抗
を備え選択されたディジット線にこの抵抗を通して通常
の電源電圧を供給するプルアップ回路とを含み、消去パ
ルス印加動作後に、１本のワード線を選択して第３の電
圧を供給しかつ前記複数のディジット線全てを選択して
前記プルアップ回路を接続すると共にこれら複数のディ
ジット線からセンス増幅器を切り離し、前記ＯＲ回路の
出力信号により、前記１本のワード線と接続するメモリ
セルトランジスタが消去状態にあるが否かを一括判定す
る消去状態判定手段を設けた請求項１記載の不揮発性半
導体記憶装置。 - 【請求項６】 行デコーダ及びディジット線選択回路そ
れぞれが、複数のワード線及び複数のディジット線のう
ちの奇数番目のみ全て及び偶数番目のみ全てを選択する
奇偶選択手段を含み、選択されたディジット線の信号全
てのＯＲ演算を行うＯＲ回路と、メモリセルトランジス
タのオン抵抗より十分大きい抵抗値のプルアップ用の抵
抗を備え選択されたディジット線にこの抵抗を通して通
常の電源電圧を供給するプリアップ回路とを設け、複数
のメモリセルトランジスタそれぞれを隣接するものどう
しが互い異なるように消去状態，書込み状態として市松
模様のデータパターンとし、読出し動作時、奇数番目全
てのワード線を選択してこれらワード線と接続する書込
み状態のメモリセルトランジスタの全電流、及び偶数番
目全てのワード線を選択してこれらワード線と接続する
書込み状態のメモリセルトランジスタの全電流をセンス
増幅器により一括検出，判別し、ワード線を１本ずつ選
択してそのワード線と接続する消去状態のメモリセルト
ランジスタそれぞれと対応するディジット線の信号レベ
ルを前記ＯＲ回路により一括判別するようにした請求項
１記載の不揮発性半導体記憶装置。 - 【請求項７】 ＯＲ回路が、複数のディジット線それぞ
れと接地電位点との間に接続されプルアップ用の抵抗よ
り十分大きい抵抗値の複数のプルダウン用の抵抗と、前
記複数のディジット線全ての信号のＯＲ演算を行うＯＲ
ゲートとを備えて構成された請求項６記載の不揮発性半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289495A JP2780674B2 (ja) | 1995-06-20 | 1995-06-20 | 不揮発性半導体記憶装置 |
| CNB961110929A CN1145970C (zh) | 1995-06-20 | 1996-06-19 | 非易失半导体存储器 |
| DE69614046T DE69614046T2 (de) | 1995-06-20 | 1996-06-19 | Nichtflüchtige Halbleiterspeicher |
| EP96109847A EP0750315B1 (en) | 1995-06-20 | 1996-06-19 | Non-volatile semiconductor memory |
| KR1019960022469A KR100198912B1 (ko) | 1995-06-20 | 1996-06-20 | 비휘발성 반도체 메모리 |
| US08/667,145 US5742615A (en) | 1995-06-20 | 1996-06-20 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289495A JP2780674B2 (ja) | 1995-06-20 | 1995-06-20 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097380A JPH097380A (ja) | 1997-01-10 |
| JP2780674B2 true JP2780674B2 (ja) | 1998-07-30 |
Family
ID=15550459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15289495A Expired - Fee Related JP2780674B2 (ja) | 1995-06-20 | 1995-06-20 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5742615A (ja) |
| EP (1) | EP0750315B1 (ja) |
| JP (1) | JP2780674B2 (ja) |
| KR (1) | KR100198912B1 (ja) |
| CN (1) | CN1145970C (ja) |
| DE (1) | DE69614046T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10172298A (ja) * | 1996-12-05 | 1998-06-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10275500A (ja) * | 1997-04-01 | 1998-10-13 | Nec Corp | 半導体メモリのテスト方法及びテスト回路 |
| US6031772A (en) * | 1997-06-20 | 2000-02-29 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having floating gate transistors |
| JP3139542B2 (ja) | 1998-01-28 | 2001-03-05 | 日本電気株式会社 | 参照電圧発生回路 |
| US5909404A (en) * | 1998-03-27 | 1999-06-01 | Lsi Logic Corporation | Refresh sampling built-in self test and repair circuit |
| CN100587845C (zh) * | 2000-06-09 | 2010-02-03 | 株式会社东芝 | 只用单沟道晶体管对所选字线传送电压的半导体存储装置 |
| US6697907B1 (en) | 2000-06-30 | 2004-02-24 | Micron Technology, Inc. | Hardware initialization of a synchronous memory |
| KR100420125B1 (ko) * | 2002-02-02 | 2004-03-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법 |
| JP2003243538A (ja) * | 2002-02-12 | 2003-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| US6687157B1 (en) * | 2003-06-11 | 2004-02-03 | Xilinx, Inc. | Circuits and methods for identifying a defective memory cell via first, second and third wordline voltages |
| KR20050064600A (ko) * | 2003-12-24 | 2005-06-29 | 매그나칩 반도체 유한회사 | 플래시 메모리 장치 |
| KR100572332B1 (ko) * | 2004-10-26 | 2006-04-18 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR100781041B1 (ko) * | 2006-11-06 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 동작 제어 방법 |
| US20080285368A1 (en) * | 2007-05-17 | 2008-11-20 | Macronix International Co., Ltd. | Method for nrom array word line retry erasing and threshold voltage recovering |
| KR101373186B1 (ko) * | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| KR101074564B1 (ko) * | 2009-02-04 | 2011-10-17 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 |
| US8767493B2 (en) * | 2011-06-27 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM differential voltage sensing apparatus |
| CN102664040B (zh) * | 2012-04-01 | 2014-08-13 | 无锡来燕微电子有限公司 | 一种高速和低功耗快闪存储器架构及操作方法 |
| US9373408B2 (en) * | 2014-10-07 | 2016-06-21 | SanDisk Technologies, Inc. | Highly linear analog-to-digital converter and method for nonvolatile memory |
| EP3021326B1 (en) * | 2014-11-17 | 2020-01-01 | EM Microelectronic-Marin SA | Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines. |
| KR20170014109A (ko) | 2015-07-29 | 2017-02-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
| CN110718255B (zh) * | 2018-07-13 | 2022-03-29 | 合肥格易集成电路有限公司 | 一种非易失存储器处理方法及装置 |
| JP7086795B2 (ja) * | 2018-09-03 | 2022-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN112259152B (zh) * | 2019-07-22 | 2022-06-24 | 中电海康集团有限公司 | Mram阵列的测试电路 |
| CN116170160B (zh) * | 2023-03-01 | 2024-04-19 | 北京大学 | 一种物理不可克隆函数电路及其应用 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680796B2 (ja) * | 1985-05-07 | 1994-10-12 | 三菱電機株式会社 | 半導体集積回路の内部電源電圧発生回路 |
| JPH0814991B2 (ja) * | 1988-01-28 | 1996-02-14 | 株式会社東芝 | 電気的消去可能不揮発性半導体記憶装置 |
| JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
| JPH0426995A (ja) * | 1990-05-18 | 1992-01-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH04222994A (ja) * | 1990-12-26 | 1992-08-12 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3376594B2 (ja) * | 1991-11-20 | 2003-02-10 | 日本電気株式会社 | 行デコーダ |
| JP3080743B2 (ja) * | 1991-12-27 | 2000-08-28 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR960000619B1 (ko) * | 1991-12-27 | 1996-01-10 | 후지쓰 가부시끼가이샤 | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 |
| JPH05334900A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | プログラマブル・リード・オンリー・メモリのテスト回路 |
| JPH07226097A (ja) * | 1994-02-15 | 1995-08-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1995
- 1995-06-20 JP JP15289495A patent/JP2780674B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-19 CN CNB961110929A patent/CN1145970C/zh not_active Expired - Fee Related
- 1996-06-19 DE DE69614046T patent/DE69614046T2/de not_active Expired - Fee Related
- 1996-06-19 EP EP96109847A patent/EP0750315B1/en not_active Expired - Lifetime
- 1996-06-20 KR KR1019960022469A patent/KR100198912B1/ko not_active IP Right Cessation
- 1996-06-20 US US08/667,145 patent/US5742615A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1145970C (zh) | 2004-04-14 |
| US5742615A (en) | 1998-04-21 |
| EP0750315A3 (en) | 1998-09-30 |
| EP0750315B1 (en) | 2001-07-25 |
| KR970003266A (ko) | 1997-01-28 |
| DE69614046T2 (de) | 2002-03-14 |
| CN1146053A (zh) | 1997-03-26 |
| KR100198912B1 (ko) | 1999-06-15 |
| DE69614046D1 (de) | 2001-08-30 |
| EP0750315A2 (en) | 1996-12-27 |
| JPH097380A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2780674B2 (ja) | 不揮発性半導体記憶装置 | |
| US6097638A (en) | Semiconductor memory device | |
| JP2716906B2 (ja) | 不揮発性半導体記憶装置 | |
| US6304486B1 (en) | Sensing time control device and method | |
| JP3720859B2 (ja) | 半導体集積回路メモリ装置 | |
| JPH035995A (ja) | 不揮発性半導体記憶装置 | |
| JPH05128878A (ja) | 不揮発性半導体記憶装置 | |
| US5844847A (en) | Method and Nonvolatile semiconductor memory for repairing over-erased cells | |
| US6501682B2 (en) | Nonvolatile semiconductor memory device | |
| KR20130072518A (ko) | 반도체 장치 및 이의 동작 방법 | |
| KR100297669B1 (ko) | 모든메모리셀에대해소거베리파이동작이일괄적으로정확히행해질수있는반도체기억장치 | |
| JPH08227590A (ja) | 不揮発性半導体記憶装置 | |
| JPH0554682A (ja) | 不揮発性半導体メモリ | |
| JP2707970B2 (ja) | 不揮発性半導体記憶装置の消去方法 | |
| KR20030019854A (ko) | 메모리 셀 트랜지스터의 임계값 편차의 영향을 억제할 수있는 비휘발성 반도체 기억 장치 | |
| JP4251717B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH08255489A (ja) | 不揮発性半導体記憶装置及びそのデータ消去方法 | |
| JPH11167800A (ja) | 半導体記憶装置 | |
| JP3360855B2 (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
| JPH0750096A (ja) | 半導体記憶装置 | |
| JP3540220B2 (ja) | フラッシュｅｅｐｒｏｍおよびその記憶データ消去方法 | |
| JP3519542B2 (ja) | 半導体記憶装置 | |
| JP2888181B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06150675A (ja) | フラッシュメモリ | |
| JPH05210993A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110515 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |