JP2770750B2

JP2770750B2 - インダクタンス素子

Info

Publication number: JP2770750B2
Application number: JP6239268A
Authority: JP
Inventors: 重輝番場
Original assignee: NEMITSUKU RAMUDA KK
Current assignee: NEMITSUKU RAMUDA KK
Priority date: 1994-10-03
Filing date: 1994-10-03
Publication date: 1998-07-02
Anticipated expiration: 2013-07-02
Also published as: JPH08107023A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源装置のインバータ
トランスや平滑用のチョークコイルなどに利用されるイ
ンダクタンス素子に関する。

【０００２】

【従来の技術】従来、この種のインダクタンス素子とし
て、例えば特開昭６４−３０４６３号公報には、導電性
の金属線を絶縁性ボビンに巻回し、この一体化されたコ
イル部にＥＥ型またはＥＩ型磁芯の主脚を挿入して突き
合わせたトランスが開示されている。しかし、こうした
構造のトランスは、ボビンに金属線を均一に巻回す作業
が必要なため、工数の削減や自動生産を図ることが困難
であり、しかも、ボビンにより薄形化を図ることが難し
い。

【０００３】こうした問題点を解決するために、例え
ば、実公平６−２４９８５号公報あるいは特開平５−１
５９９３３号公報には、渦巻状の導電パターンを形成し
た絶縁薄層基板を複数積層し、この積層された薄層基板
からなるコイル部にＥＥ型またはＥＩ型磁芯を突き合わ
せた薄形トランスが開示されている。

【０００４】

【発明が解決しようとする課題】上記薄層基板を積層し
た従来の構造では、次のような問題点が有る。少なく
とも２以上のインダクタンス素子を装置に組み込む場
合、従来のような構造のインダクタンス素子を個別に配
置すると、各インダクタンス毎にコアや薄層基板が必要
になり、部品点数が著しく増加して、コスト上昇を招く
結果となる。

【０００５】コイル部に別系統の巻線回路（例えば、
トランスの一次巻線と二次巻線のいずれかに、補助巻線
を設けたりする場合。）を設ける手段として、特開平４
−２９４５０８号公報には、各系統毎に異なる回路パタ
ーン態様の薄層基板を、順次重ね合わせた積層体が開示
されている。しかし、このような構造では、補助巻線の
巻数が多くなると、これに伴って薄層基板全体が厚くな
る欠点が有る。

【０００６】従来の技術では、各導電パターンを流れ
る電流容量に拘らず、導電パターンの厚さが同一に形成
される。この場合、本来大きな電流を流さない導電パタ
ーンも、不必要な厚さの導電パターンで形成されるた
め、薄層基板全体を各導電パターンの電流容量に応じた
最適な厚さに形成できなくなる。

【０００７】従来の技術では、積層された薄層基板の
最外面に形成された導電パターンと磁芯との接触を避け
るために、導電パターンと磁芯との間に絶縁体を介在す
る必要がある。しかし、このような構造では、途中で絶
縁体が剥離して、導電パターンと磁芯が接触する危険性
が有る。また、介在する絶縁体の厚さ分だけ、全体が厚
くなる。

【０００８】本発明は上記各問題点を解決するためにな
されたものであり、その目的は、素子の個数が増えて
も、部品点数およびコストの削減を達成できるインダク
タンス素子を提供することにある。

【０００９】

【課題を解決するための手段】請求項１記載のインダク
タンス素子は、第１のコイル部に対応して設けられた第
１の磁芯と、第２のコイル部に対応して設けられた第２
の磁芯とを備え、前記第１のコイル部および第２のコイ
ル部は、共通する薄層基板に第１の導電パターンと第２
の導電パターンとを各々形成し、前記薄層基板を複数積
層して前記第１の導電パターンおよび第２の導電パター
ンを巻線状に配置して構成されるとともに、前記第１の
導電パターンおよび第２の導電パターンが同一の前記薄
層基板の内部でパターン接続されるものである。

【００１０】また、請求項２記載のインダクタンス素子
は、前記請求項１の構成において、前記第１の導電パタ
ーンは、第１のトランスの一次回路パターンおよび二次
回路パターンを構成する一方、前記第２の導電パターン
は、第２のトランスの一次回路パターンおよび二次回路
パターンを構成して、前記第１および第２のトランスの
各一次回路パターンを共通の前記薄層基板に形成した一
次回路基板と、前記第１および第２のトランスの各二次
回路パターンを共通の前記薄層基板に形成した二次回路
基板とを積層し、この積層された前記薄層基板の層間
に、シールド層を形成したシールド基板を配設したもの
である。

【００１１】また、請求項３記載のインダクタンス素子
は、前記請求項２の構成において、前記シールド基板の
一側に前記一次回路基板を積層し、前記シールド基板の
他側に二次回路基板を積層したものである。

【００１２】また、請求項４記載のインダクタンス素子
は、前記請求項２の構成において、前記積層基板の両面
に前記第１の導電パターンおよび第２の導電パターンを
形成したものである。

【００１３】

【作用】請求項１の構成により、同一の薄層基板に第１
および第２の導電パターンを各々形成し、この薄層基板
を複数積層するだけで、２個のコイル部を同時に得るこ
とができる。また、第１および第２の導電パターンを、
同一の薄層基板でパターン接続することにより、素子間
の接触抵抗の影響を受けることなく、第１および第２の
コイル部を直列接続あるいは並列接続することができ
る。

【００１４】また、請求項２の構成により、一次回路基
板と二次回路基板間に存在する浮遊容量を減らすことが
できる。

【００１５】また、請求項３の構成により、一次回路基
板と二次回路基板間全体の浮遊容量を、単一のシールド
基板によって効果的に減らすことが可能となる。

【００１６】また、請求項４の構成により、薄層基板の
片面のみ第１および第２の導電パターンを形成した場合
に比べて、薄層基板の層数を減らすことが可能となる。

【００１７】

【実施例】以下、本発明の各実施例を添付図面に基づい
て説明する。図１乃至図７は本発明の第１実施例を示
し、同図において、１は同一形状の薄層基板２を複数積
層してなるコイル本体であり、各薄層基板２には、中央
貫通孔３の左右方向に一対の主脚貫通孔４，４ａが設け
られる。この薄層基板２に共通して、一方の主脚貫通孔
４の前方には、導電性の接続部たるめっきスルーホール
５，６，７，８が複数設けられ、これに対応して、他方
の主脚貫通孔４ａの前方に、導電性の接続部たるめっき
スルーホール５ａ，６ａ，７ａ，８ａが複数設けられ
る。さらに、各主脚貫通孔４，４ａの後方にも、各々接
続部たるめっきスルーホール９，９ａが複数設けられる
とともに、中央貫通孔３の後方にも接続部たるめっきス
ルーホール10が設けられる。これらの各めっきスルーホ
ール５〜10，５ａ〜10ａにより、外部および薄層基板２
間の電気的な接続が図られる。

【００１８】前記コイル本体１は、第１のコイル部11と
第２のコイル部11ａとにより構成される。すなわち、中
央貫通孔３の中央から見て、一方の主脚貫通孔４側に第
１のコイル部11が設けられ、他方の主脚貫通孔４ａ側に
第２のコイル部11ａが設けられる。これらの第１および
第２のコイル部11，11ａは、第１の導電パターン12と第
２の導電パターン12ａとを、共通の薄層基板２に各々形
成して構成される。薄層基板２は、ガラスエポキシ系あ
るいはポリイミド系などの樹脂絶縁材料からなり、この
薄層基板２の表面に各層共厚さ１０５μｍの銅箔をエッ
チング処理して、第１および第２の導電パターン12，12
ａを得るようにしている。

【００１９】前記第１の導電パターン12は、最終的に第
１のトランス13の一次巻線となる一次回路パターン14
と、第１のトランス13の二次巻線となる二次回路パター
ン15との２系統からなり、これらは各々異なる薄層基板
２に形成される。また、第２の導電パターン12ａも、第
２のトランス13ａの一次巻線となる一次回路パターン14
ａと、第２のトランス13ａの二次巻線となる二次回路パ
ターン15ａとの２系統からなり、これらも各々異なる薄
層基板２に形成される。一次回路パターン14，14ａは互
いに共通の薄層基板２に形成されるとともに、二次回路
パターン15，15ａも互いに共通の薄層基板２に形成さ
れ、この一次回路パターン14，14ａを形成した一次回路
基板16と、二次回路パターン15，15ａを形成した二次回
路基板17が交互に積層される。本実施例では、図６に示
す二次回路基板17が第１層（最上層），第３層，第５
層，第７層，第９層（最下層）として設けられ、この間
に、図２乃至図５に示す各一次回路基板16が、第２層，
第４層，第６層，第８層として順次設けられる。なお、
一次回路基板16および二次回路基板17の外面には図示し
ない絶縁層が形成され、各薄層基板２の間にエポキシ樹
脂などの接着剤を介在させることで、図１に示す積層状
のコイル本体１が得られる。

【００２０】次に、一次回路基板16の構成を、図２乃至
図５に基づきさらに詳述する。先ず、第１の導電パター
ン12に着目すると、主脚貫通孔４の外周を囲むロ字状の
周回部21は、一次回路基板16の各層に共通して同一形状
で形成されるが、この周回部21の両端から前方に延びる
始端部22および終端部23の形成位置は、各層毎に異なっ
ている。すなわち、図２に示す第２層の一次回路基板16
では、最も外方のめっきスルーホール５に始端部22が接
続され、隣りのめっきスルーホール６に終端部23が接続
される。また、図３に示す第４層の一次回路基板16で
は、めっきスルーホール６に始端部22が接続され、めっ
きスルーホール７に終端部23が接続される。以下、図４
に示す第６層の一次回路基板16では、めっきスルーホー
ル７に始端部22が接続され、めっきスルーホール８に終
端部23が接続されるとともに、図５に示す第８層の一次
回路基板16では、めっきスルーホール８に始端部22が接
続され、終端部23はめっきスルーホール８よりもさらに
内方に形成される。

【００２１】したがって、各一次回路基板16を積層する
と、第２層の一次回路基板16の終端部23と、第４層の一
次回路基板16の始端部22が、めっきスルーホール６によ
り接続され、以下同様に、第４層の一次回路基板16の終
端部23と、第６層の一次回路基板16の始端部22が、めっ
きスルーホール７により接続されるとともに、第６層の
一次回路基板16の終端部23と、第８層の一次回路基板16
の始端部22が、めっきスルーホール８により接続され
る。このとき、第１の導電パターン12により形成される
一次回路パターン14は、積層状態で巻線状すなわち螺旋
状に配置され、第２層の一次回路基板16の始端部22か
ら、第８層の一次回路基板16の終端部23に至る経路が、
第１のトランス13の一次巻線として形成される。

【００２２】次に、第２の導電パターン12ａに着目する
と、これは、中央貫通孔３を中心として、前記一方の導
電パターン12と左右対称に形成される。すなわち、第２
の導電パターン12ａは、共通するロ字状の周回部21ａの
両端に、始端部22ａおよび終端部23ａを形成しており、
これらの始端部22ａおよび終端部23ａの形成位置は、一
次回路基板16の各層毎に異なっている。始端部22ａは、
第２層の一次回路基板16ではめっきスルーホール５ａに
接続され、以下、第４層の一次回路基板16ではめっきス
ルーホール６ａ、第６層の一次回路基板16ではめっきス
ルーホール７ａ、第８層の一次回路基板16ではめっきス
ルーホール８ａに接続される。また、終端部23ａは、第
２層の一次回路基板16ではめっきスルーホール６ａに接
続され、以下、第４層の一次回路基板16ではめっきスル
ーホール７ａ、第６層の一次回路基板16ではめっきスル
ーホール８ａに接続され、第８層の一次回路基板16で
は、めっきスルーホール８ａよりもさらに内方に形成さ
れる。

【００２３】したがって、各一次回路基板16を積層する
と、めっきスルーホール５ａ，６ａ，７ａ，８ａによっ
て、第２の導電パターン12ａにより形成される一次回路
パターン14ａも、積層状態で巻線状すなわち螺旋状に配
置され、第２層の一次回路基板16の始端部22ａから、第
８層の一次回路基板16の終端部23ａに至る経路が、第２
のトランス13ａの一次巻線として形成される。

【００２４】本実施例では、図５に示す第８層の一次回
路基板16において、第１の導電パターン12の終端部23
と、第２の導電パターン12ａの終端部23ａが、中央貫通
孔３の前方で接続している。これにより、双方のトラン
ス13，13ａの一次側が内部で直列接続される。

【００２５】次に、図６に示す二次回路基板17の構成を
詳述すると、この二次回路基板17は第１層，第３層，第
５層，第７層および第９層に共通して用いられる。第１
の導電パターン12は、主脚貫通孔４の外周を囲むロ字状
の周回部31が形成されるとともに、この周回部31の両端
から後方に延びるようにして、めっきスルーホール９に
接続する始端部32と、めっきスルーホール10に接続する
終端部33が各々形成される。また、第２の導電パターン
12ａも、主脚貫通孔４ａの外周を囲むロ字状の周回部31
ａが形成され、この周回部31ａの両端から後方に延びる
ようにして、めっきスルーホール９ａに接続する始端部
32ａと、めっきスルーホール10に接続する終端部33ａが
各々形成される。

【００２６】したがって、各二次回路基板17を積層する
と、第１の導電パターン12の各始端部32が、めっきスル
ーホール９を介して相互に接続されるとともに、第２の
導電パターン12ａの始端部32ａも、めっきスルーホール
９ａを介して相互に接続される。また、第１の導電パタ
ーン12の終端部33と、第２の導電パターン12ａの終端部
33ａも、共通するめっきスルーホール10を介して相互に
接続される。この場合、めっきスルーホール９，10を共
通の接続点として、各二次回路基板17の二次回路パター
ン15を並列接続した第１のトランス13の二次巻線が形成
され、また、めっきスルーホール９ａ，10ａを共通の接
続点として、各二次回路基板17の二次回路パターン15ａ
を並列接続した第２のトランス13ａの二次巻線が形成さ
れる。しかも、第１の導電パターン12の終端部33と、第
２の導電パターン12ａの終端部33ａが、中央貫通孔３の
後方で接続しており、これにより、双方のトランス13，
13ａの二次側が内部で直列接続される。

【００２７】次に、図１に基づいて、コイル本体１に装
着される磁芯41の構成を説明する。磁芯41は、第１のコ
イル部11に対応して設けられた第１の磁芯42と、第２の
コイル部11ａに対応して設けられた第２の磁芯42ａとか
らなる。第１の磁芯42は、側部がいずれもＥ字型をなす
一組の上部磁芯43と下部磁芯44とを突き合わせて構成さ
れ、また、第２の磁芯42ａも、側部がいずれもＥ字型を
なす一組の上部磁芯43ａと下部磁芯44ａとを突き合わせ
て構成される。上部磁芯43および下部磁芯44には、いず
れも主脚貫通孔４に挿入される主脚45と、この主脚45の
両側に位置する側脚46，47が設けられる。同様に、上部
磁芯43ａおよび下部磁芯44ａにも、主脚貫通孔４ａに挿
入される主脚45ａと、この主脚45ａの両側に位置する側
脚46ａ，47ａが形成される。上部磁芯43，43ａは、各々
一方の側脚46，46ａを連結することにより、上部磁性部
材48として一体形成される。また、下部磁芯44，44ａ
も、各々一方の側脚46，46ａを連結することにより、下
部磁性部材49として一体形成される。この一体化された
第１および第２の磁芯42，42ａの側脚46，46ａが、中央
貫通孔３に挿入され、磁芯41をコイル本体１に装着した
状態で、各めっきスルーホール５〜10，５ａ〜10ａが、
外部および薄層基板２間の電気的な接続のために磁芯41
より露出する。第１および第２のトランス13，13ａにお
いて、側脚46，46ａの磁束の発生する方向が同一になる
ように、第１および第２の導電パターン12，12ａを形成
すれば、第１および第２の磁芯42，42ａを一体形成した
場合の磁気的な影響はなくなる。

【００２８】本実施例では、共通の各薄層基板２に第１
および第２の導電パターン12，12ａを形成し、この薄層
基板２を積層して得られた第１および第２のコイル部1
1，11ａに、一組の磁芯41を装着することで、一次側と
二次側が各々直列接続された２個の第１および第２のト
ランス13，13ａが製造される。この場合の回路図は図７
のようになり、これは特に、２トランス方式の部分共振
型コンバータのインバータトランスに好適なものとな
る。すなわち、一次回路パターン14，14ａを流れる電流
によって第１および第２の磁芯42，42ａに磁束が発生
し、この磁束によって、二次回路パターン15，15ａに電
圧が誘起される。そして、この二次回路パターン15，15
ａに誘起された電圧が、めっきスルーホール９，10間、
およびめっきスルーホール９ａ，10間に各々発生するこ
とになる。

【００２９】このように本実施例では、本来別部品とし
て構成される第１および第２の磁芯42，42ａとを一体化
し、上部磁性部材48および下部磁性部材49とからなる一
組の磁芯41により、２個のコイル11，11ａに対する磁気
回路を形成することで、従来に比べて、必要な磁性部材
の個数を半減させることができ、コストの低減を図るこ
とができる。この場合、第１および第２の磁芯42，42ａ
は、ＥＥ型以外のものであってもよい。但し、本実施例
のように上下対称なＥＥ型の第１および第２の磁芯42，
42ａにすると、上部磁性部材48および下部磁性部材49を
共通化できるという更なる利点がある。このように、第
１のコイル部11に対応して設けられた第１の磁芯42と、
第２のコイル部11ａに対応して設けられた第２の磁芯42
ａとを一組の磁芯41で一体形成することにより、本発明
の主目的である部品点数およびコストの削減を達成でき
る。

【００３０】さらに、従来は２個のインダクタンス素子
を製造する場合、独立した薄層基板２にそれぞれ各素子
に対応した導電パターンを形成し、これを別々に積層し
て第１および第２のコイル部11，11ａを得るようにして
いたが、本実施例の場合、同一の薄層基板２に第１およ
び第２の導電パターン12，12ａを各々形成した後、各薄
層基板２を複数積層するだけで、トランス13，13ａを構
成する２個のコイル部11，11ａを同時に得ることがで
き、磁芯41のみならず第１および第２のコイル部11，11
ａを構成する薄層基板２も部品の共通化を図ることが可
能となる。すなわち、本実施例のインダクタンス素子
は、共通する絶縁薄層基板２に第１および第２の導電パ
ターン12，12ａとを各々形成し、この薄層基板２を複数
積層して第１および第２の導電パターン12，12ａを巻線
状に配置して、前記磁芯41に対し磁気的に結合する第１
および第２のコイル部11，11ａを構成することで、部品
点数およびコストの一層の削減を達成できる。

【００３１】次に、本実施例のインダクタンス素子にお
ける上記以外の作用，効果を列記する。従来は、２個の
インダクタンス素子を直列接続あるいは並列接続する場
合、各素子の端子をプリント基板などのランドに一旦半
田付けし、プリント基板の導電パターンを介してインダ
クタンス素子相互の接続を図っていたが、この場合に
は、各素子とプリント基板間の半田付け部における接触
抵抗が大きくなって、素子の特性に悪影響を及ぼす。し
かし本実施例では、例えば、第８層の一次回路基板16を
示す図５からも明らかなように、第８層の第１および第
２の導電パターン12，12ａの各終端部23，23ａを相互に
パターン接続することにより、外部で半田付け接続を行
なうことなく、インダクタンス素子たる第１および第２
のトランス13，13ａの一次側を直列接続することがで
き、これら素子間の接触抵抗を零にすることができる。
つまり、第１および第２の導電パターン12，12ａを、同
一の薄層基板２の内部でパターン接続することにより、
素子間の接触抵抗の影響を受けることなく、第１および
第２のコイル部11，11ａを直列接続あるいは並列接続す
ることができる。これに対して、第８層の第１および第
２の導電パターン12，12ａの各終端部23，23ａをパター
ン接続しなければ、回路的に独立したインダクタンス素
子が同一の薄層基板２から得られることになる。

【００３２】一方、二次回路基板17の第１のコイル11側
に着目すると、本実施例では、各薄層基板２に形成され
た第１の導電パターン12の始端部32および終端部33を、
共通するスルーホール９，10により相互に接続すること
によって、第１の導電パターン12を並列接続した巻数が
１回の二次巻線を得るようにしており、並列接続された
第１の導電パターン12によって、第１のトランス13の二
次側の電流容量を増加させている。この点に関し、従来
の薄形積層トランスでは、電流容量を増加させる手段と
して、第１の導電パターン12の幅を拡げたりする方法が
考えられていたが、薄層基板２の形状が大型化するばか
りでなく、パターン全体の再設計が必要となるという問
題点があった。しかし、本実施例では、各薄層基板２に
形成される第１あるいは第２の導電パターン12，12ａの
両端を、接続部たるめっきスルーホール９，10により相
互に接続することで、薄層基板２の形状を変えることな
く、薄層基板２の積層数を変えるだけで、電流容量に応
じたインダクタンス素子を簡単に得ることができる。ま
た、図２乃至図５に示す各一次回路基板16のように、上
層の薄層基板２に形成される第１の導電パターン12の終
端部23を、次層の薄層基板２に形成される第１の導電パ
ターン12の始端部22に接続し、第１の導電パターン12を
全体として直列接続すれば、薄層基板２の積層数に応じ
て、第１のコイル部11の巻数を簡単に変えることができ
る。これらの作用，効果は、第２の導電パターン12ａに
も選択的に適用できる。

【００３３】本実施例では、第１および第２のコイル部
11，11ａを構成する第１および第２の導電パターン12，
12ａを、各薄層基板２毎に同一形状で左右対称に形成し
ている。これは、同一特性を有する第１および第２のト
ランス13，13ａを得るためである。しかし、特性の異な
るインダクタンス素子を得るために、第１および第２の
導電パターン12，12ａを各々異なる形状で形成してもよ
い。また、第１および第２の導電パターン12，12ａを、
薄層基板２の両面に形成してもよい。なお、この場合に
は、各薄層基板２間にガラスエポキシ系あるいはポリイ
ミド系などの樹脂絶縁材料を使用して、複数積層するこ
とができる。

【００３４】本実施例によれば、第１の導電パターン12
を第１の一次回路パターン14および二次回路パターン15
に分割するとともに、第２の導電パターン12ａを第２の
一次回路パターン14ａおよび二次回路パターン15ａに分
割し、各一次回路パターン14，14ａを薄層基板２に形成
した一次回路基板16と、各二次回路パターン15，15ａを
薄層基板２に形成した二次回路基板17とを積層すること
により、２個の第１および第２のトランス13，13ａを同
一の薄層基板２で一体的に得ることができる。この場
合、二次回路基板17を取り除くと、一次回路基板16と磁
芯41とによる二次回路のない２個のチョークコイルが得
られる。また、一方の導電パターンを二次回路パターン
15のみにして薄層基板２を形成した場合には、第１のト
ランス13とチョークコイルを組み合わせた素子を一体的
に得ることができ、これにより、例えばスイッチング電
源装置のインバータトランスと平滑用チョークコイルと
を、一部品で構成することが可能となる。こうした構成
は、二次回路パターン15，15ａの一方あるいは両方を、
選択的に薄層基板２に形成しないようにすることで簡単
に達成できる。

【００３５】また、第１および第２の磁芯42，42ａも、
第１および第２のコイル部11，11ａの特性に応じて、各
々形状を異なるように構成してもよい。この場合、一方
がトランス用，他方がチョークコイル用の磁芯41とし
て、一体化することができる。さらに、第１および第２
の磁芯42，42ａの一方あるいは両方の主脚45，45ａに、
エネルギー蓄積手段としてのセンターギャップ（空隙）
を設けることも可能である。

【００３６】また、本実施例のように、一次回路基板16
と二次回路基板17とを交互に複数配設すると、第１およ
び第２のトランス13，13ａの一次側と二次側との磁気的
な結合を高めることができる。特に、最上層と最下層に
二次回路基板17を配設し、この間の中間層に一次回路基
板16と二次回路基板17とを交互に配設して、二次回路基
板17の層数を可及的に増やすと、トランス13，13ａの一
次側と二次側との磁気的な結合を最も高めることが可能
となる。

【００３７】また、第１および第２の導電パターン12，
12ａの厚さは、７０μｍ以上であることが好ましい。特
に、実施例における第１および第２のトランス13，13ａ
をスイッチング電源装置のインバータトランスとして用
いた場合、厚さが７０μｍ以上であると、第１および第
２の導電パターン12，12ａを流れる電流の許容量を満足
することができる。

【００３８】さらに、主脚45，45ａの形状は、実施例の
ような方形状に限らず円形であってもよい。この場合、
第１の導電パターン12の周回部21，31、および第２の導
電パターン12ａの周回部21ａ，31ａも、これに伴って略
円環状に形成してもよい。

【００３９】次に、図８乃至図１２に基づき、本発明の
第２実施例を説明する。なお、前記第１実施例と同一部
分には同一符号を付し、その共通する部分の詳細な説明
は省略する。本実施例は図８に示すように、１１層の薄
層基板２を積層して構成され、４層の各一次回路基板16
および二次回路基板17に、最上層（ｎ＝１）に配置され
る上部回路基板51と、最下層（ｎ＝１１）に配置される
下部回路基板52と、中間の第６層（ｎ＝６）に配置され
るシールド基板53が設けられる。この上部回路基板51お
よび下部回路基板52に形成される第１および第２の導電
パターン12，12ａ、およびシールド基板53に形成される
同じく導電性のシールド層54の厚さｄ１は、いずれも１
８μｍであり、他の一次回路基板16および二次回路基板
17に形成される第１および第２の導電パターン12，12ａ
の厚さｄ２＝１０５μｍとは異なっている点が注目され
る。また、最上層の第１および第２の導電パターン12，
12ａのみ、上部回路基板51の下面に形成され、これによ
り、積層された薄層基板２の最上面部55および最下面部
56には、第１および第２の導電パターン12，12ａを形成
しない構造となっている。

【００４０】次に、上部回路基板51と下部回路基板52の
構成を図９および図１０にて説明すると、60は同一の薄
層基板２に二次回路パターン31とは別に独立して形成さ
れた補助回路パターンである。この補助回路パターン60
は、最終的にはスイッチング電源装置の補助電源回路を
構成するトランス13の補助巻線となるものであり、第１
の導電パターン12は、補助回路パターン60と二次回路パ
ターン15とからなる２系統の回路パターンを有すること
になる。補助回路パターン60は、上部回路基板51および
下部回路基板52に共通して、主脚貫通孔４を囲む周回部
61と、この周回部61の両端に形成される始端部62および
終端部63とを有し、そのパターン幅は二次回路パターン
31のパターン幅よりも狭く形成される。また、この補助
回路パターン60の接続部として、各薄層基板２に共通し
て、めっきスルーホール64，65が設けられる。

【００４１】上部回路基板51に形成される補助回路パタ
ーン60の始端部62は、二次回路パターン15の始端部62に
接続され、終端部63はめっきスルーホール64に接続され
る。また、下部回路基板52に形成される補助回路パター
ン60の始端部62は、めっきスルーホール64に接続され、
終端部63はめっきスルーホール65に接続される。したが
って、各薄層基板２の積層時には、めっきスルーホール
64が相互に接続され、補助回路パターン60は巻線状に配
置される。この場合、上部回路基板51と下部回路基板52
との積層構造により、巻数が２回の補助巻線が得られ
る。

【００４２】続いて、シールド基板53の構成を説明する
と、第１および第２の導電パターンと同一部材のシール
ド層54は、薄層基板２の上面全体に亘って形成される。
このシールド層54は、一次回路基板16と二次回路基板17
間の浮遊容量を減らすために設けられるものであり、本
実施例では、めっきスルーホール５にパターン接続し
て、トランス13の一次側の始端部22と等電位を保ってい
る。

【００４３】本実施例における回路図は図１２のように
なり、トランス13の二次巻線の一端に補助巻線の一端を
接続した２個のトランス13，13ａが得られる。

【００４４】以上のように、前記上部回路基板51および
下部回路基板52は、同一の薄層基板２に、二次回路パタ
ーン31と補助回路パターン60からなる２系統の回路パタ
ーンで第１の導電パターン12を形成することにより、第
１のトランス13に二次巻線とは別の補助巻線を得ること
ができる。この補助回路パターン60は、他方の二次回路
パターン31ａ側に独立して設けてもよく、また、前記図
２乃至図５に示す一次回路パターン14，14ａ側に設けて
もよい。この場合、２以上の補助回路パターン60と、一
次回路パターン14，14ａあるいは二次回路パターン15，
15ａとにより、第１あるいは第２の導電パターン12，12
ａを形成してもよい。これによって、インダクタンス素
子には、同一の薄層基板２に少なくとも２以上の巻線回
路を有することになる。

【００４５】上記構成では、同一の薄層基板２に別系統
の巻線回路を備えているため、各巻線回路毎に異なるパ
ターン態様の薄層基板２を積層する従来構造のものに比
べて、積層化された薄層基板２の全体形状を著しく薄形
化できるという利点がある。つまり、同一の薄層基板２
に少なくとも２系統以上の回路パターンを有する第１あ
るいは前記第２の導電パターン12，12ａを形成すること
により、別系統の巻線回路となる回路パターンを設けて
も、薄層基板２全体が厚くならないようなインダクタン
ス素子を得ることが可能となる。

【００４６】また、本実施例では、電流容量の多い二次
回路パターン31が、電流容量の小さい補助回路パターン
60に比べて、そのパターン幅を広く形成してある。つま
り、電流容量に応じて二次回路パターン31と補助回路パ
ターン60のパターン幅を適宜変えることにより、限られ
た薄層基板２のスペース内で、複数の回路パターンを効
率良く形成することが可能となる。

【００４７】さらに、従来は、第１および第２の導電パ
ターン12，12ａを流れる電流容量に拘らず、その厚さを
一定に形成していたが、本実施例では、第１および第２
の導電パターン12，12ａおよびシールド層54の厚さを、
流れる電流容量に応じて変えることで、大きな電流を流
す必要のない部分のパターン厚を極力薄く形成して、薄
層基板２全体の薄形化を図っている。すなわち、シール
ド層54を含む第１および第２の導電パターン12，12ａの
厚さを各薄層基板２に応じて異なるように形成すれば、
薄層基板２全体を第１および第２の導電パターン12，12
ａおよびシールド層54の電流容量に応じた最適な厚さに
形成することができる。

【００４８】また、本実施例では、積層された薄層基板
２の最上面部55および最下面部56、すなわち磁芯41に接
触する薄層基板２の最外面に、第１および第２の導電パ
ターン12，12ａを形成しない構造となっている。したが
って、薄層基板２と磁芯41との間に介在するボビンや絶
縁シートなどの絶縁体は不要となり、絶縁体がなくて
も、磁芯41が第１および第２の導電パターン12，12ａに
接触する危険性はなくなる。すなわち、積層された薄層
基板２の最外面には、第１および第２の導電パターン1
2，12ａを形成しないように構成したことにより、絶縁
体を介在させることなく、第１および第２の導電パター
ン12，12ａと磁芯41との接触を回避することができる。

【００４９】ところで、こうした薄層基板２を積層した
構造のコイル本体１は、各薄層基板２に形成される一次
回路パターン14，14ａと二次回路パターン15，15ａの面
積が大きく、しかも、一次回路パターン14，14ａと二次
回路パターン15，15ａ間の距離が短い。したがって、一
次回路基板16と二次回路基板17間の浮遊容量が無視でき
ないほど大きくなり、これがトランス13，13ａの特性に
悪影響を及ぼすことになる。この点に関し、本実施例で
は中間の第６層にシールド基板53が設けられているた
め、これにより一次回路基板16と二次回路基板17間に存
在する浮遊容量を減らすことができる。このシールド基
板53は１層のみに限らず、トランス本体13，13ａの特性
などを考慮して、薄層基板２の各層間に選択的にかつ複
数層配設してもよい。

【００５０】また、本実施例では、このシールド基板53
のシールド層54を、トランス13の一次側の始端部22と等
電位のめっきスルーホール５にパターン接続している。
このように、シールド基板53に設けられた任意のめっき
スルーホール５〜10，５ａ〜９ａにシールド層54を接続
することにより、シールド基板53の外部でいちいち接続
を行なわなくても、シールド層54の電位をトランス13，
13ａの端部のいずれか一点に固定することができる。一
方、シールド層54をどのめっきスルーホール５〜10，５
ａ〜９ａにも接続させずに、電気的に浮かせる場合もあ
る。これらの手法は、トランス13，13ａの特性などを考
慮して、適宜選択すればよい。

【００５１】次に、図１３に基づき、本発明の第３実施
例を説明する。なお、前記第１および第２実施例と同一
部分には同一符号を付し、その共通する部分の詳細な説
明は省略する。図１３は、任意の層の一次回路基板16を
示すものであり、第１および第２の導電パターン12，12
ａの各周回部21，21ａが、同一の薄層基板２上で渦巻状
に形成される点が注目される。なお、66は補助回路パタ
ーン60の接続部として設けられるめっきスルーホールで
ある。

【００５２】本実施例のように、同一の薄層基板２に第
１および第２の導電パターン12，12ａを共に渦巻状に形
成すると、２個のインダクタンス素子すなわち第１およ
び第２のトランス13，13ａを有する構造でありながら、
積層された薄層基板２の厚さ方向を、上記第１および第
２実施例よりも更に薄くすることができる。次に、本発
明の第４実施例を図１４および図１５に基づき説明す
る。なお、上記各実施例と共通する部分には同一符号を
付し、その共通する部分の詳細な説明は省略する。図１
４に示すように、本実施例のコイル本体１は、７層の薄
層基板２を順次積層して構成され、第１層の上部回路基
板51と第４層のシールド基板53との間に、２層の一次回
路基板16が設けられるとともに、第４層のシールド基板
53と第７層の下部回路基板52との間に、２層の二次回路
基板17が設けられている。また、上部回路基板51を構成
する薄層基板２の最上面部55、および下部回路基板52を
構成する薄層基板２の最下面部56は、磁芯41との電気的
な接触を避けるために、導電パターンがエッチング処理
により予め除去されている。図１５は上部回路基板51の
最上面部55側の構成を示しているが、外部との電気的な
接続を図るために、めっきスルーホールに接続されたラ
ンド５，９，10，65，９ａ，10ａのみが形成され、下部
回路基板52の最下面部56も、同様に導電パターンを形成
しない構成となっている。また、一次回路基板16および
二次回路基板17には、薄層基板２の両面に第１および第
２の導電パターン12，12ａが形成される。

【００５３】上記実施例では、シールド基板53の一側上
部に一次回路基板16を積層し、シールド基板53の他側下
部に二次回路基板17を積層しているので、このシールド
基板53によって一次回路基板16と二次回路基板17間全体
の浮遊容量を、単一のシールド基板53によって効果的に
減らすことが可能となる。また、第１および第２の導電
パターン12，12ａを薄層基板２の両面に形成しているた
め、薄層基板２の片面のみ第１および第２の導電パター
ン12，12ａを形成した場合に比べて、薄層基板２の層数
を減らすことが可能となる。したがって、２個の第１お
よび第２のトランス13，13ａを有する構造でありなが
ら、積層された薄層基板２の厚さ方向を上記各実施例以
上に更に薄くすることができる。

【００５４】なお、本発明は上記各実施例に限らず、本
発明の要旨の範囲内で適宜変形が可能である。

【００５５】

【発明の効果】請求項１記載のインダクタンス素子は、
第１のコイル部に対応して設けられた第１の磁芯と、第
２のコイル部に対応して設けられた第２の磁芯とを備
え、前記第１のコイル部および第２のコイル部は、共通
する薄層基板に第１の導電パターンと第２の導電パター
ンとを各々形成し、前記薄層基板を複数積層して前記第
１の導電パターンおよび第２の導電パターンを巻線状に
配置して構成されるとともに、前記第１の導電パターン
および第２の導電パターンが同一の前記薄層基板の内部
でパターン接続されるものであり、第１および第２のコ
イル部の部品の共通化を図ることが可能となるととも
に、素子間の接触抵抗の影響を受けることなく、第１お
よび第２のコイル部を直列接続あるいは並列接続するこ
とができる。

【００５６】また、請求項２記載のインダクタンス素子
は、前記請求項１の構成において、前記第１の導電パタ
ーンは、第１のトランスの一次回路パターンおよび二次
回路パターンを構成する一方、前記第２の導電パターン
は、第２のトランスの一次回路パターンおよび二次回路
パターンを構成して、前記第１および第２のトランスの
各一次回路パターンを共通の前記薄層基板に形成した一
次回路基板と、前記第１および第２のトランスの各二次
回路パターンを共通の前記薄層基板に形成した二次回路
基板とを積層し、この積層された前記薄層基板の層間
に、シールド層を形成したシールド基板を配設したもの
であり、一次回路基板と二次回路基板間に存在する浮遊
容量を減らすことができる。

【００５７】また、請求項３記載のインダクタンス素子
は、前記請求項２の構成において、前記シールド基板の
一側に前記一次回路基板を積層し、前記シールド基板の
他側に二次回路基板を積層したものであり、一次回路基
板と二次回路基板間全体の浮遊容量を、単一のシールド
基板によって効果的に減らすことが可能となる。

【００５８】また、請求項４記載のインダクタンス素子
は、前記請求項２の構成において、前記積層基板の両面
に前記第１の導電パターンおよび第２の導電パターンを
形成したものであり、２個の第１および第２のトランス
を有する構造でありながら、積層された薄層基板の厚さ
方向をに更に薄くすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す全体の分解斜視図で
ある。

【図２】同上第２層となる一次回路基板の正面図であ
る。

【図３】同上第４層となる一次回路基板の正面図であ
る。

【図４】同上第６層となる一次回路基板の正面図であ
る。

【図５】同上第８層となる一次回路基板の正面図であ
る。

【図６】同上二次回路基板の正面図である。

【図７】同上図１で得られたトランスの回路図である。

【図８】本発明の第２実施例を示すコイル本体の概略説
明図である。

【図９】同上上部回路基板の正面図である。

【図１０】同上下部回路基板の正面図である。

【図１１】同上シールド基板の正面図である。

【図１２】同上得られたトランスの回路図である。

【図１３】本発明の第３実施例を示す一次回路基板の正
面図である。

【図１４】本発明の第４実施例を示すコイル本体の概略
説明図である。

【図１５】同上上部回路基板の正面図である。

【符号の説明】

２薄層基板 11 第１のコイル部 11ａ第２のコイル部 12 第１の導電パターン 12ａ第２の導電パターン13 第１のトランス 13ａ第２のトランス 14，14ａ一次回路パターン 15，15ａ二次回路パターン 16 一次回路基板 17 二次回路基板 42 第１の磁芯 42ａ第２の磁芯

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩ // Ｈ０１Ｆ 19/00 Ｈ０１Ｆ 31/00 ＤＡ (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01F 27/255 H01F 27/28 H01F 30/00 H01F 37/00 H01F 19/00

Claims

(57)【特許請求の範囲】

【請求項１】第１のコイル部に対応して設けられた第
１の磁芯と、第２のコイル部に対応して設けられた第２
の磁芯とを備え、前記第１のコイル部および第２のコイ
ル部は、共通する薄層基板に第１の導電パターンと第２
の導電パターンとを各々形成し、前記薄層基板を複数積
層して前記第１の導電パターンおよび第２の導電パター
ンを巻線状に配置して構成されるとともに、前記第１の
導電パターンおよび第２の導電パターンが同一の前記薄
層基板の内部でパターン接続されるものであることを特
徴とするインダクタンス素子。
【請求項２】前記第１の導電パターンは、第１のトラ
ンスの一次回路パターンおよび二次回路パターンを構成
する一方、前記第２の導電パターンは、第２のトランス
の一次回路パターンおよび二次回路パターンを構成し
て、前記第１および第２のトランスの各一次回路パター
ンを共通の前記薄層基板に形成した一次回路基板と、前
記第１および第２のトランスの各二次回路パターンを共
通の前記薄層基板に形成した二次回路基板とを積層し、
この積層された前記薄層基板の層間に、シールド層を形
成したシールド基板を配設したことを特徴とする請求項
１記載のインダクタンス素子。
【請求項３】前記シールド基板の一側に前記一次回路
基板を積層し、前記シールド基板の他側に二次回路基板
を積層したことを特徴とする請求項２記載のインダクタ
ンス素子。
【請求項４】前記積層基板の両面に前記第１の導電パ
ターンおよび第２の導電パターンを形成したことを特徴
とする請求項２記載のインダクタンス素子。