JP2765583B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はMOS素子を用いた半導体メモリ装置に関す
る。

［従来の技術］ MOSトランジスタをメモリ素子とする半導体メモリ装
置において、集積密度を向上させた装置が特開昭61−28
7164号公報に開示されている。

ここに開示された装置は第４図に示すように半導体基
板上に帯状のポリシリコン層100と帯状の拡散層101とを
格子状に形成してMOS素子によるメモリ領域103を形成し
たものである。ポリシリコン層100はメモリのワードラ
インを構成し、一方拡散層101はビットラインを構成す
る。

［発明が解決すべき課題］ しかしながら、第４図に示した構成では拡散層101上
の寄生インピーダンスが大きくなるため、メモリの動作
スピード面としてはマイナスである。

それに対する対策としてビットラインに拡散層とAl等
の金属配線を合わせて形成して寄生インピーダンスを減
らす方法がある。

しかし従来技術では、Al等の金属配線を用いるのにコ
ンタクトを必要とし、一方、各拡散層間隔を狭くしても
それぞれの拡散層上に金属配線をつくる微細加工技術が
伴わず、メモリ素子パターンの高密度化の妨げとなって
いた。

この発明は上述の形式のメモリ素子において、パター
ンの高密度化を可能にした半導体メモリ装置を提供する
ことを目的とする。

［課題を解決する手段］ 上述の目的を達成するために、この発明は基板上に帯
状ポリシリコン層と帯状拡散層とを格子状に形成すると
ともに、拡散層１本おきに金属配線層を形成してビット
ライン上の寄生インピーダンスを低下するとともに、相
隣る金属配線層が形成された拡散層とその間にある金属
配線層が形成されない拡散層とによって２個のMOS素子
を形成し、これによってMOS素子したがってメモリ素子
の集積密度を高める。

この発明においては上記のように構成された２個一対
のMOS素子を選択する素子を同一基板上に設けることが
できる。

［実施例］ 以下にこの発明の実施例を図面とともに説明する。

第１図においてＰ＋基板１上に所定間隔で帯状のポリ
シリコン層にてなるポリシリコンライン２−1,2−2,2−
3,2−４（以下代表して２で表す）が図上横方向に複数
条形成され、一方帯状のＮ＋拡散層にてなる拡散ライン
３−1,3−2,3−3,3−4,3−5,3−６（以下代表して３で
表す）が図上縦方向に複数条形成され、ポリシリコン層
２と拡散層３とは格子状に形成される。

第１図の実施例においては、図に明らかに示されてい
るように拡散層３上には１本おきにAl等の金属配線層４
が設けられる。即ち図示の実施例では奇数番号の拡散層
３−1,3−3,3−５上に金属配線層４−1,4−2,4−３が設
けられる。

上記の構成によって各拡散ライン３間の各ポリシリコ
ンライン２によってMOSトランジスタのゲートを形成し
このゲートの下にチャンネル部を形成する。これを等価
的に表せば第２図に示すようにソースとドレインがそれ
ぞれ相隣る拡散ライン３間に接続されたMOSトランジス
タ５−１〜５−10（以下代表的に５で表す）,6−１〜６
−3,7−１〜７−３が形成された半導体メモリが構成さ
れたものとなる。なお第２図には第１図のポリシリコン
ライン２−１ないし２−４の拡散層ライン３−１ないし
３−６を図示している。図から判るようにポリシリコン
ライン２−2,2−３はワードラインを、拡散ライン３−
１〜３−６はビットラインを形成している。

このようにこの実施例によればMOS型半導体メモリ装
置において、ゲート電極を兼ねるワードラインがソース
領域とドレイン領域の間に形成されるチャンネルのチャ
ンネル長方向に延びるように形成される。

なおゲートがライン２−１に接続されたMOSトランジ
スタを６−1,6−2,6−３、ゲートがライン２−４に接続
されたMOSトランジスタを７−1,7−2,7−３で示す。

上記の構成において、Al配線ライン４を拡散ライン３
上にコンタクトさせることによって拡散ライン３上の寄
生インピーダンスを減少させている。

そして、たとえばMOSトランジスタ５−１を選択する
ときは、ワードライン２−２をＨ（ハイレベル）にし、
ゲートをオンにする。さらにライン２−１をＬ（ローレ
ベル）としてMOSトランジスタ６−１をオフ、ライン２
−４をＨとしてMOSトランジスタ７−１をオンにする。
さらにMOSトランジスタ８−１をオンにし、かつその出
力ライン10−1,10−３をセンスアンプ11に接続する。

一方MOSトランズシタ８−２をオンとして、ライン10
−２をグラントレベルとする。そこでMOSトランジスタ
７−１をオンとすることでMOSトランジスタ５−１のソ
ースがグランドレベルとなりまたMOSトランジスタ５−
１のドレインはMOSトランジスタ８−１がオンとなって
いるので、ある電圧レベルとなる。これによってMOSト
ランジスタ５−１が選択される。

一方上記の状態でワードライン２−３をＨとするとMO
Sトランジスタ５−６が選択される。

さらにワードライン２−２をＨ、２−３はＬとして、
ライン２−１をＨ、２−４をＬとするとMOSトランジス
タ５−２が選択される。

上記のように拡散ライン３の１本おきに金属配線ライ
ン４を設けることによって、金属配線ライン間隔は従来
のままで２本の金属配線ライン４間に１ワードライン当
たり２個のMOSトランジスタを設けることができるか
ら、金属配線ライン作成の精密度についての制約を受け
ることなくMOSメモリ素子の集積度を高めることができ
る。

そのうえAl等の金属配線を用いるため、メモリとして
の動作スピードの低下も防ぐことが可能となった。

上述した構成のMOSトランジスタメモリアレイを設け
たコラムをA,A′…に示すように多段に形成することが
でき、その際金属配線ライン４を設けない拡散ライン３
−2,3−4,3−６については図示のように適宜長さで切
断、区分してなる拡散層３′−2,3′−4,3′−６を設け
ることにより、これらの拡散ラインの寄生インピーダン
スを減少させ、動作スピードを向上させることが可能と
なる。

また上述の構成においてはMOSトランジスタ５−１が
オンすると、このトランジスタ５−１のソースドレイン
に電位差を生じ、電流がソースドレイン間に流れる際、
メモリセル部を流れる電流はMOSトランジスタ５−１と
７−１だけであり、メモリセルに流れる電流を減らして
メモリとしてのスピードを遅らせることを防げる。

ここで拡散層３−2,3−4,3−６は各MOSトランジスタ
５のソースとドレインを共有している。それにより従来
のNOR型タイプのメモリセルでビットラインとGNDライン
を分けて使っていたものが１本のラインで共有すること
が可能となりコラムラインを減少させてメモリセル部の
面積を小さくできる。これは大容量メモリにおいては有
効である。

第３図はこの発明の他の実施例を示し、第１図と第２
図に示した実施例にMOSトランジスタ８−1,8−2,8−３
に直列にMOSトランジスタ12−1,12−2,12−３を挿入
し、さらにライン２−１と２−４とにノアゲート13を接
続し、このノアゲート13の出力をインバータ14を介して
上記MOSトランジスタ12−1,12−2,12−３のゲートに接
続したものである。ノアゲート13とインバータ14に代え
てオアゲートを用いてもよい。

上記の構成によればライン２−１と２−４のどちらか
一方がＨのとき、ライン２−５がＨとなり、MOSトラン
ジスタ12−1,12−2,12−３がオンとなりビットライン３
−1,3−3,3−５はそれぞれMOSトランジタ12−1,12−2,1
2−３を介してセンスアンプ11,クランドに接続され、メ
モリ装置としては作動状態となる。

ライン２−1,2−４がともにＬのとき、すなわち当該
コラムを使用しないときはMOSトランジスタ12−1,12−
2,12−３はオフとなる。一方各ビットライン即ち拡散ラ
イン５は各コラム単位で区分して切っておく。このよう
にすることによって、上記MOSトランジスタ12−1,12−
2,12−３をオフとすると、メモリ装置中の拡散ライン５
の拡散容量は全コラム長分ではなく各コラム毎の短い長
さに限られる。

したがって拡散ラインの静電容量を低減させることが
でき、半導体メモリ装置で問題となるビットライン遅れ
を低減することができる。

従来からこの種の半導体メモリ装置においてはメモリ
素子の非作動時にビットラインを予めある電位に保持、
即ちプレチャージしておいて、動作時の高速化を図るよ
うにしている。

MOSトランジスタ９−1,9−2,9−３は各ビットライン
３−１〜３−６にプレチャージ電位を供給するものであ
りソースとドレインはプレチャージ電源（図示せず）と
各ビットライン３−1,3−3,3−５間に接続されゲートは
プレチャージ指示回路16に接続される。

そして、トランジスタ８−1,8−2,8−３がオフである
とき、即ちコラムラインが非選択のときは指示回路16の
信号によってMOSトランジスタ９−1,9−2,9−３をオン
とすることによりプレチャージ電位をビットライン３−
1,3−3,3−５に供給して各ビットライン３−１〜３−６
をプレチャージレベルに保つことができる。

プレチャージ電位を供給するMOSトランジスタ９−1,9
−2,9−３はビットライン２本に１個でよいからプレチ
ャージ供給用MOSトランジスタの数を減らすことができ
る。

これらのMOSトランジスタ９−1,9−2,9−３は金属配
線４を用いてビットラインに接続されるから、プレチャ
ージ電位からの変化時間も減少できメモリとしてのアク
セススピードを向上できる。

［発明の効果］ 以上詳述したように、この発明は半導体基板上に形成
した拡散層にてなるビットライン１本おきに該拡散層上
に金属配線ラインを設けたから、拡散層のみの場合に比
して寄生インピーダンスを低減させることができ、ひい
ては半導体メモリ装置の動作スピードを向上できる。

しかも金属配線ラインは拡散層１本おきに形成するの
で、金属配線ライン形成に要する微細加工技術は各拡散
層毎に金属ラインを形成する場合に比して容易となり、
かつ各拡散層、ビットラインの間隔を縮小できるからMO
Sトランジタ素子の集積密度を高めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の集積回路のパターンを示
す平面図、第２図は第１図の回路の一部を示す回路図、
第３図はこの発明の他の実施例を示す回路図、第４図は
従来の半導体メモリ装置の一例を示す平面図である。 １……半導体基板、2,2−1,2−2,2−3,2−４……ポリシ
リコンライン、3,3−1,3−2,3−3,3−4,3−5,3−６……
拡散ライン、4,4−1,4−2,4−３……金属配線ライン、
５−1,5−2,5−３……MOSトランジスタ、６−1,6−2,6
−3,7−1,7−2,7−3,8−1,8−2,8−３……MOSトランジ
スタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹田 茂己 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 昭62−271461（ＪＰ，Ａ) 特開 昭59−4159（ＪＰ，Ａ) 特開 昭63−141（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に帯状のポリシリコンライン
   と帯状の拡散ラインとを格子状に形成して、各格子毎に
   ポリシリコンラインをゲートとし、このポリシリコンラ
   インの両側の拡散ラインをソースとドレインとするMOS
   トランジスタとするとともに、ポリシリコンラインが半
   導体メモリ装置のワードラインを兼ねる一方拡散ライン
   がビットラインを兼ねるようにした半導体メモリ装置に
   おいて、１本おきの拡散ライン上に金属配線層を設けた
   ことを特徴とする半導体メモリ装置。