JP3085472B2 - 半導体集積回路装置及びその形成方法 - Google Patents
半導体集積回路装置及びその形成方法Info
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、横型構造のマスクＲＯＭ（Ｒead Ｏnly Ｍ
emory）を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
関し、特に、横型構造のマスクＲＯＭ（Ｒead Ｏnly Ｍ
emory）を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】横型構造のマスクＲＯＭは、行方向に平
行に延在するデータ線と列方向に延在するワード線との
交差部に１ビット（［bit］ ）の情報を記憶するメモリ
セルが配置される。このメモリセルはＭＯＳＦＥＴで構
成されており、このＭＯＳＦＥＴのゲート電極にワード
線が接続され、ソース領域にソース線が接続され、ドレ
イン領域にデータ線が接続される。
行に延在するデータ線と列方向に延在するワード線との
交差部に１ビット（［bit］ ）の情報を記憶するメモリ
セルが配置される。このメモリセルはＭＯＳＦＥＴで構
成されており、このＭＯＳＦＥＴのゲート電極にワード
線が接続され、ソース領域にソース線が接続され、ドレ
イン領域にデータ線が接続される。
【０００３】前記ワード線はＭＯＳＦＥＴのゲート電極
のゲート幅方向の端部に一体に構成されかつ電気的に接
続される。つまり、ワード線は、ＭＯＳＦＥＴのゲート
電極と同一ゲート材で形成され、若しくは同一製造工程
で形成される。ソース線は、ＭＯＳＦＥＴのソース領域
と一体に構成されかつ電気的に接続され、半導体領域
（拡散層）で構成される。データ線は、前記ワード線よ
りも上層の配線層に形成されたアルミニウム合金配線で
形成され、このアルミニウム合金配線の下地絶縁膜であ
る層間絶縁膜に形成された接続孔を通してメモリセルに
接続される。アルミニウム合金配線は、前述のワード
線、ソース線の夫々に比べて抵抗値が小さく、メモリセ
ルに記憶された情報の読出し動作速度の高速化を図れ
る。
のゲート幅方向の端部に一体に構成されかつ電気的に接
続される。つまり、ワード線は、ＭＯＳＦＥＴのゲート
電極と同一ゲート材で形成され、若しくは同一製造工程
で形成される。ソース線は、ＭＯＳＦＥＴのソース領域
と一体に構成されかつ電気的に接続され、半導体領域
（拡散層）で構成される。データ線は、前記ワード線よ
りも上層の配線層に形成されたアルミニウム合金配線で
形成され、このアルミニウム合金配線の下地絶縁膜であ
る層間絶縁膜に形成された接続孔を通してメモリセルに
接続される。アルミニウム合金配線は、前述のワード
線、ソース線の夫々に比べて抵抗値が小さく、メモリセ
ルに記憶された情報の読出し動作速度の高速化を図れ
る。
【０００４】最近、横型構造のマスクＲＯＭは、半導体
記憶装置のみに使用されるものの他に、ＰＬＡ（Ｐrogr
amable Ｌogic Ａrray）等、論理回路として、又はマイ
クロプロセッサ等、論理回路に搭載される記憶回路とし
て使用される。このように使用される横型構造のマスク
ＲＯＭは周辺回路に２層の配線層（例えばアルミニウム
合金配線）が構成される。
記憶装置のみに使用されるものの他に、ＰＬＡ（Ｐrogr
amable Ｌogic Ａrray）等、論理回路として、又はマイ
クロプロセッサ等、論理回路に搭載される記憶回路とし
て使用される。このように使用される横型構造のマスク
ＲＯＭは周辺回路に２層の配線層（例えばアルミニウム
合金配線）が構成される。
【０００５】前記周辺回路は、前記複数個のメモリセル
が配列されたメモリセルアレイの周囲に配置されるデコ
ーダ回路、センスアンプ回路、バッファ回路等、メモリ
セルに記憶された情報の読出し動作を制御する回路であ
る。前記２層の配線層は、周辺回路を構成する素子例え
ばＭＯＳＦＥＴ間や回路間を結線する配線の余分な引き
回しや迂回を低減し、配線長を短縮できるので、信号伝
達速度を速め、横型構造のマスクＲＯＭの情報の読出し
動作速度の高速化を図れる。また、２層の配線層は、前
述のように配線の余分な引き回しや迂回を低減し、配線
の占有面積を低減できるので、横型構造のマスクＲＯＭ
の集積度を向上できる。
が配列されたメモリセルアレイの周囲に配置されるデコ
ーダ回路、センスアンプ回路、バッファ回路等、メモリ
セルに記憶された情報の読出し動作を制御する回路であ
る。前記２層の配線層は、周辺回路を構成する素子例え
ばＭＯＳＦＥＴ間や回路間を結線する配線の余分な引き
回しや迂回を低減し、配線長を短縮できるので、信号伝
達速度を速め、横型構造のマスクＲＯＭの情報の読出し
動作速度の高速化を図れる。また、２層の配線層は、前
述のように配線の余分な引き回しや迂回を低減し、配線
の占有面積を低減できるので、横型構造のマスクＲＯＭ
の集積度を向上できる。
【０００６】この横型構造のマスクＲＯＭは、大容量化
を目的とする論理回路として使用されるものについて
は、製造プロセス中、複数個のメモリセルのうち情報が
書込まれるメモリセルつまりＭＯＳＦＥＴのしきい値電
圧を変更し、情報の書込みを行うことが主流である。し
きい値電圧の変更は、ＭＯＳＦＥＴのゲート電極を形成
した後、データ線との間の層間絶縁膜を形成する前に、
イオン打込み技術を利用し、前記ゲート電極を通してチ
ャネル領域に不純物を導入することで行われる。
を目的とする論理回路として使用されるものについて
は、製造プロセス中、複数個のメモリセルのうち情報が
書込まれるメモリセルつまりＭＯＳＦＥＴのしきい値電
圧を変更し、情報の書込みを行うことが主流である。し
きい値電圧の変更は、ＭＯＳＦＥＴのゲート電極を形成
した後、データ線との間の層間絶縁膜を形成する前に、
イオン打込み技術を利用し、前記ゲート電極を通してチ
ャネル領域に不純物を導入することで行われる。
【０００７】この情報の書込み方法は、ドレイン側に隣
接するビット間の拡散層を分離する必要がなく、２ビッ
ト毎に１個のコンタクトを必要とするので、セルサイズ
が小さく、横型構造のマスクＲＯＭの高集積化つまり大
容量化を図れる。
接するビット間の拡散層を分離する必要がなく、２ビッ
ト毎に１個のコンタクトを必要とするので、セルサイズ
が小さく、横型構造のマスクＲＯＭの高集積化つまり大
容量化を図れる。
【０００８】また、横型構造のマスクＲＯＭは、小容量
化を目的とする論理回路に搭載する記憶回路として使用
されるものについては、製造プロセス中、メモリセルで
あるＭＯＳＦＥＴのドレイン領域とデータ線との接続の
有無で情報の書込みを行うことが主流である。データ線
は周辺回路に２層の配線層を構成する場合においても下
層側の第１層目の配線層に形成され、情報の書込みはデ
ータ線の下地絶縁膜となる層間絶縁膜に接続孔（コンタ
クトホール）を形成するか否かで行われる。
化を目的とする論理回路に搭載する記憶回路として使用
されるものについては、製造プロセス中、メモリセルで
あるＭＯＳＦＥＴのドレイン領域とデータ線との接続の
有無で情報の書込みを行うことが主流である。データ線
は周辺回路に２層の配線層を構成する場合においても下
層側の第１層目の配線層に形成され、情報の書込みはデ
ータ線の下地絶縁膜となる層間絶縁膜に接続孔（コンタ
クトホール）を形成するか否かで行われる。
【０００９】この情報の書込み方法は、製造プロセスに
おいて、情報の書込み工程後、データ線、層間絶縁膜、
第２層目の配線層、保護膜の夫々を順次形成する工程が
行われ、情報の書込み工程が製造プロセスの終段側にあ
るので、情報の書込み工程後、製造プロセスが終了する
（製品が完成する）までに要する時間を短縮できる。ま
た、この情報の書込み方法は、層間絶縁膜に接続孔を形
成するマスクのパターンを変更するだけで、製造プロセ
スで使用するマスクの枚数を増加しない。
おいて、情報の書込み工程後、データ線、層間絶縁膜、
第２層目の配線層、保護膜の夫々を順次形成する工程が
行われ、情報の書込み工程が製造プロセスの終段側にあ
るので、情報の書込み工程後、製造プロセスが終了する
（製品が完成する）までに要する時間を短縮できる。ま
た、この情報の書込み方法は、層間絶縁膜に接続孔を形
成するマスクのパターンを変更するだけで、製造プロセ
スで使用するマスクの枚数を増加しない。
【００１０】また、この情報の書込み方式は、ドレイン
側に隣接するビット間の拡散層を分離する必要があり、
１ビット毎にコンタクトの形成の有無を必要とするの
で、前記しきい値電圧の変更により書込みを行う横型マ
スクＲＯＭに比べてセルサイズが大きくなる。
側に隣接するビット間の拡散層を分離する必要があり、
１ビット毎にコンタクトの形成の有無を必要とするの
で、前記しきい値電圧の変更により書込みを行う横型マ
スクＲＯＭに比べてセルサイズが大きくなる。
【００１１】なお、メモリセルとデータ線との接続の有
無で情報の書込みが行われる横型構造のマスクＲＯＭに
ついては、例えば、アイ イー ディー エム、１９８３
年、第５７７頁（IEDM,1983,p.577）に記載される。
無で情報の書込みが行われる横型構造のマスクＲＯＭに
ついては、例えば、アイ イー ディー エム、１９８３
年、第５７７頁（IEDM,1983,p.577）に記載される。
【００１２】
【発明が解決しようとする課題】前述の横型構造のマス
クＲＯＭは、周辺回路に２層の配線層を構成するにもか
かわらず、メモリセルアレイにおいてはデータ線として
２層の配線層のうちの第１層目の配線層のみを使用す
る。このため、横型構造のマスクＲＯＭは、前述のいず
れの情報の書込み方法においても、第２層目の配線層を
形成しないと製造プロセスが終了せず、この第２層目の
配線層を形成する工程に相当する分、製造プロセスが終
了するまでに要する時間が長くなる。
クＲＯＭは、周辺回路に２層の配線層を構成するにもか
かわらず、メモリセルアレイにおいてはデータ線として
２層の配線層のうちの第１層目の配線層のみを使用す
る。このため、横型構造のマスクＲＯＭは、前述のいず
れの情報の書込み方法においても、第２層目の配線層を
形成しないと製造プロセスが終了せず、この第２層目の
配線層を形成する工程に相当する分、製造プロセスが終
了するまでに要する時間が長くなる。
【００１３】また、前述の横型構造のマスクＲＯＭは、
周辺回路に２層の配線層を構成するにもかかわらず、メ
モリセルアレイにおいては１層の配線層を使用する。こ
のため、横型構造のマスクＲＯＭは配線層の有効な利用
をしていない。
周辺回路に２層の配線層を構成するにもかかわらず、メ
モリセルアレイにおいては１層の配線層を使用する。こ
のため、横型構造のマスクＲＯＭは配線層の有効な利用
をしていない。
【００１４】本発明の目的は、横型構造のマスクＲＯＭ
を備えた半導体集積回路装置において、情報の書込み工
程から製造プロセスの終了までに要する時間を短縮する
（工完の短縮化を図る）とともに、配線層の有効利用を
図ることが可能な技術を提供することにある。
を備えた半導体集積回路装置において、情報の書込み工
程から製造プロセスの終了までに要する時間を短縮する
（工完の短縮化を図る）とともに、配線層の有効利用を
図ることが可能な技術を提供することにある。
【００１５】本発明の他の目的は、前記目的を達成し、
横型構造のマスクＲＯＭの動作速度の高速化を図ること
が可能な技術を提供することにある。
横型構造のマスクＲＯＭの動作速度の高速化を図ること
が可能な技術を提供することにある。
【００１６】本発明の他の目的は、前記目的を達成し、
横型構造のマスクＲＯＭの集積度を向上することが可能
な技術を提供することにある。
横型構造のマスクＲＯＭの集積度を向上することが可能
な技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１９】（１）データ線にドレイン領域が接続さ
れ、ゲート電極にワード線が接続され、ソース領域にソ
ース線が接続されるＭＩＳＦＥＴをメモリセルとする横
型構造のマスクＲＯＭを備えた半導体集積回路装置にお
いて、前記横型構造のマスクＲＯＭのメモリセルアレイ
に、メモリセルであるＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成し、この
複数層の配線層の最上層にメモリセルに接続されるデー
タ線を構成し、前記メモリセルのドレイン領域とデータ
線との間の接続の有無で情報の書込みを行う。
れ、ゲート電極にワード線が接続され、ソース領域にソ
ース線が接続されるＭＩＳＦＥＴをメモリセルとする横
型構造のマスクＲＯＭを備えた半導体集積回路装置にお
いて、前記横型構造のマスクＲＯＭのメモリセルアレイ
に、メモリセルであるＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成し、この
複数層の配線層の最上層にメモリセルに接続されるデー
タ線を構成し、前記メモリセルのドレイン領域とデータ
線との間の接続の有無で情報の書込みを行う。
【００２０】（２）データ線にドレイン領域が接続さ
れ、ゲート電極にワード線が接続され、ソース領域にソ
ース線が接続されるＭＩＳＦＥＴをメモリセルとする横
型構造のマスクＲＯＭを備えた半導体集積回路装置にお
いて、前記横型構造のマスクＲＯＭのメモリセルアレイ
に、メモリセルであるＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成し、この
複数層の配線層の最上層にメモリセルに接続されるデー
タ線を構成し、前記複数層の配線層の最上層よりも下層
にメモリセルに接続されるワード線若しくはソース線を
構成するとともに、前記メモリセルのドレイン領域とデ
ータ線との間の接続の有無で情報の書込みを行う。
れ、ゲート電極にワード線が接続され、ソース領域にソ
ース線が接続されるＭＩＳＦＥＴをメモリセルとする横
型構造のマスクＲＯＭを備えた半導体集積回路装置にお
いて、前記横型構造のマスクＲＯＭのメモリセルアレイ
に、メモリセルであるＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成し、この
複数層の配線層の最上層にメモリセルに接続されるデー
タ線を構成し、前記複数層の配線層の最上層よりも下層
にメモリセルに接続されるワード線若しくはソース線を
構成するとともに、前記メモリセルのドレイン領域とデ
ータ線との間の接続の有無で情報の書込みを行う。
【００２１】（３）データ線、ワード線及びソース線に
接続されるメモリセルを複数個配列してメモリセルアレ
イを構成し、このメモリセルアレイの周囲に前記メモリ
セルの動作を制御しかつＭＩＳＦＥＴを主体に配置した
周辺回路を構成する横型構造のマスクＲＯＭを備えた半
導体集積回路装置において、前記横型構造のマスクＲＯ
Ｍの周辺回路に、そのＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成するとと
もに、前記メモリセルアレイに、前記複数層の配線層の
最上層と同一配線層に形成されるデータ線を構成し、か
つ前記複数層の配線層の最上層よりも下層の配線層と同
一配線層にワード線若しくはソース線を構成し、前記メ
モリセルとデータ線との間の接続の有無で情報の書込み
を行う。
接続されるメモリセルを複数個配列してメモリセルアレ
イを構成し、このメモリセルアレイの周囲に前記メモリ
セルの動作を制御しかつＭＩＳＦＥＴを主体に配置した
周辺回路を構成する横型構造のマスクＲＯＭを備えた半
導体集積回路装置において、前記横型構造のマスクＲＯ
Ｍの周辺回路に、そのＭＩＳＦＥＴのゲート電極よりも
上層の配線層に形成され、かつ前記ゲート電極よりも小
さな抵抗値で形成される複数層の配線層を構成するとと
もに、前記メモリセルアレイに、前記複数層の配線層の
最上層と同一配線層に形成されるデータ線を構成し、か
つ前記複数層の配線層の最上層よりも下層の配線層と同
一配線層にワード線若しくはソース線を構成し、前記メ
モリセルとデータ線との間の接続の有無で情報の書込み
を行う。
【００２２】（４）入力信号線と積項線との交差部に配
置されるＡＮＤ型セル、前記積項線と出力信号線との交
差部に配置されるＯＲ型セルの夫々を組合せて論理関数
が形成されるＰＬＡを備えた半導体集積回路装置の形成
方法において、前記ＰＬＡの出力信号線を形成し、この
出力信号線とＯＲ型セルとの接続の有無により第１情報
を書込むとともに、前記出力信号線と同一配線層に、前
記ＡＮＤ型セルに接続される入力信号線の裏打ち配線を
形成する工程と、前記ＰＬＡの積項線を形成し、この積
項線とＡＮＤ型セルとの接続の有無により第２情報を書
込むとともに、前記積項線と同一配線層に、前記ＯＲ型
セルに接続される積項線の裏打ち配線を形成する工程と
を備える。
置されるＡＮＤ型セル、前記積項線と出力信号線との交
差部に配置されるＯＲ型セルの夫々を組合せて論理関数
が形成されるＰＬＡを備えた半導体集積回路装置の形成
方法において、前記ＰＬＡの出力信号線を形成し、この
出力信号線とＯＲ型セルとの接続の有無により第１情報
を書込むとともに、前記出力信号線と同一配線層に、前
記ＡＮＤ型セルに接続される入力信号線の裏打ち配線を
形成する工程と、前記ＰＬＡの積項線を形成し、この積
項線とＡＮＤ型セルとの接続の有無により第２情報を書
込むとともに、前記積項線と同一配線層に、前記ＯＲ型
セルに接続される積項線の裏打ち配線を形成する工程と
を備える。
【００２３】
【作用】上述した手段（１）によれば、前記メモリセル
の情報の書込みが最上層の配線層に形成されるデータ線
とメモリセルとの接続の有無で行え、この情報の書込み
が製造プロセス上の最上層の配線層を形成する前の（接
続孔を形成する工程である）最終段で行えるので、横型
構造のマスクＲＯＭの情報書込み工程から製造プロセス
の終了までに要する時間を短縮できる（工完短縮）。
の情報の書込みが最上層の配線層に形成されるデータ線
とメモリセルとの接続の有無で行え、この情報の書込み
が製造プロセス上の最上層の配線層を形成する前の（接
続孔を形成する工程である）最終段で行えるので、横型
構造のマスクＲＯＭの情報書込み工程から製造プロセス
の終了までに要する時間を短縮できる（工完短縮）。
【００２４】上述した手段（２）によれば、前記手段
（１）の作用効果の他に、前記ワード線若しくはソース
線の信号伝達速度を速め、メモリセルに記憶される情報
の読出し動作速度を速くできるので、横型構造のマスク
ＲＯＭの動作速度の高速化を図れる。
（１）の作用効果の他に、前記ワード線若しくはソース
線の信号伝達速度を速め、メモリセルに記憶される情報
の読出し動作速度を速くできるので、横型構造のマスク
ＲＯＭの動作速度の高速化を図れる。
【００２５】上述した手段（３）によれば、前記手段
（２）の作用効果の他に、横型構造のマスクＲＯＭの周
辺回路において、配線層を複数層にし、交差配線がで
き、配線の引き回しや迂回を低減し、配線長を短縮でき
るので、信号伝達速度を速め、動作速度の高速化を図れ
るとともに、若しくは配線の占有面積を縮小し、高集積
化を図れるとともに、周辺回路の複数層の配線層を利用
し、メモリセルアレイのデータ線、ソース線、ワード線
のうち、少なくともいずれか２つを低抵抗化できるの
で、情報の読出し動作速度の高速化を図れる。
（２）の作用効果の他に、横型構造のマスクＲＯＭの周
辺回路において、配線層を複数層にし、交差配線がで
き、配線の引き回しや迂回を低減し、配線長を短縮でき
るので、信号伝達速度を速め、動作速度の高速化を図れ
るとともに、若しくは配線の占有面積を縮小し、高集積
化を図れるとともに、周辺回路の複数層の配線層を利用
し、メモリセルアレイのデータ線、ソース線、ワード線
のうち、少なくともいずれか２つを低抵抗化できるの
で、情報の読出し動作速度の高速化を図れる。
【００２６】上述した手段（４）によれば、ＰＬＡの第
１情報の書込み（例えばメーカー側での情報の書込み）
を固定情報の書込みとし、第２情報の書込み（例えばユ
ーザー側での情報の書込み）だけで所定の論理関数を形
成でき（ＰＬＡの情報の書込みを２段階で行い）、この
第２情報の書込みが製造プロセス上の最上層の配線層を
形成する工程前（接続孔を形成する工程）つまり最終段
で行えるので、工完短縮を図れるとともに、出力信号線
を形成する工程を利用し、入力信号線の裏打ち配線を形
成し、積項線を形成する工程を利用し、積項線（ＯＲ型
セルアレイの積項線）の裏打ち配線を形成できるので、
配線の有効利用ができる。また、入力信号線、積項線
（ＯＲ型セルアレイの積項線）の夫々に裏打ち配線を形
成することにより、信号伝達速度を速め、ＰＬＡの動作
速度の高速化を図れる。
１情報の書込み（例えばメーカー側での情報の書込み）
を固定情報の書込みとし、第２情報の書込み（例えばユ
ーザー側での情報の書込み）だけで所定の論理関数を形
成でき（ＰＬＡの情報の書込みを２段階で行い）、この
第２情報の書込みが製造プロセス上の最上層の配線層を
形成する工程前（接続孔を形成する工程）つまり最終段
で行えるので、工完短縮を図れるとともに、出力信号線
を形成する工程を利用し、入力信号線の裏打ち配線を形
成し、積項線を形成する工程を利用し、積項線（ＯＲ型
セルアレイの積項線）の裏打ち配線を形成できるので、
配線の有効利用ができる。また、入力信号線、積項線
（ＯＲ型セルアレイの積項線）の夫々に裏打ち配線を形
成することにより、信号伝達速度を速め、ＰＬＡの動作
速度の高速化を図れる。
【００２７】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００２８】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２９】
【実施例】（実 施 例 １）本実施例１は、横型構造の
マスクＲＯＭのみで半導体記憶装置を構成する、若しく
は論理回路に搭載される記憶装置として横型構造のマス
クＲＯＭを使用する場合に本発明を適用した、本発明の
第１実施例である。
マスクＲＯＭのみで半導体記憶装置を構成する、若しく
は論理回路に搭載される記憶装置として横型構造のマス
クＲＯＭを使用する場合に本発明を適用した、本発明の
第１実施例である。
【００３０】本発明の実施例１である横型構造のマスク
ＲＯＭの構成を図１（要部断面図）で示す。
ＲＯＭの構成を図１（要部断面図）で示す。
【００３１】図１に示すように、横型構造のマスクＲＯ
Ｍは単結晶珪素からなるｐ- 型半導体基板１を主体に構
成される。メモリセルアレイ、周辺回路のｎチャネルＭ
ＩＳＦＥＴの夫々の形成領域において、前記ｐ- 型半導
体基板１の主面部にはｐ型ウエル領域２が構成される。
また、周辺回路のｐチャネルＭＩＳＦＥＴの形成領域に
おいて、前記ｐ- 型半導体基板１の主面部にはｎ型ウエ
ル領域（図示しない）が構成される。
Ｍは単結晶珪素からなるｐ- 型半導体基板１を主体に構
成される。メモリセルアレイ、周辺回路のｎチャネルＭ
ＩＳＦＥＴの夫々の形成領域において、前記ｐ- 型半導
体基板１の主面部にはｐ型ウエル領域２が構成される。
また、周辺回路のｐチャネルＭＩＳＦＥＴの形成領域に
おいて、前記ｐ- 型半導体基板１の主面部にはｎ型ウエ
ル領域（図示しない）が構成される。
【００３２】前記横型構造のマスクＲＯＭは行方向に平
行に延在するデータ線（ＤＬ）と列方向に延在するワー
ド線（ＷＬ）との交差部に１［bit］ の情報を記憶する
メモリセルが配置される。このメモリセルはデータ線、
ワード線の夫々の延在する方向に複数個配列されメモリ
セルアレイを構成する。このメモリセルアレイの周囲に
は、前記メモリセルの情報の読出し動作を制御する、デ
コーダ回路、センスアンプ回路、バッファ回路等の周辺
回路が配置される。
行に延在するデータ線（ＤＬ）と列方向に延在するワー
ド線（ＷＬ）との交差部に１［bit］ の情報を記憶する
メモリセルが配置される。このメモリセルはデータ線、
ワード線の夫々の延在する方向に複数個配列されメモリ
セルアレイを構成する。このメモリセルアレイの周囲に
は、前記メモリセルの情報の読出し動作を制御する、デ
コーダ回路、センスアンプ回路、バッファ回路等の周辺
回路が配置される。
【００３３】前記メモリセルは、図１の右側に及び図２
（要部平面図）に示すように、ｎチャネルＭＩＳＦＥＴ
Ｑｎ１（例えば、情報が書込まれない素子）若しくはＱ
ｎ２（例えば、情報が書込まれた素子）で構成される。
このｎチャネルＭＩＳＦＥＴＱｎ１若しくはＱｎ２は、
素子分離絶縁膜（フィールド絶縁膜）３及びｐ型チャネ
ルストッパ領域４で周囲を規定され囲まれた領域内にお
いて、ｐ型ウエル領域２の主面に構成される。つまり、
ｎチャネルＭＩＳＦＥＴＱｎ１若しくはＱｎ２はｐ型ウ
エル領域（チャネル形成領域）２、ゲート絶縁膜５、ゲ
ート電極６、ソース領域及びドレイン領域として使用さ
れる一対のｎ+ 型半導体領域７を主体として構成され
る。
（要部平面図）に示すように、ｎチャネルＭＩＳＦＥＴ
Ｑｎ１（例えば、情報が書込まれない素子）若しくはＱ
ｎ２（例えば、情報が書込まれた素子）で構成される。
このｎチャネルＭＩＳＦＥＴＱｎ１若しくはＱｎ２は、
素子分離絶縁膜（フィールド絶縁膜）３及びｐ型チャネ
ルストッパ領域４で周囲を規定され囲まれた領域内にお
いて、ｐ型ウエル領域２の主面に構成される。つまり、
ｎチャネルＭＩＳＦＥＴＱｎ１若しくはＱｎ２はｐ型ウ
エル領域（チャネル形成領域）２、ゲート絶縁膜５、ゲ
ート電極６、ソース領域及びドレイン領域として使用さ
れる一対のｎ+ 型半導体領域７を主体として構成され
る。
【００３４】前記ｎチャネルＭＩＳＦＥＴＱｎ１若しく
はＱｎ２のゲート電極６はゲート材例えば多結晶珪素膜
で形成され、この多結晶珪素膜には抵抗値を低減する不
純物が導入される。また、ゲート電極６は、高融点金属
膜若しくは高融点金属珪化膜の単層（ゲート材）、或は
多結晶珪素膜及びその上層に積層した高融点金属膜若し
くは高融点金属珪化膜で形成される積層膜（ゲート材）
で形成してもよい。
はＱｎ２のゲート電極６はゲート材例えば多結晶珪素膜
で形成され、この多結晶珪素膜には抵抗値を低減する不
純物が導入される。また、ゲート電極６は、高融点金属
膜若しくは高融点金属珪化膜の単層（ゲート材）、或は
多結晶珪素膜及びその上層に積層した高融点金属膜若し
くは高融点金属珪化膜で形成される積層膜（ゲート材）
で形成してもよい。
【００３５】前記ゲート電極６はそのゲート幅方向の端
部にワード線（ＷＬ）６が一体に構成されかつ電気的に
接続される。つまり、ワード線６はゲート電極６と同一
導電層で形成され若しくは同一製造工程で形成される。
部にワード線（ＷＬ）６が一体に構成されかつ電気的に
接続される。つまり、ワード線６はゲート電極６と同一
導電層で形成され若しくは同一製造工程で形成される。
【００３６】前記ｎ+ 型半導体領域７は、ゲート電極６
のゲート長方向の両端部の夫々において、ｐ型ウエル領
域２の主面部に形成される。ｎ+ 型半導体領域７は例え
ばイオン打込み法でｎ型不純物を導入することにより形
成する。ｎ+ 型半導体領域７はソース線と一体に構成さ
れかつ電気的に接続される。つまり、ソース線はｎ+型
半導体領域７で構成される。
のゲート長方向の両端部の夫々において、ｐ型ウエル領
域２の主面部に形成される。ｎ+ 型半導体領域７は例え
ばイオン打込み法でｎ型不純物を導入することにより形
成する。ｎ+ 型半導体領域７はソース線と一体に構成さ
れかつ電気的に接続される。つまり、ソース線はｎ+型
半導体領域７で構成される。
【００３７】情報が書込まれないメモリセルであるｎチ
ャネルＭＩＳＦＥＴＱｎ１はドレイン領域に相当するｎ
+ 型半導体領域７にデータ線（ＤＬ）１３が接続され
る。データ線１３はゲート電極６の上層にこのゲート電
極６に比べて小さい抵抗値で形成された２層の配線層の
うち最上層である第２層目の配線層に形成される。デー
タ線１３は例えばアルミニウム合金膜で形成される。こ
のアルミニウム合金膜はエレクトロマイグレーション耐
性を向上するＣｕ、アロイスパイク耐性を向上するＳｉ
の少なくともいずれかが添加されたアルミニウムであ
る。
ャネルＭＩＳＦＥＴＱｎ１はドレイン領域に相当するｎ
+ 型半導体領域７にデータ線（ＤＬ）１３が接続され
る。データ線１３はゲート電極６の上層にこのゲート電
極６に比べて小さい抵抗値で形成された２層の配線層の
うち最上層である第２層目の配線層に形成される。デー
タ線１３は例えばアルミニウム合金膜で形成される。こ
のアルミニウム合金膜はエレクトロマイグレーション耐
性を向上するＣｕ、アロイスパイク耐性を向上するＳｉ
の少なくともいずれかが添加されたアルミニウムであ
る。
【００３８】前記データ線１３は、層間絶縁膜１１の表
面上に延在し、この層間絶縁膜１１に形成された接続孔
（スルーホール）１２を通して一旦中間導電層１０の一
端に接続される。この中間導電層１０は、２層の配線層
のうち下層側となる第１層目の配線層に形成され、同様
にアルミニウム合金膜で形成される。この中間導電層１
０は層間絶縁膜８の表面上に延在し、中間導電層１０の
他端は層間絶縁膜８に形成された接続孔（コンタクトホ
ール）９を通してｎ+ 型半導体領域７に接続される。
面上に延在し、この層間絶縁膜１１に形成された接続孔
（スルーホール）１２を通して一旦中間導電層１０の一
端に接続される。この中間導電層１０は、２層の配線層
のうち下層側となる第１層目の配線層に形成され、同様
にアルミニウム合金膜で形成される。この中間導電層１
０は層間絶縁膜８の表面上に延在し、中間導電層１０の
他端は層間絶縁膜８に形成された接続孔（コンタクトホ
ール）９を通してｎ+ 型半導体領域７に接続される。
【００３９】情報が書込まれたメモリセルであるｎチャ
ネルＭＩＳＦＥＴＱｎ２はドレイン領域に相当するｎ+
型半導体領域７にデータ線１３が接続されない。具体的
には、ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域に
中間導電層１０の他端が接続されるが、層間絶縁膜１１
に接続孔１２が形成されず（情報の書込みが行われ）、
中間導電層１０の一端とデータ線１３とが電気的に接続
されない。つまり、メモリセルの情報の書込みは、デー
タ線１３を配線層の最上層で構成し、このデータ線１３
とメモリセルとを接続するか否かで行われる。
ネルＭＩＳＦＥＴＱｎ２はドレイン領域に相当するｎ+
型半導体領域７にデータ線１３が接続されない。具体的
には、ｎチャネルＭＩＳＦＥＴＱｎ２のドレイン領域に
中間導電層１０の他端が接続されるが、層間絶縁膜１１
に接続孔１２が形成されず（情報の書込みが行われ）、
中間導電層１０の一端とデータ線１３とが電気的に接続
されない。つまり、メモリセルの情報の書込みは、デー
タ線１３を配線層の最上層で構成し、このデータ線１３
とメモリセルとを接続するか否かで行われる。
【００４０】なお、図示しないが、２層の配線層のう
ち、第１層目の配線層には、ワード線６の延在方向と同
一方向に延在し、このワード線６と短絡される裏打ち配
線（シャント用ワード線１０）が、若しくはソース線
（７）の延在方向と同一方向に延在し、このソース線と
短絡される裏打ち配線（１０）が構成される。
ち、第１層目の配線層には、ワード線６の延在方向と同
一方向に延在し、このワード線６と短絡される裏打ち配
線（シャント用ワード線１０）が、若しくはソース線
（７）の延在方向と同一方向に延在し、このソース線と
短絡される裏打ち配線（１０）が構成される。
【００４１】前記周辺回路を構成するｎチャネルＭＩＳ
ＦＥＴＱｎは、図１の左側に示すように、基本的にはメ
モリセルと同様の構造で構成される。つまり、ｎチャネ
ルＭＩＳＦＥＴＱｎは、素子分離絶縁膜３及びｐ型チャ
ネルストッパ領域４で周囲を規定されたｐ型ウエル領域
２の主面に構成され、ｐ型ウエル領域２、ゲート絶縁膜
５、ゲート電極６、ソース領域及びドレイン領域である
一対のｎ+ 型半導体領域７で構成される。この周辺回路
のｎチャネルＭＩＳＦＥＴＱｎ間、若しくはそれで構成
される回路間は、２層の配線層に形成される第１層目の
配線１０及び第２層目の配線１３で結線される。
ＦＥＴＱｎは、図１の左側に示すように、基本的にはメ
モリセルと同様の構造で構成される。つまり、ｎチャネ
ルＭＩＳＦＥＴＱｎは、素子分離絶縁膜３及びｐ型チャ
ネルストッパ領域４で周囲を規定されたｐ型ウエル領域
２の主面に構成され、ｐ型ウエル領域２、ゲート絶縁膜
５、ゲート電極６、ソース領域及びドレイン領域である
一対のｎ+ 型半導体領域７で構成される。この周辺回路
のｎチャネルＭＩＳＦＥＴＱｎ間、若しくはそれで構成
される回路間は、２層の配線層に形成される第１層目の
配線１０及び第２層目の配線１３で結線される。
【００４２】また、周辺回路を構成するｐチャネルＭＩ
ＳＦＥＴは、図示しないが、ｎ型ウエル領域の主面に構
成され、ゲート絶縁膜５、ゲート電極６、ソース領域及
びドレイン領域である一対のｐ+ 型半導体領域で構成さ
れる。
ＳＦＥＴは、図示しないが、ｎ型ウエル領域の主面に構
成され、ゲート絶縁膜５、ゲート電極６、ソース領域及
びドレイン領域である一対のｐ+ 型半導体領域で構成さ
れる。
【００４３】次に、前述の横型構造のマスクＲＯＭの形
成方法について、図３乃至図６（各製造工程毎に示す要
部断面図）を使用し、簡単に説明する。なお、ここでの
説明においては、ｐチャネルＭＩＳＦＥＴの説明は省略
する。
成方法について、図３乃至図６（各製造工程毎に示す要
部断面図）を使用し、簡単に説明する。なお、ここでの
説明においては、ｐチャネルＭＩＳＦＥＴの説明は省略
する。
【００４４】まず、単結晶珪素からなるｐ- 型半導体基
板１の主面部にｐ型ウエル領域２を形成し、この後、ｐ
型ウエル領域２の非活性領域の主面に素子分離絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を形成する。
板１の主面部にｐ型ウエル領域２を形成し、この後、ｐ
型ウエル領域２の非活性領域の主面に素子分離絶縁膜
３、ｐ型チャネルストッパ領域４の夫々を形成する。
【００４５】次に、前記ｐ型ウエル領域２の活性領域の
主面にｐ型不純物を導入し、ｎチャネルＭＩＳＦＥＴの
しきい値電圧をエンハンスメント型に設定する。
主面にｐ型不純物を導入し、ｎチャネルＭＩＳＦＥＴの
しきい値電圧をエンハンスメント型に設定する。
【００４６】次に、前記ｐ型ウエル領域２の活性領域の
主面上にゲート絶縁膜５を形成し、図３に示すように、
ゲート絶縁膜５上にゲート電極６及び図示しないワード
線６を形成する。
主面上にゲート絶縁膜５を形成し、図３に示すように、
ゲート絶縁膜５上にゲート電極６及び図示しないワード
線６を形成する。
【００４７】次に、図４に示すように、ｐ型ウエル領域
２の活性領域の主面部にｎ+ 型半導体領域７を形成す
る。このｎ+ 型半導体領域７を形成する工程により、メ
モリセルアレイにおいて、メモリセルであるｎチャネル
ＭＩＳＦＥＴＱｎ１及びＱｎ２が形成され、周辺回路に
おいて、ｎチャネルＭＩＳＦＥＴＱｎが形成される。
２の活性領域の主面部にｎ+ 型半導体領域７を形成す
る。このｎ+ 型半導体領域７を形成する工程により、メ
モリセルアレイにおいて、メモリセルであるｎチャネル
ＭＩＳＦＥＴＱｎ１及びＱｎ２が形成され、周辺回路に
おいて、ｎチャネルＭＩＳＦＥＴＱｎが形成される。
【００４８】次に、前記ｎチャネルＭＩＳＦＥＴＱｎ
１、Ｑｎ２、Ｑｎの夫々を被覆する層間絶縁膜８を形成
し、この後、この層間絶縁膜８に接続孔９を形成する。
１、Ｑｎ２、Ｑｎの夫々を被覆する層間絶縁膜８を形成
し、この後、この層間絶縁膜８に接続孔９を形成する。
【００４９】次に、図５に示すように、メモリセルアレ
イにおいて、層間絶縁膜８の表面上に中間導電層１０及
び図示しない裏打ち配線（１０）を形成するとともに、
周辺回路において、配線１０を形成する。中間導電層１
０、裏打ち配線、配線１０の夫々は、２層の配線層のう
ちの下層側の第１層目の配線層に形成される。
イにおいて、層間絶縁膜８の表面上に中間導電層１０及
び図示しない裏打ち配線（１０）を形成するとともに、
周辺回路において、配線１０を形成する。中間導電層１
０、裏打ち配線、配線１０の夫々は、２層の配線層のう
ちの下層側の第１層目の配線層に形成される。
【００５０】次に、前記第１層目の配線層を被覆する層
間絶縁膜１１を形成する。この後、図６に示すように、
メモリセルアレイにおいて、層間絶縁膜１１の情報が書
込まれないメモリセルの領域にのみ接続孔１２を形成
し、情報が書込まれるメモリセルの領域には接続孔１２
を形成しない。つまり、メモリセルアレイにおいて、情
報の書込みが行われる。周辺回路においては層間絶縁膜
１１に接続孔１２が形成される。
間絶縁膜１１を形成する。この後、図６に示すように、
メモリセルアレイにおいて、層間絶縁膜１１の情報が書
込まれないメモリセルの領域にのみ接続孔１２を形成
し、情報が書込まれるメモリセルの領域には接続孔１２
を形成しない。つまり、メモリセルアレイにおいて、情
報の書込みが行われる。周辺回路においては層間絶縁膜
１１に接続孔１２が形成される。
【００５１】次に、前記層間絶縁膜１１のメモリセルア
レイの表面上にデータ線１３を形成するとともに、周辺
回路の表面上に配線１３を形成する。データ線１３、配
線１３の夫々は２層の配線層のうちの最上層の第２層目
の配線層に形成される。メモリセルアレイにおいて、情
報が書込まれないメモリセルはデータ線１３に接続さ
れ、情報が書込まれたメモリセルはデータ線１３に接続
されない。
レイの表面上にデータ線１３を形成するとともに、周辺
回路の表面上に配線１３を形成する。データ線１３、配
線１３の夫々は２層の配線層のうちの最上層の第２層目
の配線層に形成される。メモリセルアレイにおいて、情
報が書込まれないメモリセルはデータ線１３に接続さ
れ、情報が書込まれたメモリセルはデータ線１３に接続
されない。
【００５２】この後、前記データ線１３、配線１３の夫
々を被覆する最終保護膜を形成することにより、前述の
図１及び図２に示す横型構造のマスクＲＯＭは完成す
る。
々を被覆する最終保護膜を形成することにより、前述の
図１及び図２に示す横型構造のマスクＲＯＭは完成す
る。
【００５３】このように、データ線（ＤＬ）にドレイン
領域（ｎ+ 型半導体領域７）が接続され、ゲート電極６
にワード線（ＷＬ）６が接続され、ソース領域にソース
線（７）が接続されるｎチャネルＭＩＳＦＥＴＱｎをメ
モリセルとする横型構造のマスクＲＯＭにおいて、前記
横型構造のマスクＲＯＭのメモリセルアレイに、メモリ
セルであるＭＩＳＦＥＴＱｎのゲート電極６よりも上層
の配線層に形成され、かつ前記ゲート電極６よりも小さ
な抵抗値で形成される複数層の配線層（１０及び１３）
を構成し、この複数層の配線層の最上層にメモリセルに
接続されるデータ線１３を構成し、前記メモリセルのド
レイン領域とデータ線１３との間の接続の有無で（接続
孔１２の有無で）情報の書込みを行う。この構成によ
り、前記メモリセルの情報の書込みが最上層の配線層に
形成されるデータ線１３とメモリセルとの接続の有無で
行え、この情報の書込みが製造プロセス上の最上層の配
線層を形成する前の（接続孔１２を形成する工程であ
る）最終段で行えるので、横型構造のマスクＲＯＭの情
報書込み工程から製造プロセスの終了までに要する時間
を短縮できる（工完短縮が図れる）。
領域（ｎ+ 型半導体領域７）が接続され、ゲート電極６
にワード線（ＷＬ）６が接続され、ソース領域にソース
線（７）が接続されるｎチャネルＭＩＳＦＥＴＱｎをメ
モリセルとする横型構造のマスクＲＯＭにおいて、前記
横型構造のマスクＲＯＭのメモリセルアレイに、メモリ
セルであるＭＩＳＦＥＴＱｎのゲート電極６よりも上層
の配線層に形成され、かつ前記ゲート電極６よりも小さ
な抵抗値で形成される複数層の配線層（１０及び１３）
を構成し、この複数層の配線層の最上層にメモリセルに
接続されるデータ線１３を構成し、前記メモリセルのド
レイン領域とデータ線１３との間の接続の有無で（接続
孔１２の有無で）情報の書込みを行う。この構成によ
り、前記メモリセルの情報の書込みが最上層の配線層に
形成されるデータ線１３とメモリセルとの接続の有無で
行え、この情報の書込みが製造プロセス上の最上層の配
線層を形成する前の（接続孔１２を形成する工程であ
る）最終段で行えるので、横型構造のマスクＲＯＭの情
報書込み工程から製造プロセスの終了までに要する時間
を短縮できる（工完短縮が図れる）。
【００５４】また、データ線（ＤＬ）にドレイン領域
（ｎ+ 型半導体領域７）が接続され、ゲート電極６にワ
ード線（ＷＬ）６が接続され、ソース領域にソース線
（７）が接続されるｎチャネルＭＩＳＦＥＴＱｎをメモ
リセルとする横型構造のマスクＲＯＭにおいて、前記横
型構造のマスクＲＯＭのメモリセルアレイに、メモリセ
ルであるＭＩＳＦＥＴＱｎのゲート電極６よりも上層の
配線層に形成され、かつ前記ゲート電極６よりも小さな
抵抗値で形成される複数層の配線層（１０及び１３）を
構成し、この複数層の配線層の最上層にメモリセルに接
続されるデータ線１３を構成し、前記複数層の配線層の
最上層よりも下層にメモリセルに接続されるワード線の
裏打ち配線（１０）若しくはソース線の裏打ち配線（１
０）を構成するとともに、前記メモリセルのドレイン領
域とデータ線１３との間の接続の有無で（接続孔１２の
有無で）情報の書込みを行う。この構成により、前述の
作用効果の他に、前記ワード線６若しくはソース線
（７）の信号伝達速度を裏打ち配線で速め、メモリセル
に記憶される情報の読出し動作速度を速くできるので、
横型構造のマスクＲＯＭの動作速度の高速化を図れる。
（ｎ+ 型半導体領域７）が接続され、ゲート電極６にワ
ード線（ＷＬ）６が接続され、ソース領域にソース線
（７）が接続されるｎチャネルＭＩＳＦＥＴＱｎをメモ
リセルとする横型構造のマスクＲＯＭにおいて、前記横
型構造のマスクＲＯＭのメモリセルアレイに、メモリセ
ルであるＭＩＳＦＥＴＱｎのゲート電極６よりも上層の
配線層に形成され、かつ前記ゲート電極６よりも小さな
抵抗値で形成される複数層の配線層（１０及び１３）を
構成し、この複数層の配線層の最上層にメモリセルに接
続されるデータ線１３を構成し、前記複数層の配線層の
最上層よりも下層にメモリセルに接続されるワード線の
裏打ち配線（１０）若しくはソース線の裏打ち配線（１
０）を構成するとともに、前記メモリセルのドレイン領
域とデータ線１３との間の接続の有無で（接続孔１２の
有無で）情報の書込みを行う。この構成により、前述の
作用効果の他に、前記ワード線６若しくはソース線
（７）の信号伝達速度を裏打ち配線で速め、メモリセル
に記憶される情報の読出し動作速度を速くできるので、
横型構造のマスクＲＯＭの動作速度の高速化を図れる。
【００５５】また、データ線（ＤＬ）、ワード線（Ｗ
Ｌ）６及びソース線（７）に接続されるメモリセルを複
数個配列してメモリセルアレイを構成し、このメモリセ
ルアレイの周囲に前記メモリセルの動作を制御しかつｎ
チャネルＭＩＳＦＥＴＱｎを主体に配置した周辺回路を
構成する横型構造のマスクＲＯＭにおいて、前記横型構
造のマスクＲＯＭの周辺回路に、そのＭＩＳＦＥＴのゲ
ート電極６よりも上層の配線層に形成され、かつ前記ゲ
ート電極６よりも小さな抵抗値で形成される複数層の配
線層を構成するとともに、前記メモリセルアレイに、前
記複数層の配線層の最上層と同一配線層に形成されるデ
ータ線１３を構成し、かつ前記複数層の配線層の最上層
よりも下層の配線層と同一配線層にワード線６の裏打ち
配線（１０）若しくはソース線（７）の裏打ち配線（１
０）を構成し、前記メモリセルとデータ線１３との間の
接続の有無で情報の書込みを行う。この構成により、前
述の効果の他に、横型構造のマスクＲＯＭの周辺回路に
おいて、配線層を複数層にし、交差配線ができ、配線の
引き回しや迂回を低減し、配線長を短縮できるので、信
号伝達速度を速め、動作速度の高速化を図れるととも
に、若しくは配線の占有面積を縮小し、高集積化を図れ
るとともに、周辺回路の複数層の配線層を利用し、メモ
リセルアレイのデータ線１３、ソース線（７）、ワード
線（６）のうち、少なくともいずれか２つを低抵抗化で
きるので、情報の読出し動作速度の高速化を図れる。
Ｌ）６及びソース線（７）に接続されるメモリセルを複
数個配列してメモリセルアレイを構成し、このメモリセ
ルアレイの周囲に前記メモリセルの動作を制御しかつｎ
チャネルＭＩＳＦＥＴＱｎを主体に配置した周辺回路を
構成する横型構造のマスクＲＯＭにおいて、前記横型構
造のマスクＲＯＭの周辺回路に、そのＭＩＳＦＥＴのゲ
ート電極６よりも上層の配線層に形成され、かつ前記ゲ
ート電極６よりも小さな抵抗値で形成される複数層の配
線層を構成するとともに、前記メモリセルアレイに、前
記複数層の配線層の最上層と同一配線層に形成されるデ
ータ線１３を構成し、かつ前記複数層の配線層の最上層
よりも下層の配線層と同一配線層にワード線６の裏打ち
配線（１０）若しくはソース線（７）の裏打ち配線（１
０）を構成し、前記メモリセルとデータ線１３との間の
接続の有無で情報の書込みを行う。この構成により、前
述の効果の他に、横型構造のマスクＲＯＭの周辺回路に
おいて、配線層を複数層にし、交差配線ができ、配線の
引き回しや迂回を低減し、配線長を短縮できるので、信
号伝達速度を速め、動作速度の高速化を図れるととも
に、若しくは配線の占有面積を縮小し、高集積化を図れ
るとともに、周辺回路の複数層の配線層を利用し、メモ
リセルアレイのデータ線１３、ソース線（７）、ワード
線（６）のうち、少なくともいずれか２つを低抵抗化で
きるので、情報の読出し動作速度の高速化を図れる。
【００５６】また、前述の横型構造のマスクＲＯＭは、
２層の配線層の場合について説明したが、３層若しくは
それ以上の多層の配線層を構成した場合においても同様
に、最上層の配線層とメモリセルとの接続の有無で情報
の書込みを行う。
２層の配線層の場合について説明したが、３層若しくは
それ以上の多層の配線層を構成した場合においても同様
に、最上層の配線層とメモリセルとの接続の有無で情報
の書込みを行う。
【００５７】（実 施 例 ２）本実施例２は、横型構造
のマスクＲＯＭの集積度をさらに高めた、本発明の第２
実施例である。
のマスクＲＯＭの集積度をさらに高めた、本発明の第２
実施例である。
【００５８】本発明の実施例２である横型構造のマスク
ＲＯＭの構成を図７（要部断面図）で示す。
ＲＯＭの構成を図７（要部断面図）で示す。
【００５９】図７に示すように、本実施例２の横型構造
のマスクＲＯＭは、メモリセルであるｎチャネルＭＩＳ
ＦＥＴＱｎ１、Ｑｎ２の夫々のドレイン領域に相当する
ｎ+型半導体領域７と中間導電層１０との間にさらに中
間導電層（パッドポリシリコン）１５を介在する。この
中間導電層１５は、ｎチャネルＭＩＳＦＥＴＱｎ１、Ｑ
ｎ２の夫々のゲート電極６のゲート長方向の側面にサイ
ドウォールスペーサを介在して配置され、ゲート電極６
に対してｎ+ 型半導体領域７に自己整合で接続される。
中間導電層１５のｎ+ 型半導体領域７との接続部分以外
の領域は、ゲート電極６上に引き出され、上層の中間導
電層１０との接続部分がゲート電極６と重なり合うこと
を許容する。
のマスクＲＯＭは、メモリセルであるｎチャネルＭＩＳ
ＦＥＴＱｎ１、Ｑｎ２の夫々のドレイン領域に相当する
ｎ+型半導体領域７と中間導電層１０との間にさらに中
間導電層（パッドポリシリコン）１５を介在する。この
中間導電層１５は、ｎチャネルＭＩＳＦＥＴＱｎ１、Ｑ
ｎ２の夫々のゲート電極６のゲート長方向の側面にサイ
ドウォールスペーサを介在して配置され、ゲート電極６
に対してｎ+ 型半導体領域７に自己整合で接続される。
中間導電層１５のｎ+ 型半導体領域７との接続部分以外
の領域は、ゲート電極６上に引き出され、上層の中間導
電層１０との接続部分がゲート電極６と重なり合うこと
を許容する。
【００６０】つまり、中間導電層１５は、メモリセルで
あるｎチャネルＭＩＳＦＥＴＱｎ１、Ｑｎ２の夫々のゲ
ート電極６と接続孔９の内壁（中間導電層１０）との離
隔寸法を廃止し、かつ両者の重なり合いを許容できるの
で、メモリセルの占有面積を縮小し、横型構造のマスク
ＲＯＭの集積度を向上できる。また、同様に、周辺回路
において、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 型半導体
領域７と配線１０との接続には中間導電層１５が介在さ
れる。
あるｎチャネルＭＩＳＦＥＴＱｎ１、Ｑｎ２の夫々のゲ
ート電極６と接続孔９の内壁（中間導電層１０）との離
隔寸法を廃止し、かつ両者の重なり合いを許容できるの
で、メモリセルの占有面積を縮小し、横型構造のマスク
ＲＯＭの集積度を向上できる。また、同様に、周辺回路
において、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 型半導体
領域７と配線１０との接続には中間導電層１５が介在さ
れる。
【００６１】また、横型構造のマスクＲＯＭは、メモリ
セルアレイにおいて、データ線１３と中間導電層１０と
を接続する接続孔１２の内部、周辺回路において、配線
１３と配線１０とを接続する接続孔１２の内部の夫々に
埋込み導電層１６が構成される。埋込み導電層１６は例
えば選択ＣＶＤ法で接続孔１２内のみ堆積したＷ膜で形
成する。
セルアレイにおいて、データ線１３と中間導電層１０と
を接続する接続孔１２の内部、周辺回路において、配線
１３と配線１０とを接続する接続孔１２の内部の夫々に
埋込み導電層１６が構成される。埋込み導電層１６は例
えば選択ＣＶＤ法で接続孔１２内のみ堆積したＷ膜で形
成する。
【００６２】この埋込み導電層１６は、接続孔１２部分
の段差を緩和し、データ線１３、配線１３の夫々の下地
絶縁膜となる層間絶縁膜１１の表面を平担化できるの
で、データ線１３、配線１３の夫々の加工精度を向上で
き、結果的に横型構造のマスクＲＯＭの集積度を向上で
きる。
の段差を緩和し、データ線１３、配線１３の夫々の下地
絶縁膜となる層間絶縁膜１１の表面を平担化できるの
で、データ線１３、配線１３の夫々の加工精度を向上で
き、結果的に横型構造のマスクＲＯＭの集積度を向上で
きる。
【００６３】（実 施 例 ３）本実施例３は、横型構造
のマスクＲＯＭで論理回路を構成するＰＬＡを備えた半
導体集積回路装置に本発明を適用した、本発明の第３実
施例である。
のマスクＲＯＭで論理回路を構成するＰＬＡを備えた半
導体集積回路装置に本発明を適用した、本発明の第３実
施例である。
【００６４】本発明の実施例３であるＰＬＡの基本的な
構成を図８（ブロック回路図）で示す。
構成を図８（ブロック回路図）で示す。
【００６５】図８に示すように、ＰＬＡはＡＮＤセルア
レイ２０及びＯＲセルアレイ２１を有する。
レイ２０及びＯＲセルアレイ２１を有する。
【００６６】ＡＮＤセルアレイ２０は行方向に延在する
相補性の入力信号線Ｌ１と積項線Ｌ２との交差部の任意
の位置にＡＮＤ型セルＭＡを配置する。ＡＮＤ型セルＭ
Ａは基本的にｎチャネルＭＩＳＦＥＴで構成される。こ
のｎチャネルＭＩＳＦＥＴのゲート電極は入力信号線Ｌ
１に接続され、ソース領域は接地電位に接続され、ドレ
イン領域は積項線Ｌ２に接続される。前記入力信号線Ｌ
１は入力ドライバー回路を介在して入力信号Ｓｉｎが入
力される。積項線Ｌ２は負荷用ｎチャネルＭＩＳＦＥＴ
を介在して電源電位ＶDDに接続される。
相補性の入力信号線Ｌ１と積項線Ｌ２との交差部の任意
の位置にＡＮＤ型セルＭＡを配置する。ＡＮＤ型セルＭ
Ａは基本的にｎチャネルＭＩＳＦＥＴで構成される。こ
のｎチャネルＭＩＳＦＥＴのゲート電極は入力信号線Ｌ
１に接続され、ソース領域は接地電位に接続され、ドレ
イン領域は積項線Ｌ２に接続される。前記入力信号線Ｌ
１は入力ドライバー回路を介在して入力信号Ｓｉｎが入
力される。積項線Ｌ２は負荷用ｎチャネルＭＩＳＦＥＴ
を介在して電源電位ＶDDに接続される。
【００６７】ＯＲセルアレイ２１は行方向に延在する出
力信号線Ｌ３と積項線Ｌ２との交差部の任意の位置にＯ
Ｒ型セルＭＯを配置する。ＯＲ型セルＭＯは同様にｎチ
ャネルＭＩＳＦＥＴで構成される。このｎチャネルＭＩ
ＳＦＥＴのゲート電極は積項線Ｌ２に接続され、ソース
領域は接地電位に接続され、ドレイン領域は出力信号線
Ｌ３に接続される。前記出力信号線Ｌ３は、一端側が負
荷用ｎチャネルＭＩＳＦＥＴを介在して電源電位ＶDDに
接続され、他端側が出力ドライバー回路が接続される。
出力ドライバー回路は出力信号Ｓｏｕｔを出力する。
力信号線Ｌ３と積項線Ｌ２との交差部の任意の位置にＯ
Ｒ型セルＭＯを配置する。ＯＲ型セルＭＯは同様にｎチ
ャネルＭＩＳＦＥＴで構成される。このｎチャネルＭＩ
ＳＦＥＴのゲート電極は積項線Ｌ２に接続され、ソース
領域は接地電位に接続され、ドレイン領域は出力信号線
Ｌ３に接続される。前記出力信号線Ｌ３は、一端側が負
荷用ｎチャネルＭＩＳＦＥＴを介在して電源電位ＶDDに
接続され、他端側が出力ドライバー回路が接続される。
出力ドライバー回路は出力信号Ｓｏｕｔを出力する。
【００６８】このＰＬＡの具体的な構成を図９（要部平
面図）に示す。図９に示すように、ＰＬＡのＡＮＤセル
アレイ２０に配置されるＡＮＤ型セルＭＡは、素子分離
絶縁膜３及びｐ型チャネルストッパ領域（４）で周囲を
規定された領域内において、ｐ型ウエル領域（２）の主
面に構成される。つまり、ＡＮＤ型セルＭＡはｐ型ウエ
ル領域、ゲート絶縁膜（５）、ゲート電極６、ソース領
域及びドレイン領域である一対のｎ+ 型半導体領域７で
構成される。
面図）に示す。図９に示すように、ＰＬＡのＡＮＤセル
アレイ２０に配置されるＡＮＤ型セルＭＡは、素子分離
絶縁膜３及びｐ型チャネルストッパ領域（４）で周囲を
規定された領域内において、ｐ型ウエル領域（２）の主
面に構成される。つまり、ＡＮＤ型セルＭＡはｐ型ウエ
ル領域、ゲート絶縁膜（５）、ゲート電極６、ソース領
域及びドレイン領域である一対のｎ+ 型半導体領域７で
構成される。
【００６９】配線層（アルミニウム合金膜の層数）は前
述の実施例１と同様に２層で構成され、ＡＮＤ型セルＭ
Ａのドレイン領域には２層の配線層のうち最上層の第２
層目の配線層に形成される積項線（Ｌ２）１３が接続さ
れる。ＡＮＤセルアレイ２０において、情報の書込みは
ＡＮＤ型セルＭＡと積項線１３との接続の有無（接続孔
１２の有無）で行われる。この情報の書込みは例えばユ
ーザ側でのプログラムを作成する際に行われる。ＡＮＤ
型セルＭＡのゲート電極６はそのゲート幅方向において
一体に構成された入力信号線（Ｌ１）６に接続され、こ
の入力信号線６には２層の配線層のうちの下層側の第１
層目の配線層に形成された裏打ち配線１０が接続され
る。
述の実施例１と同様に２層で構成され、ＡＮＤ型セルＭ
Ａのドレイン領域には２層の配線層のうち最上層の第２
層目の配線層に形成される積項線（Ｌ２）１３が接続さ
れる。ＡＮＤセルアレイ２０において、情報の書込みは
ＡＮＤ型セルＭＡと積項線１３との接続の有無（接続孔
１２の有無）で行われる。この情報の書込みは例えばユ
ーザ側でのプログラムを作成する際に行われる。ＡＮＤ
型セルＭＡのゲート電極６はそのゲート幅方向において
一体に構成された入力信号線（Ｌ１）６に接続され、こ
の入力信号線６には２層の配線層のうちの下層側の第１
層目の配線層に形成された裏打ち配線１０が接続され
る。
【００７０】ＰＬＡのＯＲセルアレイ２１に配置される
ＯＲ型セルＭＯは、同様に、素子分離絶縁膜３及びｐ型
チャネルストッパ領域で周囲を規定された領域内におい
て、ｐ型ウエル領域の主面に構成される。つまり、ＯＲ
型セルＭＯはｐ型ウエル領域、ゲート絶縁膜、ゲート電
極６、ソース領域及びドレイン領域である一対のｎ+型
半導体領域７で構成される。
ＯＲ型セルＭＯは、同様に、素子分離絶縁膜３及びｐ型
チャネルストッパ領域で周囲を規定された領域内におい
て、ｐ型ウエル領域の主面に構成される。つまり、ＯＲ
型セルＭＯはｐ型ウエル領域、ゲート絶縁膜、ゲート電
極６、ソース領域及びドレイン領域である一対のｎ+型
半導体領域７で構成される。
【００７１】ＯＲ型セルＭＯのドレイン領域には２層の
配線層のうち第１層目の配線層に形成される出力信号線
（Ｌ３）１０が接続される。ＯＲセルアレイ２１におい
て、情報の書込みはＯＲ型セルＭＯと出力信号線１０と
の接続の有無（接続孔９の有無）で行われる。この情報
の書込みは例えばメーカ側での固定プログラムを作成す
る際に行われる。積項線１３は、ＯＲ型セルＭＯのゲー
ト電極６上にそれと同一方向に延在するとともに電気的
に接続され、ＯＲセルアレイ２１において、裏打ち配線
１３を構成する。
配線層のうち第１層目の配線層に形成される出力信号線
（Ｌ３）１０が接続される。ＯＲセルアレイ２１におい
て、情報の書込みはＯＲ型セルＭＯと出力信号線１０と
の接続の有無（接続孔９の有無）で行われる。この情報
の書込みは例えばメーカ側での固定プログラムを作成す
る際に行われる。積項線１３は、ＯＲ型セルＭＯのゲー
ト電極６上にそれと同一方向に延在するとともに電気的
に接続され、ＯＲセルアレイ２１において、裏打ち配線
１３を構成する。
【００７２】このＰＬＡの形成方法については、前述の
実施例１の横型構造のマスクＲＯＭとほぼ同様であるの
で、ここでの説明は省略する。
実施例１の横型構造のマスクＲＯＭとほぼ同様であるの
で、ここでの説明は省略する。
【００７３】このように、入力信号線Ｌ１と積項線Ｌ２
との交差部に配置されるＡＮＤ型セルＭＡ、前記積項線
Ｌ２と出力信号線Ｌ３との交差部に配置されるＯＲ型セ
ルＭＯの夫々を組合せて論理関数が形成されるＰＬＡを
備えた半導体集積回路装置の形成方法において、前記Ｐ
ＬＡの出力信号線（Ｌ３）１０を形成し、この出力信号
線１０とＯＲ型セルＭＯとの接続の有無により第１情報
を書込むとともに、前記出力信号線１０と同一配線層
に、前記ＡＮＤ型セルＭＡに接続される入力信号線Ｌ１
の裏打ち配線１０を形成する工程と、前記ＰＬＡの積項
線（Ｌ２）１３を形成し、この積項線１３とＡＮＤ型セ
ルＭＡとの接続の有無により第２情報を書込むととも
に、前記積項線１３と同一配線層に、前記ＯＲ型セルＭ
Ｏに接続される積項線（６）の裏打ち配線１３を形成す
る工程とを備える。この構成により、ＰＬＡの第１情報
の書込み（例えばメーカー側での情報の書込み）を固定
情報の書込みとし、第２情報の書込み（例えばユーザー
側での情報の書込み）だけで所定の論理関数を形成でき
（ＰＬＡの情報の書込みを２段階で行い）、この第２情
報の書込みが製造プロセス上の最上層の配線層（１３）
を形成する工程前（接続孔１２を形成する工程）つまり
最終段で行えるので、工完短縮を図れるとともに、出力
信号線１０を形成する工程を利用し、入力信号線（Ｌ
１）６の裏打ち配線１０を形成し、積項線１３を形成す
る工程を利用し、積項線（ＯＲ型セルアレイの積項線Ｌ
２）６の裏打ち配線１３を形成できるので、配線の有効
利用ができる。また、入力信号線６、積項線（ＯＲ型セ
ルアレイの積項線）６の夫々に裏打ち配線１０、１３の
夫々を形成することにより、信号伝達速度を速め、ＰＬ
Ａの動作速度の高速化を図れ、若しくは、入力信号線
６、積項線６の夫々の配線の占有面積を縮小できるの
で、ＰＬＡの高集積化を図れる。
との交差部に配置されるＡＮＤ型セルＭＡ、前記積項線
Ｌ２と出力信号線Ｌ３との交差部に配置されるＯＲ型セ
ルＭＯの夫々を組合せて論理関数が形成されるＰＬＡを
備えた半導体集積回路装置の形成方法において、前記Ｐ
ＬＡの出力信号線（Ｌ３）１０を形成し、この出力信号
線１０とＯＲ型セルＭＯとの接続の有無により第１情報
を書込むとともに、前記出力信号線１０と同一配線層
に、前記ＡＮＤ型セルＭＡに接続される入力信号線Ｌ１
の裏打ち配線１０を形成する工程と、前記ＰＬＡの積項
線（Ｌ２）１３を形成し、この積項線１３とＡＮＤ型セ
ルＭＡとの接続の有無により第２情報を書込むととも
に、前記積項線１３と同一配線層に、前記ＯＲ型セルＭ
Ｏに接続される積項線（６）の裏打ち配線１３を形成す
る工程とを備える。この構成により、ＰＬＡの第１情報
の書込み（例えばメーカー側での情報の書込み）を固定
情報の書込みとし、第２情報の書込み（例えばユーザー
側での情報の書込み）だけで所定の論理関数を形成でき
（ＰＬＡの情報の書込みを２段階で行い）、この第２情
報の書込みが製造プロセス上の最上層の配線層（１３）
を形成する工程前（接続孔１２を形成する工程）つまり
最終段で行えるので、工完短縮を図れるとともに、出力
信号線１０を形成する工程を利用し、入力信号線（Ｌ
１）６の裏打ち配線１０を形成し、積項線１３を形成す
る工程を利用し、積項線（ＯＲ型セルアレイの積項線Ｌ
２）６の裏打ち配線１３を形成できるので、配線の有効
利用ができる。また、入力信号線６、積項線（ＯＲ型セ
ルアレイの積項線）６の夫々に裏打ち配線１０、１３の
夫々を形成することにより、信号伝達速度を速め、ＰＬ
Ａの動作速度の高速化を図れ、若しくは、入力信号線
６、積項線６の夫々の配線の占有面積を縮小できるの
で、ＰＬＡの高集積化を図れる。
【００７４】なお、前述のＰＬＡは、前記積項線とＡＮ
Ｄ型セルとの接続の有無により第１情報を書込むととも
に、前記積項線と同一配線層に、前記ＯＲ型セルに接続
される積項線の裏打ち配線を形成し、前記出力信号線と
ＯＲ型セルとの接続の有無により第２情報を書込むとと
もに、前記出力信号線と同一配線層に前記ＡＮＤ型セル
に接続される入力信号線の裏打ち配線を形成してもよ
い。
Ｄ型セルとの接続の有無により第１情報を書込むととも
に、前記積項線と同一配線層に、前記ＯＲ型セルに接続
される積項線の裏打ち配線を形成し、前記出力信号線と
ＯＲ型セルとの接続の有無により第２情報を書込むとと
もに、前記出力信号線と同一配線層に前記ＡＮＤ型セル
に接続される入力信号線の裏打ち配線を形成してもよ
い。
【００７５】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００７６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００７７】横型構造のマスクＲＯＭを備えた半導体集
積回路装置において、情報の書込み工程から製造プロセ
スの終了までに要する時間を短縮できる（工完の短縮化
を図れる）とともに、配線層の有効利用を図れる。
積回路装置において、情報の書込み工程から製造プロセ
スの終了までに要する時間を短縮できる（工完の短縮化
を図れる）とともに、配線層の有効利用を図れる。
【００７８】また、横型構造のマスクＲＯＭを備えた半
導体集積回路装置において、動作速度の高速化を図れ
る。
導体集積回路装置において、動作速度の高速化を図れ
る。
【００７９】また、横型構造のマスクＲＯＭを備えた半
導体集積回路装置において、集積度を向上できる。
導体集積回路装置において、集積度を向上できる。
【図１】本発明の実施例１である横型構造のマスクＲＯ
Ｍの要部断面図。
Ｍの要部断面図。
【図２】前記横型構造のマスクＲＯＭの要部平面図。
【図３】前記横型構造のマスクＲＯＭの形成方法を説明
する第１工程での要部断面図。
する第１工程での要部断面図。
【図４】第２工程での要部断面図。
【図５】第３工程での要部断面図。
【図６】第４工程での要部断面図。
【図７】本発明の実施例２である横型構造のマスクＲＯ
Ｍの要部断面図。
Ｍの要部断面図。
【図８】本発明の実施例３であるＰＬＡのブロック回路
図。
図。
【図９】前記ＰＬＡの具体的な構成を示す要部平面図。
１…半導体基板、２…ウエル領域、５…ゲート絶縁膜、
６…ゲート電極、ワード線、入力信号線又は積項線、７
…半導体領域、９，１２…接続孔、１０…配線、裏打ち
配線、中間導電層又は出力信号線、１３…配線、データ
線、裏打ち配線又は積項線、Ｑｎ…ＭＩＳＦＥＴ、ＤＬ
…データ線、ＷＬ…ワード線、Ｌ１…入力信号線、Ｌ２
…積項線、Ｌ３…出力信号線、ＭＡ…ＡＮＤ型セル、Ｍ
Ｏ…ＯＲ型セルである。
６…ゲート電極、ワード線、入力信号線又は積項線、７
…半導体領域、９，１２…接続孔、１０…配線、裏打ち
配線、中間導電層又は出力信号線、１３…配線、データ
線、裏打ち配線又は積項線、Ｑｎ…ＭＩＳＦＥＴ、ＤＬ
…データ線、ＷＬ…ワード線、Ｌ１…入力信号線、Ｌ２
…積項線、Ｌ３…出力信号線、ＭＡ…ＡＮＤ型セル、Ｍ
Ｏ…ＯＲ型セルである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 H01L 21/82 H01L 27/112
Claims (5)
- 【請求項１】 データ線、ワード線及びソース線に接続
されるメモリセルを複数個配列してメモリセルアレイを
構成し、このメモリセルアレイの周囲に前記メモリセル
の動作を制御しかつＭＩＳＦＥＴを主体に配置した周辺
回路を構成する横型構造のマスクＲＯＭを備えた半導体
集積回路装置において、 前記横型構造のマスクＲＯＭの周辺回路に、そのＭＩＳ
ＦＥＴのゲート電極よりも上層の配線層に、前記ゲート
電極よりも小さな抵抗値で形成される複数層の配線層を
構成するとともに、 前記メモリセルアレイに、前記複数層の配線層の上層と
同一配線層に形成されるデータ線を構成し、かつ前記複
数層の配線層の下層の配線層と同一配線層にワード線若
しくはソース線を構成し、前記メモリセルと データ線と
の間の接続の有無で情報の書込みが行われることを特徴
とする半導体集積回路装置。 - 【請求項２】 入力信号線と積項線との交差部に配置さ
れるＡＮＤ型セル、前記積項線と出力信号線との交差部
に配置されるＯＲ型セルの夫々を組合せて論理関数が形
成されるＰＬＡを備えた半導体集積回路装置の形成方法
において、 前記ＰＬＡの出力信号線を形成し、この出力信号線とＯ
Ｒ型セルとの接続の有無により第１情報を書込むととも
に、前記出力信号線と同一配線層に、前記ＡＮＤ型セル
に接続される入力信号線の裏打ち配線を形成する工程
と、 前記ＰＬＡの積項線を形成し、この積項線とＡＮＤ型セ
ルとの接続の有無により第２情報を書込むとともに、前
記積項線と同一配線層に、前記ＯＲ型セルに接続される
積項線の裏打ち配線を形成する工程とを備えたことを特
徴とする半導体集積回路装置の形成方法。 - 【請求項３】 データ線、ワード線及びソース線に接続
されるメモリセルを複数個配列してメモリセルアレイを
構成し、このメモリセルアレイの周囲に前記メモリセル
の動作を制御しかつＭＩＳＦＥＴを主体に配置した周辺
回路を構成する横型構造のマスクＲＯＭを備えた半導体
集積回路装置において、 前記横型構造のマスクＲＯＭの周辺回路に、そのＭＩＳ
ＦＥＴのゲート電極よりも上層の配線層に、前記ゲート
電極よりも小さな抵抗値で形成される複数層の配線層を
構成するとともに、 前記メモリセルアレイに、前記複数層の配線層の最上層
と同一配線層に形成されるデータ線を構成し、前記メモ
リセルとデータ線との間の接続の有無で情報の書込みが
行われることを特徴とする半導体集積回路装置。 - 【請求項４】 データ線、ワード線及びソース線に接続
されるメモリセルを複数個配列してメモリセルアレイを
構成し、このメモリセルアレイの周囲に前記メモリセル
の動作を制御しかつＭＩＳＦＥＴを主体に配置した周辺
回路を構成するマスクＲＯＭを備えた半導体集積回路装
置において、 前記周辺回路は、そのＭＩＳＦＥＴのゲート電極よりも
上層に、前記ゲート電極よりも小さな抵抗値を有するＮ
層（Ｎ≧２）の配線層が形成されているとともに、 前記メモリセルアレイは、Ｎ層目の前記配線層と同層に
形成されたデータ線と、Ｎ−１層目の前記配線層と同層
に形成され前記メモリセルと電気的に接続された導電層
とを備え、Ｎ−１層目の配線層とＮ層目の配線層との間
の層間絶縁膜に接続孔を形成するか否かによって情報の
書込みが行われることを特徴とする半導体集積回路装
置 。 - 【請求項５】 前記接続孔内に埋込み導電層が形成さ
れ、前記データ線と前記中間導電層とが前記埋込み導電
層を介して電気的に接続されることを特徴とする請求項
４に記載の半導体集積回路装置。
Priority Applications (1)
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