[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2000311079A - 実数演算器 - Google Patents

実数演算器

Info

Publication number
JP2000311079A
JP2000311079A JP2000101140A JP2000101140A JP2000311079A JP 2000311079 A JP2000311079 A JP 2000311079A JP 2000101140 A JP2000101140 A JP 2000101140A JP 2000101140 A JP2000101140 A JP 2000101140A JP 2000311079 A JP2000311079 A JP 2000311079A
Authority
JP
Japan
Prior art keywords
output
value
gate
bit
exponent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000101140A
Other languages
English (en)
Inventor
Dong-Soon Lee
東 淳 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JP2000311079A publication Critical patent/JP2000311079A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G06F7/485—Adding; Subtracting

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 【課題】 演算速度が向上された実数演算器を提供す
る。 【解決手段】 実数演算器は、二つの入力値の指数値の
差を求め、有効数字を出力する有効数字出力部32,34,3
5,36と、二つの入力値の指数値のうち大きい値を選択す
る第1マルチプレクサ33と、指数値が小さい有効数字と
第1ビットインバータ37からの指数値が大きい反転され
た有効数字とを加算する加算器38と、有効数字のゼロの
連続性を予測するリーディングゼロ予測部39と、レフト
シフター42からの左側に桁シフティングされた加算器か
らの出力値を2の補数で処理する第2ビットインバータ43
と、第2ビットインバータからの出力値に1を増加させて
有効数字値を演算するインクリメンター44と、第1マル
チプレクサからの出力値からリーディングゼロカウンタ
40からのゼロのカウント値を減算する指数減算器46と、
指数減算器の出力信号から1ビットを減少させて指数値
を出力するディクレメンター47とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は実数演算器に関する
もので、特に演算速度を向上させるため、リーディング
予測回路を用いる実数演算器に関するものである。
【０００２】
【従来の技術】一般に、実数演算器において、演算のた
めに入力される各入力値は、加減（“＋”又は“−”）
を示すサインブロック（Sign）と、値の大きさを示すた
めの指数値を示す指数ブロック（Exponent）と、実際値
を示す有効数字ブロック（significant）とから構成さ
れる。例えば、入力値が０．１１×２8であると仮定す
ると、指数は“８”であり、有効数字は“１１”とな
る。
【０００３】したがって、浮動小数点加算（floating-p
oint addition）である場合には、二つの指数値を比較
し、小さい指数値を有する有効数字をライトシフティン
グした後、二つの有効数字を合わせ、その結果の値か
ら、上位ゼロ（zero）の連続した数を計算する。これ
は、実数の表現時、ハードウェアを効率的に使用するた
め、有効数字の上位値は常に１と仮定したためである。
これを標準化（normalization）という。
【０００４】このように、標準化された後の有効数字値
の領域は０．５以上１．０未満内で表現される。このよ
うな従来の実数演算器を添付図面を参照して説明すると
次のようである。
【０００５】図１は従来のＴＦＴ−ＬＣＤ実数演算器の
回路構成図であり、図２は従来のリーディングゼロ予測
部の詳細構成図である。実数演算器は、コントロール部
１、入力整列器（input aligner）２、第１〜第３マル
チプレクサ３〜５、指数演算部（exponent differenc
e）６、ライトシフター７、有効数字比較器８、第１及
び第２ビットインバータ（bit inverter）９、１０、加
算器１１、リーディングゼロ予測部１２、リーディング
ゼロカウンタ１３、ラウンディングコントロール（roun
ding control）部１４、レフトシフター１５、指数減算
器１６、インクリメンター（incrementer）１７、選択
器１８、補償シフター１９、サインコントロール部２
０、出力整列器２１及び指数インクリメンター２２を備
える。
【０００６】コントロール部１は、入力整列器２を通じ
て入力される二つの入力値の指数値を比較し、それによ
る制御信号を出力する。第１マルチプレクサ３は、コン
トロール部１の制御により、二つの入力値の指数値の中
で、大きい指数値を出力する。第２及び第３マルチプレ
クサ４、５は、コントロール部１の制御信号に応じて、
二つの入力値の指数値が小さい数の有効数字が第３マル
チプレクサで選択されるように、二つの入力値の有効数
字をそれぞれ入力し一つを出力する。
【０００７】指数演算部６は、二つの入力値の指数値の
差を計算して出力する。ライトシフター７は、桁を合わ
せるため、第３マルチプレクサ５から出力される有効数
字を、指数演算部６の出力信号に応じて、指数の差だけ
右側にシフティングさせる。
【０００８】有効数字比較器８は、第２及び第３マルチ
プレクサ４、５から出力される二つの入力値の有効数字
を比較し出力する。第１、第２ビットインバータ９、１
０は、減算演算のための下記の加算器の入力端に“２”
の補数を作るため、有効数字比較器８の信号に応じて、
ライトシフター７及び第２マルチプレクサ４の出力を反
転させる。加算器１１は、第１、第２ビットインバータ
９、１０の出力信号を加算する。
【０００９】リーディングゼロ予測部１２は、第１ビッ
トインバータ９の出力及び第２ビットインバータ１０の
出力からゼロ（zero、“０”）の連続性を予測する。リ
ーディングゼロカウンタ１３は、リーディングゼロ予測
部１２の出力をカウンティングする。ラウンディングコ
ントロール部１４は、加算器１１から出力される値を特
定ビット数で貯蔵するため、残りの桁を四捨五入して出
力する。
【００１０】インクリメンター１７は、ラウンディング
コントロール部１３の制御信号に応じて、貯蔵される最
下位ビットに“１”を加算する。レフトシフター１５
は、加算器１１から出力される値を、リーディングゼロ
カウンタ１３から出力される桁だけ、左側に桁シフティ
ングを行う。
【００１１】選択器１８は、ラウンディングコントロー
ル部１４の制御によりライトシフター７及び第２ビット
インバータ１０が動作されたか又は動作されなかったか
によって、レフトシフター１５の出力又はインクリメン
ター１７の出力を選択的に出力する。
【００１２】補償シフター１９は、選択器１８から出力
される有効数字値が最大値であるとき、桁を補償するた
め、有効数字値をシフティングする。指数減算器１６
は、第１マルチプレクサ３から出力される値から、リー
ディングゼロカウンタ１３から出力される値を減算す
る。サインコントロール部２０は、入力される二つの値
のサイン値によって最終出力値のサイン値を指定する。
【００１３】指数インクリメンター２２は、指数減算器
１６の出力指数を増加させてリーディングビット位置を
補償する。出力整列器２１は、サインコントロール部２
０、指数インクリメンター２２及び補償シフター１９か
ら出力される各サイン値、指数値及び有効数字値を整列
して最終的に出力する。
【００１４】ここで、リーディングゼロ予測部１２の構
成は図２に示すようである。すなわち、二つの入力値を
それぞれｍビットで構成された（Ａｍ、Ａｍ−１、・・
・、Ａi、Ａi-1、・・・、Ａ1、Ａ0）、（Ｂm、Ｂm-1、・・
・、Ｂi、Ｂi-1、・・・、Ｂ 1、Ｂ0）と仮定すると、リーデ
ィングゼロ予測部１２は２入力値の各桁を演算するよう
に構成されている。したがって、任意の桁を演算する構
成は同一桁の２入力値（Ａi、Ｂi）を演算するＮＡＮＤ
ゲート２３と、同一桁の２入力値（Ａi、Ｂi）を演算す
るＮＯＲゲート２４と、ＮＯＲゲート２４の出力を反転
するインバータ２５と、ＮＡＮＤゲート２３の出力とイ
ンバータ２５の出力をそれぞれ反転して論理合算するＯ
Ｒゲート２６と、次の桁（Ａi-1、Ｂi-1）がＮＯＲ演算
された信号を反転し、ＯＲゲート２６の出力を論理ＮＡ
ＮＤ演算して出力するＮＡＮＤゲート２７とから構成さ
れる。
【００１５】このように構成された従来の実数演算器は
次のように動作する。ここで、加減（“＋”又は
“−”）を示すサインブロック（Sign）と、値の大きさ
を示すための指数値を示す指数ブロック（Exponent）
と、実際値を示すブロック（significant）とから構成
される二つのの入力値がそれぞれ外部のデータバスを通
じて入力されると仮定して説明する。
【００１６】コントロール部１は、入力整列器２を通じ
て入力される二つの入力値の指数値を比較して、指数値
が大きいものと小さいものを区分し、指数値の小さい入
力値の有効数字が、第３マルチプレクサ５から出力さ
れ、第１マルチプレクサ３から大きい指数の値が出力さ
れるように、制御信号を出力する。
【００１７】したがって、コントロール部１の制御信号
に応じて、第１マルチプレクサ３は大きい指数の値を出
力し、指数値の大きい数の有効数字を第２マルチプレク
サ４から出力し、指数値の小さい数の有効数字を第３マ
ルチプレクサ５から出力する。
【００１８】そして、指数演算部６は、二つの入力値の
指数値の差を計算して出力し、ライトシフター７は、桁
を合わせるため、第３マルチプレクサ５から出力される
有効数字を、指数演算部６の出力信号に応じて、指数差
だけ右側にシフティングさせる。
【００１９】有効数字比較器８は、第２及び第３マルチ
プレクサ４、５から出力される二つの入力値の有効数字
を比較して出力する。減算演算である場合、加算器の入
力端に“２”の補数を作るため、第１ビットインバータ
９は、有効数字比較器８の信号に応じて、第２マルチプ
レクサ４の出力を反転させ、第２ビットインバータ１０
は、有効数字比較器８の信号に応じて、ライトシフター
７の出力を反転させる。ここで、減算演算でない場合、
第１及び第２ビットインバータ９、１０は各々の入力値
を反転しなく、そのままパスさせる。
【００２０】加算器１１は第１、第２ビットインバータ
９、１０の出力信号を加算する。この際に、加算器１１
は、加算演算である場合、２入力値にかかわらず、加算
演算を行うが、減算演算である場合は、常に大きい値か
ら小さい値を減算することとなる。したがって、加算器
１１の結果は常に正の数を出力することとなる。
【００２１】すなわち、有効数字比較器８は次の数学式
１のように演算する。
【００２２】
【数１】 そして、加算器１１は、“Ａ−Ｂ”である場合、“Ａ＋
／Ｂ＋１”、“Ｂ−Ａ”である場合、“Ｂ＋／Ａ＋１”
で演算する。
【００２３】リーディングゼロ予測部１２は第１ビット
インバータ９の出力又は第２ビットインバータ１０の出
力からゼロ（zero、“０”）の連続性を予測し、リーデ
ィングゼロカウンタ１３はリーディングゼロ予測部１２
の出力をカウンティングする。
【００２４】すなわち、リーディングゼロ予測部１２は
各桁を次の数学式２のように演算する。
【００２５】
【数２】 このように、リーディングゼロ予測部１２から出力され
た値（Ｅm、Ｅm-1、・・・、Ｅi、Ｅi-1、・・・、Ｅ1、Ｅ0）
をリーディングゼロカウンタ１３がカウンティングし
て、ゼロが連続するものをカウントする。すなわち、リ
ーディングゼロ予測部１２から出力された値が（０００
００１０１１）である場合、リーディングゼロカウンタ
１３は“５”をカウントする。
【００２６】そして、レフトシフター１５は、加算器１
１で演算された値の出力を、最上位ビットが“０”であ
る場合があるので、最上位ビットを“１”に作るため、
リーディングゼロカウンタ１３から出力される値だけ、
左側にシフティングする。
【００２７】また、加算器１１から出力される値を特定
ビット数で貯蔵するため、ラウンディングコントロール
部１４は残りの桁を四捨五入して出力し、インクリメン
ター１７は、ラウンディングコントロール部１４の制御
により、最終桁に１を加えて出力し、選択器１８は、ラ
ウンディングコントロール部１４の制御により、レフト
シフター１５又はインクリメンター１７から出力される
信号の一つを選択して出力するので、有効数字の演算が
完了される。
【００２８】そして、指数減算器１６は、第１マルチプ
レクサ３から出力される指数値からリーディングゼロカ
ウンタ１３の出力値を減算して、最終に演算された指数
値を出力する。
【００２９】
【発明が解決しようとする課題】しかし、前述したよう
な従来の実数演算器においては、次のような問題点があ
った。
【００３０】従来の実数演算器は、常に大きい数から小
さい数を差し引くように構成されているので、有効数字
比較器９と二つのビットインバータ１０、１１が必要と
なり、これにより、回路が複雑になり、演算速度が遅く
なる問題点があった。
【００３１】本発明はこのような問題点を解決するため
に案出されたもので、演算速度を向上させた実数演算器
を提供することにその目的がある。
【００３２】
【課題を解決するための手段】前記目的を達成するため
の本発明の実数演算器は、二つの入力値のサイン値を比
較し、それによる制御信号を出力するコントロール部
と、前記二つの入力値の指数値の差を求め、指数値が大
きい有効数字はそのまま出力し、指数値が小さい有効数
字は指数差だけシフティングして出力する有効数字出力
部と、前記コントロール部の制御により、二つの入力値
の指数値のうち、大きい値を選択して出力する第１マル
チプレクサと、減算演算時、前記コントロール部の制御
信号に応じて、前記有効数字出力部の指数値が大きい有
効数字を反転させる第１ビットインバータと、シフティ
ングされた指数値が小さい有効数字と第１ビットインバ
ータから出力される有効数字を加算する加算器と、前記
有効数字出力部の指数値が大きい有効数字とシフティン
グされた有効数字からゼロの連続性を予測するリーディ
ングゼロ予測部と、前記リーディングゼロ予測部の出力
からゼロ値をカウンティングするリーディングゼロカウ
ンタと、前記加算器から出力される値を特定ビット数で
貯蔵するため、残りの桁を四捨五入して出力するラウン
ディングコントロール部と、前記加算器から出力される
値を、前記リーディングゼロカウンタから出力される桁
だけ、左側に桁シフティングするレフトシフターと、前
記加算器で加算された値が負数であると、前記レフトシ
フターから出力される値を２の補数で処理する第２ビッ
トインバータと、前記ラウンディングコントロール部の
信号に応じて、前記第２ビットインバータから出力され
る値に１を増加させて最終の有効数字値を演算するイン
クリメンターと、前記インクリメンターから出力される
有効数字値が最大値であるとき、桁を補償するためにシ
フティングする補償シフターと、前記第１マルチプレク
サから出力される値から前記リーディングゼロカウンタ
から出力される値を減算する指数減算器と、前記指数減
算器の出力信号から１ビットを減少させて指数値を最終
的に出力するディクレメンターとから構成されることに
特徴がある。
【００３３】
【発明の実施の形態】本発明の一実施形態の実数演算器
を添付図面を参照してより詳細に説明する。図３は本発
明の一実施形態の実数演算器の回路構成図であり、図４
は図３の実数演算器のリーディングゼロ予測部の詳細回
路構成図であり、図５は図３の実数演算器のリーディン
グゼロ予測カウンタの詳細回路構成図である。
【００３４】実数演算器は、図３に示すように、出力す
るコントロール部３１、指数演算部（exponent differe
nce）３２、第１マルチプレクサ３３、第２マルチプレ
クサ３４、第３マルチプレクサ３５、ライトシフター３
６、第１ビットインバータ（bit inverter）３７、加算
器３８、リーディングゼロ予測部３９、リーディングゼ
ロカウンタ４０、ラウンディングコントロール部４１、
レフトシフター４２、第２ビットインバータ４３、イン
クリメンター４４、補償シフター４５、指数減算器４６
及びディクレメンター４７を備える。
【００３５】コントロール部３１は、二つの入力値のサ
イン（Sign）値を比較し、それによる制御信号を出力す
る。指数演算部３２は、二つの入力値の指数値の差を計
算し、二つの入力指数値のうち、どの信号が大きい値で
あるかということを示す差信号を出力する。
【００３６】第１マルチプレクサ３３は、二つの入力値
の指数値のうち、大きい値を選択して出力する。第２マ
ルチプレクサ３４は、指数演算部３２の制御信号に応じ
て、二つの入力値のうち、指数値が大きい数の有効数字
を選択して出力する。第３マルチプレクサ３５は、指数
演算部３２の制御信号に応じて、二つの入力値のうち、
指数値が小さい数の有効数字を選択して出力する。
【００３７】ライトシフター３６は、指数演算部３２か
ら出力される二つの入力信号の指数差だけ、第３マルチ
プレクサ３５から出力される有効数字信号を右側にシフ
ティングさせる。第１ビットインバータ３７は、減算演
算のための加算器の入力端に“２”の補数を作るため、
コントロール部３１の制御信号に応じて、第２マルチプ
レクサ３４の出力を反転させる。加算器３８は、第２マ
ルチプレクサ３４又は第１ビットインバータ３７の出力
信号とライトシフター３６の出力を加算する。
【００３８】リーディングゼロ予測部３９は、第２マル
チプレクサ３４及びライトシフター３６の出力からゼロ
（zero、“０”）の連続性を予測する。リーディングゼ
ロカウンタ４０は、コントロール部３１の制御により、
リーディングゼロ予測部３９の出力をカウンティングす
る。ラウンディングコントロール部４１は、加算器３８
から出力される値を特定ビット数で貯蔵するため、残り
の桁を四捨五入して出力する。
【００３９】レフトシフター４２は、加算器３８から出
力される値を、リーディングゼロカウンタ４０から出力
される桁だけ、左側に桁シフティングを行う。第２ビッ
トインバータ４３は、加算器３８で加算された値が負数
であると、レフトシフター４２から出力される値を２の
補数で処理する。
【００４０】インクリメンター４４は、ラウンディング
コントロール部４１の信号に応じて、第２ビットインバ
ータ４３から出力される値に１を加えて、最終に有効数
字値を演算する。補償シフター４５は、インクリメンタ
ー４４から出力される有効数字値が最大値であるとき、
桁を補償するため、シフティングする。
【００４１】指数減算器４６は、第１マルチプレクサ３
３から出力される値から、リーディングゼロカウンタ４
０から出力される値を減算する。ディクレメンター４７
は、指数減算器４６の出力信号から１ビットを減少させ
て指数値を最終に出力する。
【００４２】このように構成される実数演算器におい
て、リーディングゼロ予測部３９の構成は図４に示すよ
うである。ここで、二つの入力値の有効数字をそれぞれ
（・・・Ａi+1、Ａi、Ａi-1、・・・）、（・・・Ｂi+1、Ｂi、Ｂ
i-1）と仮定すると、Ａi+1はＡｉの上位ビットであり、
Ａi-1はＡｉの下位ビットであり、Ｂi+1はＢiの上位ビ
ットであり、Ｂi-1はＢiの下位ビットであるとし、リー
ディングゼロ予測値のうち、１ビットのリーディングゼ
ロ予測部３９を示すものとする。
【００４３】Ａi+1の反転された値とＢi+1の値が第１Ａ
ＮＤゲート５１により論理演算され、Ｂi+1の反転され
た値とＡi+1の値が第２ＡＮＤゲート５２により論理演
算され、第１、第２ＡＮＤゲート５１、５２の出力が第
１ＯＲゲート５３により論理演算される。第１インバー
タ５４により第１ＯＲゲート５３の出力が反転され、第
３ＡＮＤゲート５５によりＡi-1の反転された値とＢi-1
の値とが論理演算される。第４ＡＮＤゲート５６により
Ｂi-1の反転された値とＡi-1の値とが論理演算され、第
３及び第４ＡＮＤゲート５５、５６の出力が第２ＯＲゲ
ート５７により論理演算される。
【００４４】第２ＯＲゲート５７の出力は第２インバー
タ５８により反転され、Ａiの反転された値とＢｉの値
とが第５ＡＮＤゲート５９により論理演算され、Ｂiの
反転された値とＡiの値とが第６ＡＮＤゲート６０によ
り論理演算される。第５及び第６ＡＮＤゲート５９、６
０の出力が第３ＯＲゲート６１により論理演算される。
【００４５】第３ＯＲゲート６１の出力は第３インバー
タ６２により反転され、第１インバータ５４、第５ＡＮ
Ｄゲート５９及び第４ＡＮＤゲート５６の出力が第７Ａ
ＮＤゲート６３により論理演算される。第１インバータ
５４、第６ＡＮＤゲート６０及び第３ＡＮＤゲート５６
の出力は第８ＡＮＤゲート６４により論理演算される。
第１ＯＲゲート５３、第６ＡＮＤゲート６０及び第４Ａ
ＮＤゲート５６の出力は第９ＡＮＤゲート６５により論
理演算される。第１ＯＲゲート５３、第５ＡＮＤゲート
５９及び第３ＡＮＤゲート５５の出力は第１０ＡＮＤゲ
ート６６により論理演算される。第３インバータ６２
と、第７、第８、第９、第１０ＡＮＤゲート６３、６
４、６５、６６の出力は第４ＯＲゲート６７により論理
演算され、第４ＯＲゲート６７から当該ビットのリーデ
ィングゼロ予測（Ｅi）信号が出力される。
【００４６】ここで、最上位（ＭＳＢ）ビットに相当す
るリーディングゼロ予測部３９では、ＡMSB+1及びＢ
MSB+1をそれぞれ“０”と見なし、Ａ0、Ｂ0ビットに相
当するリーディングゼロ予測部３９ではＡ−１及びＢ−
１をそれぞれ“０”と見なす。
【００４７】一方、リーディングゼロカウンタ回路４０
は、リーディングゼロ予測部３９の出力値から上位１ビ
ットの連続した値の数を計算する回路で、その構成は図
５に示される。
【００４８】リーディングゼロ予測部３９の出力を（・・
・、Ｅi+1、Ｅi、Ｅi-1、Ｅi-2、・・・）と仮定して説明す
ると次のようである。リーディングゼロ予測部３９から
出力されるゼロ予測値の連続する２ビットが第１１ＡＮ
Ｄゲート６８によって論理乗算されて、連続する二つの
値が“１１”であるかが判断される。連続する２ビット
のうち、下位１ビットの反転された値と上位ビットが第
１２ＡＮＤゲート６９によって論理演算されて、連続す
る二つの値が“１０”であるかが判断される。
【００４９】連続する２ビットのリーディングゼロ予測
部３９の出力値によって複数の第１カウンタ部７０ａ、
７０ｂ・・・から２ビットのデータが出力される。複数の
第２カウンタ部７５の各々は、第１３、第１４、第１５
ＡＮＤゲート７１、７２、７３、第５ＯＲゲート７４を
含み、複数の第１カウンタ部７０ａ、７０ｂ、・・・のう
ち、隣接する二つの第１カウンタ部７０ａ、７０ｂの出
力データに応じて３ビットのデータを出力する。
【００５０】すなわち、第１３ＡＮＤゲート７１は、第
１カウンタ部７０ａ、７０ｂから出力される２ビットの
データのうち、隣接した二つの第１カウンタ部７０ａ、
７０ｂから出力された上位ビット（Ａ、Ｃ）を論理演算
して第１ビットデータ（Ｅ）を出力する。
【００５１】第１４ＡＮＤゲート７２は、二つの第１カ
ウンタ部７０ａ、７０ｂのうち、上位第１カウンタ７０
ａから出力される上位１ビット（Ａ）と下位第１カウン
タ部７０ｂから出力される上位１ビット（Ｃ）の反転さ
れた値を論理演算して、１ビットのデータ（Ｆ）を出力
する。
【００５２】第１５ＡＮＤゲート７３は、下位第１カウ
ンタ部７０ｂから出力される下位１ビット（Ｄ）と第１
４ＡＮＤゲート７２の出力を論理演算する。第５ＯＲゲ
ート７４は、上位第１カウンタ部７０ａから出力される
下位１ビット（Ｂ）と第１５ＡＮＤゲート７３の出力値
を論理演算して、残り１ビットデータ（Ｇ）を出力す
る。
【００５３】ここで、各々の第１カウンタ部７０ａ、７
０ｂ、・・・は、リーディングゼロ予測部３９の連続する
二つのビット（（Ｅi+1、Ｅi）又は（Ｅi+1、Ｅi-2）が
“１１”であると“１０”を出力し、上位ビットのみが
“１”であると“０１”を出力し、下位ビットにかかわ
らず、上位ビットが“０”であると“００”を出力す
る。
【００５４】各々の第２カウンタ部７５は、隣接した二
つのカウンタ部７０ａ、７０ｂからそれぞれ出力される
２ビット（ＡＢ又はＣＤ）のうち、上位ビット（Ａ、
Ｃ）がそれぞれ“１”である場合にだけ、３ビット（Ｅ
ＦＧ）の中の最上位ビット（Ｅ）に“１”を出力する。
又、各々の第２カウンタ部７５は、隣接した二つの第１
カウンタ部７０ａ、７０ｂの中の上位第１カウンタ部７
０ａの上位ビット（Ａ）が“１”であり、下位第１カウ
ンタ部７０ｂの上位ビット（Ｃ）が“０”である場合に
だけ、３ビット（ＥＦＧ）の中の中間上位ビット（Ｆ）
に“１”を出力し、中間上位ビット（Ｆ）と下位第１カ
ウンタ部７０ｂの下位（Ｄ）ビットが“１”であるか、
上位第１カウンタ部７０ａの下位ビット（Ｂ）が“１”
である場合、最下位ビット（Ｇ）に“１”を出力する。
このような方式を２進ツリー（tree）形式で続けると、
最終結果を得ることができる。
【００５５】このように構成される本発明の実数演算器
の動作は次のようである。二つの入力値の各指数値が指
数演算器３２に入力されると、指数演算器３２は二つの
指数値の差と大きさを出力する。
【００５６】指数演算器３２の出力信号に応じて、第２
マルチプレクサ３４は指数値の大きい入力信号の有効数
字を選択して出力し、第３マルチプレクサ３５は指数値
の小さい入力信号の有効数字を選択して出力する。
【００５７】そして、ライトシフター３６は、指数演算
器３２から出力される二つの指数値の差だけ、第３マル
チプレクサ３５から出力される有効数字を右側にシフテ
ィングする。
【００５８】リーディングゼロ予測部３９は、第２マル
チプレクサ３４から出力される有効数字とライトシフタ
ー３６から出力される有効数字とに基づいて、連続する
ゼロ値を予測する。
【００５９】すなわち、リーディングゼロ予測部３９は
次のような［数学式３］のように演算する。
【００６０】
【数３】 これについて例を挙げて説明すると、次のようである。
【００６１】第１実施例 二つの数の演算条件が１０１０１１１００−１０１１０
００１であると仮定すると、リーディングゼロ予測部３
９から出力されるデータは１１１１１１００である。こ
こで、リーディングゼロ予測部３９から出力されるデー
タが“１”であるとき、ゼロ値が予測され、出力される
データが“０”であるとき、１の値が予測されるように
設計されている。そして、実際に演算条件を計算する
と、００００００１１となる。
【００６２】第２実施例 二つの数の演算条件が１０１１００００−１０１０１１
１０であると仮定すると、リーディングゼロ予測部３９
から出力されるデータは１１１１１１０１である。そし
て、実際に演算条件を計算すると、００００００１０と
なる。
【００６３】このように、第１、第２実施例から分かる
ように、実際の計算値とリーディングゼロ予測部３９か
ら出力される予測値が一致する。しかし、予測が一致し
ない場合もある。
【００６４】第３実施例 Ａ−Ｂを仮定すると、Ａ＝１０１００００１からＢ＝１
０００１００１を減算する演算を調べる。
【００６５】数Ｂは第１ビットインバータ３７で０１１
１０１１０に反転される。そして、ライトシフター３６
の出力は二つの数Ａ、Ｂの指数値が同一であるため、Ｂ
と同じに、１０００１００１の値となる。
【００６６】したがって、リーディングゼロ予測部３９
は１１０１０１１１の値を出力し、その出力はリーディ
ングゼロカウンタ４０に伝達され、リーディングゼロカ
ウンタ４０は１１０１０１１１の値を受けて“２”の値
を計算する。
【００６７】そして、第１ビットインバータ３７とライ
トシフター３６の出力を加算器３８が加算する。この際
に、コントロール部３１で“１”を出力して、加算器３
８のキャリーイン（carry in）信号を出力する。したが
って、加算器３８は、０００１１０００のデータを出力
し、リーディングゼロカウンタ４０で“２”をカウント
したので、レフトシフター４２は加算器３８の出力値を
左側に２だけシフティングし、０１１０００００を出力
する。
【００６８】第２ビットインバータ４３は、レフトシフ
ター４２の出力が負数でないので、レフトシフター４２
の出力をそのまま通過させ、ラウンディングコントロー
ル部４１からは“０”の値が出力されるので、インクリ
メンター４４は０１１０００００を出力することとな
る。
【００６９】そして、補償シフター４５は、インクリメ
ンター４４から出力された値の最上位ビットが“０”で
あるので、１ビットをレフトシフティングして出力す
る。
【００７０】
【発明の効果】以上説明したように、本発明の実数演算
器によると、次のような効果がある。従来には、常に大
きい数から小さい数を減算すようにしたが、本発明で
は、数の大きさに無関係に演算を行うので、演算速度を
向上させることができる。
【００７１】又、二つの数の演算時、従来には２つのイ
ンバータを使用したが、本発明では１つのインバータの
みを使用するので、実数演算器のコストを減らすことが
できる。
【図面の簡単な説明】
【図１】 従来の実数演算器の回路構成図である。
【図２】 図１の実数演算器のリーディングゼロ予測部
の回路構成図である。
【図３】 本発明の一実施形態の実数演算器の回路構成
図である。
【図４】 図３の実数演算器のリーディングゼロ予測部
の回路構成図である。
【図５】 図３の実数演算器のリーディング予測カウン
タの回路構成図である。
【符号の説明】
３１ コントロール部 ３２ 指数演算部 ３３ 第１マルチプレクサ ３４ 第２マルチプレクサ ３５ 第３マルチプレクサ ３６ ライトシフター ３７ 第１ビットインバータ ３８ 加算器 ３９ リーディングゼロ予測部 ４０ リーディングゼロカウンタ ４１ ラウンディングコントロール部 ４２ レフトシフター ４３ 第２ビットインバータ ４４ インクリメンター ４５ 補償シフター ４６ 減算器 ４７ ディクレメンター ５１、５２、５５、５６、５９、６０、６３、６４、６
５、６６、６８、６９、７１、７２、７３ ＡＮＤゲー
ト ５３、５７、６１、６７、７４ ＯＲゲート ５４、５８、６２ インバータ ７０ａ、７０ｂ 第１カウンタ部 ７５ 第２カウンタ部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 二つの入力値のサイン値を比較し、それ
    による制御信号を出力するコントロール部と、 前記二つの入力値の指数値の差信号を出力する指数演算
    部と、 前記二つの入力値の指数値のうち、大きい値を選択して
    出力する第１マルチプレクサと、 前記指数演算部の制御信号に応じて、二つの入力値のう
    ち、指数値が大きい数の有効数字を選択して出力する第
    ２マルチプレクサと、 前記指数演算部の制御信号に応じて、二つの入力値のう
    ち、指数値が小さい数の有効数字を選択して出力する第
    ３マルチプレクサと、 前記指数演算部から出力される二つの入力信号の指数差
    だけ、前記第３マルチプレクサから出力される有効数字
    信号を右側にシフティングさせるライトシフターと、 減算演算のための加算器の入力端に“２”の補数を作る
    ため、前記コントロール部の制御信号に応じて、第２マ
    ルチプレクサの出力を反転させる第１ビットインバータ
    と、 前記第２マルチプレクサ又は第１ビットインバータの出
    力信号と前記ライトシフターの出力を加算する加算器
    と、 前記第２マルチプレクサ及びライトシフターの出力から
    ゼロの連続性を予測するリーディングゼロ予測部と、 前記コントロール部の制御により、前記リーディングゼ
    ロ予測部の出力をカウンティングするリーディングゼロ
    カウンタと、 前記加算器から出力される値を特定ビット数で貯蔵する
    ため、残りの桁を四捨五入して出力するラウンディング
    コントロール部と、 前記加算器から出力される値を、前記リーディングゼロ
    カウンタから出力される桁だけ、左側に桁シフティング
    を行うレフトシフターと、 前記加算器で加算された値が負数であると、前記レフト
    シフターから出力される値を２の補数で処理する第２ビ
    ットインバータと、 前記ラウンディングコントロール部の信号に応じて、前
    記第２ビットインバータから出力される値に１を加え
    て、最終に有効数字値を演算するインクリメンターと、 前記インクリメンターから出力される有効数字値が最大
    値であるとき、桁を補償するため、有効数字値をシフテ
    ィングする補償シフターと、 前記第１マルチプレクサから出力される値から、前記リ
    ーディングゼロカウンタ４０出力される値を減算する指
    数減算器と、 前記指数減算器の出力信号から１ビットを減少させて指
    数値を最終出力するディクレメンターとを備えることを
    特徴とする実数演算器。
  2. 【請求項２】 前記二つの入力値の有効数字をそれぞれ
    （・・・Ａi+1、Ａi、Ａi-1、・・・）、（・・・Ｂi+1、Ｂi、Ｂ
    i-1）と仮定すると、１ビットの前記リーディングゼロ
    予測部は、 Ａi+1の反転された値とＢi+1の値を論理演算する第１Ａ
    ＮＤゲートと、 Ｂi+1の反転された値とＡi+1の値を論理演算する第２Ａ
    ＮＤゲートと、 前記第１、第２ＡＮＤゲートの出力を論理演算する第１
    ＯＲゲートと、 前記第１ＯＲゲートの出力を反転する第１インバータ
    と、 Ａi-1の反転された値とＢi-1の値を論理演算する第３Ａ
    ＮＤゲートと、 Ｂi-1の反転された値とＡi-1の値を論理演算する第４Ａ
    ＮＤゲートと、 前記第３、第４ＡＮＤゲートの出力を論理演算する第２
    ＯＲゲートと、 前記第２ＯＲゲートの出力を反転する第２インバータ
    と、 Ａiの反転された値とＢｉの値を論理演算する第５ＡＮ
    Ｄゲートと、 Ｂiの反転された値とＡｉの値を論理演算する第６ＡＮ
    Ｄゲートと、 前記第５、第６ＡＮＤゲートの出力を論理演算する第３
    ＯＲゲートと、 前記第３ＯＲゲートの出力を反転する第３インバータ
    と、 前記第１インバータ、第５ＡＮＤゲート及び第４ＡＮＤ
    ゲートの出力を論理演算する第７ＡＮＤゲートと、 前記第１インバータ、第６ＡＮＤゲート及び第３ＡＮＤ
    ゲートの出力を論理演算する第８ＡＮＤゲートと、 前記第１ＯＲゲート、第６ＡＮＤゲート及び第４ＡＮＤ
    ゲートの出力を論理演算する第９ＡＮＤゲートと、 前記第１ＯＲゲート、第５ＡＮＤゲート及び第３ＡＮＤ
    ゲートの出力を論理演算する第１０ＡＮＤゲートと、 前記第３インバータ及び前記第７、第８、第９、第１０
    ＡＮＤゲートの出力を論理演算し、当該ビットのリーデ
    ィングゼロ予測（Ｅi）信号を出力する第４ＯＲゲート
    とを備えることを特徴とする請求項１記載の実数演算
    器。
  3. 【請求項３】 前記リーディングゼロ予測部が最上位
    （ＭＳＢ）ビットに相当する場合は、ＡMSB+1又はＢ
    MSB+1をそれぞれ“０”と見なし、前記リーディングゼ
    ロ予測部が最下位ビットに相当する場合は、Ａ−１又は
    Ｂ−１をそれぞれ“０”と見なすことを特徴とする請求
    項２記載の実数演算器。
  4. 【請求項４】 前記リーディングゼロカウンタは、 前記リーディングゼロ予測部の連続する二つのビットが
    “１１”であると“１０”を出力し、上位ビットのみが
    “１”であると“０１”を出力し、下位ビットにかかわ
    らず、上位ビットが“０”であると“００”を出力する
    複数の第１カウンタ部と、 前記隣接した二つの第１カウンタ部からそれぞれ出力さ
    れる２ビットのうち、上位ビットがそれぞれ“１”であ
    る場合にだけ、３ビットの中の最上位ビットに“１”を
    出力し、隣接した二つの第１カウンタ部の中の上位第１
    カウンタ部の上位ビットが“１”であり、下位第１カウ
    ンタ部の上位ビットが“０”である場合にだけ、３ビッ
    トの中の中間上位ビットに“１”を出力し、前記中間上
    位ビットと前記下位第１カウンタ部の下位ビットが
    “１”であるか、上位第１カウンタ部の下位ビットが
    “１”である場合、最下位ビットに“１”を出力する複
    数の第２カウンタ部とを含むことを特徴とする請求項１
    記載の実数演算器。
  5. 【請求項５】 前記各々の第１カウンタ部は、 前記リーディングゼロ予測部から出力されるゼロ予測値
    の連続する２ビットを論理乗算して、連続する二つの値
    が“１１”であるかを判断する第１ＡＮＤゲートと、 前記リーディングゼロ予測部の連続する２ビットのう
    ち、下位１ビットの反転された値と上位ビットを論理演
    算して、連続する二つの値が“１０”であるかを判断す
    る第２ＡＮＤゲートとを含むことを特徴とする請求項４
    記載の実数演算器。
  6. 【請求項６】 前記各々の第２カウンタ部は、 前記第１カウンタ部から出力される２ビットのデータの
    うち、隣接する二つの第１カウンタ部から出力された上
    位ビットを論理演算して１ビットデータを出力する第１
    ＡＮＤゲートと、 前記二つの第１カウンタ部のうち、上位ビットの第１カ
    ウンタから出力される上位１ビットと下位ビットの第１
    カウンタ部から出力される上位１ビットの反転された値
    を論理演算して１ビットのデータを出力する第２ＡＮＤ
    ゲートと、 前記下位ビットの第１カウンタ部から出力される下位１
    ビットと前記第１４ＡＮＤゲートの出力を論理演算する
    第３ＡＮＤゲートと、 前記上位ビットの第１カウンタ部から出力される下位１
    ビットと前記第１５ＡＮＤゲートの出力値を論理演算し
    て、残りの１ビットデータを出力するＯＲゲートとを備
    えることを特徴とする請求項４記載の実数演算器。
JP2000101140A 1999-04-02 2000-04-03 実数演算器 Pending JP2000311079A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR11618/1999 1999-04-02
KR1019990011618A KR100331846B1 (ko) 1999-04-02 1999-04-02 실수 연산기

Publications (1)

Publication Number Publication Date
JP2000311079A true JP2000311079A (ja) 2000-11-07

Family

ID=19578657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000101140A Pending JP2000311079A (ja) 1999-04-02 2000-04-03 実数演算器

Country Status (3)

Country Link
US (1) US6571264B1 (ja)
JP (1) JP2000311079A (ja)
KR (1) KR100331846B1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2412986B (en) * 2001-03-14 2005-11-30 Micron Technology Inc Arithmetic pipeline
US7069288B2 (en) 2001-05-25 2006-06-27 Sun Microsystems, Inc. Floating point system with improved support of interval arithmetic
US7290023B2 (en) * 2003-11-20 2007-10-30 International Business Machines Corporation High performance implementation of exponent adjustment in a floating point design
US7936359B2 (en) * 2006-03-13 2011-05-03 Intel Corporation Reconfigurable floating point filter
CN101459854B (zh) * 2007-12-13 2011-11-16 鸿富锦精密工业（深圳）有限公司 图像压缩编码/解码装置及图像压缩编码/解码方法
TWI398827B (zh) * 2007-12-31 2013-06-11 Hon Hai Prec Ind Co Ltd 圖像壓縮編碼／解碼裝置及圖像壓縮編碼／解碼方法
RU2503991C1 (ru) * 2012-10-11 2014-01-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Вятский государственный университет (ФГБОУ ВПО "ВятГУ") УСТРОЙСТВО ДЛЯ ВЫРАВНИВАНИЯ ПОРЯДКОВ m ДВОИЧНЫХ ЧИСЕЛ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926369A (en) 1988-10-07 1990-05-15 International Business Machines Corporation Leading 0/1 anticipator (LZA)
US4994996A (en) * 1989-02-03 1991-02-19 Digital Equipment Corporation Pipelined floating point adder for digital computer
US5027308A (en) * 1989-02-14 1991-06-25 Intel Corporation Circuit for adding/subtracting two floating point operands
US5136536A (en) * 1990-05-04 1992-08-04 Weitek Corporation Floating-point ALU with parallel paths
JP2508912B2 (ja) * 1990-10-31 1996-06-19 日本電気株式会社 浮動小数点加算装置
US5373461A (en) * 1993-01-04 1994-12-13 Motorola, Inc. Data processor a method and apparatus for performing postnormalization in a floating-point execution unit
US5684729A (en) * 1994-09-19 1997-11-04 Hitachi, Ltd. Floating-point addition/substraction processing apparatus and method thereof
US5751621A (en) * 1994-11-17 1998-05-12 Hitachi, Ltd. Multiply-add unit and data processing apparatus using it
US5757682A (en) * 1995-03-31 1998-05-26 International Business Machines Corporation Parallel calculation of exponent and sticky bit during normalization
US5928316A (en) * 1996-11-18 1999-07-27 Samsung Electronics Co., Ltd. Fused floating-point multiply-and-accumulate unit with carry correction
US6405232B1 (en) * 1999-08-19 2002-06-11 National Semiconductor Corporation Leading bit prediction with in-parallel correction

Also Published As

Publication number Publication date
KR100331846B1 (ko) 2002-04-09
KR20000065394A (ko) 2000-11-15
US6571264B1 (en) 2003-05-27

Similar Documents

Publication Publication Date Title
US7472149B2 (en) Arithmetic unit for approximating function
JP4500358B2 (ja) 演算処理装置および演算処理方法
US5798955A (en) High-speed division and square root calculation unit
JP4388543B2 (ja) ３項入力の浮動小数点加減算器
US7720898B2 (en) Apparatus and method for adjusting exponents of floating point numbers
KR100203468B1 (ko) 부동소수점수를 위한 산술연산장치
KR900010545A (ko) 연산장치와 연산방법
KR100241072B1 (ko) 부동소수점 감산시 대량소거의 병렬예측 및 연산방법과 장치
US8620983B2 (en) Leading sign digit predictor for floating point near subtractor
CN108694037B (zh) 用于在执行浮点减法时估计移位量的装置和方法
US5408426A (en) Arithmetic unit capable of performing concurrent operations for high speed operation
JPH0659858A (ja) 浮動小数点演算装置
JP2000311079A (ja) 実数演算器
JPH08212058A (ja) 加算オーバフロ検出回路
EP0436905B1 (en) High performance adder using carry predictions
US5867413A (en) Fast method of floating-point multiplication and accumulation
US7016930B2 (en) Apparatus and method for performing operations implemented by iterative execution of a recurrence equation
US7668892B2 (en) Data processing apparatus and method for normalizing a data value
KR19980082906A (ko) 부동 소수점 숫자의 정수형으로의 변환 방법
JPH10283164A (ja) 除算回路
US20030115236A1 (en) Elimination of rounding step in the short path of a floating point adder
JPH0511980A (ja) 桁あふれ検出方式とその回路
US6615228B1 (en) Selection based rounding system and method for floating point operations
US7386580B2 (en) Data processing apparatus and method for computing an absolute difference between first and second data elements
JP2752564B2 (ja) 先行１予測装置及び浮動小数点加減算装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201