JP2743997B2

JP2743997B2 - 半導体記憶装置

Info

Publication number: JP2743997B2
Application number: JP62231906A
Authority: JP
Inventors: 陽二渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-16
Filing date: 1987-09-16
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: KR920005121B1; KR890005738A; JPS6476496A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高速アクセス機能を有するダイナミック型
半導体記憶装置に関する。（従来の技術）近年、コンピュータ・クラフィックやパターン認識か
ら、家庭用テレビ受像機,VTRに至るまで、画像信号をデ
ィジタル処理する技術が急速に進展している。これに伴
い、画像情報を格納する画像用メモリICには、ますます
高速のアクセス機能が要求されるようになっている。ダイナミックRAM（以下、dRAM）においては従来か
ら、高速アクセス機能を有するものとして、ページ・モ
ード、スタティック・カラム・モード、ニブル・モード
などが知られている。これらに加え最近は、高速シリア
ルアクセス機能を搭載したdRAMが発表されている。これ
は、メモリアレイと外部入出力バッファの間に信号の並
直列変換を行なうシフトレジスタを設け、シリアルデー
タの入出力をごく短いサイクルで可能としたものであ
る。第５図は、その様なシリアルアクセス可能なdRAMの概
略構成であり、第６図はその動作波形である。メモリセ
ルMCがマトリクス配列され、互いに直交するワード線WL
とビット線BLが配設されたメモリアレイ51、行デコーダ
52、センスアンプ53および入出力データバッファ55があ
り、センスアンプ53と入出力バッファ55の間にシフトレ
ジスタ54が設けられている。シリアルアクセス機能を簡
単に説明すれば、▲▼（行アドレス・ストロー
ブ）の降下エッジにより行アドレスが取り込まれ、これ
に対応するワード線が選択され、その後センスアンプが
活性化される。これにより、選択された行のメモリセル
の情報がセンスアンプ53にラッチされる。次にこのセン
スアンプ53の情報がシフトレジスタ54に転送され、出力
クロックに同期してそのデータが直列に読み出される。
このような動作により、１行分のデータはシフトレジス
タの動作速度で決まる高速サイクルでシリアルにデータ
が出力されることになる。しかしこの回路構成では、次のような問題があった。
一般にグラフィック・ディスプレイやパターン認識等に
用いられる画像用メモリには、アドレス平面上で列方向
のみの高速アクセス機能だけでなく、行方向や斜め方向
の高速アクセス機能が要求される。これに対し従来の構
成では、行方向に関してはワード線の立ち上げ、ビット
線センス・リストア、ワード線立ち下げ、ビット線プリ
チャージなど、一連の回路動作が必要であり、その様な
要求に応えることができなかった。（発明が解決しようとする問題点）以上のように従来のdRAMでの高速シリアルアクセス機
能は、メモリアドレス平面上で列方向のみの高速アクセ
スしかできないという問題があった。本発明は上記の点に鑑み、メモリアドレス平面上で上
下，左右および斜め方向のいずれにも高速アクセスを可
能としたdRAMを提供することを目的とする。［発明の構成］（問題点を解決するための手段）本発明によるdRAMでは、メモリセルアレイが複数個の
ブロックに分割される。複数個のメモリブロックは例え
ば、下位ロウ・アドレス（例えば最下位からｍビット）
で選択される２^m個とする。論理アドレス平面上で互い
に隣接するるロウ・アドレスで選択されるワード線は互
いに異なるブロックに配設されるようにする。そして論
理アドレスｉ行内のメモリセルをアクセスする場合、同
時にｉ±1,i±2,…,i±ｊ行（ｊ＜ｍ）のワード線を立
ち上げ、かつそれらのワード線の属するブロックのセン
スアンプも活性化して、これにより選ばれたメモリセル
の情報をセンスアンプ内にラッチしておくようにする。（作用）本発明によれば、論理アドレス平面上であるロウ・ア
ドレスが選択された時に、常にその選択されたロウ・ア
ドレスに隣合う前後のロウ・アドレスのデータが即座に
アクセス可能な状態、即ちワード線が立上りセンスアン
プが活性化された状態になっているため、列方向のみな
らず、行方向および斜め方向にも高速シリアルアクセス
が可能となる。（実施例）以下、本発明の実施例を説明する。第１図は一実施例による多方向高速シリアルアクセス
機能を備えたdRAMの概略構成を示す。dRAMは一般に、複
数個のメモリセルがマトリクス状に配列され、ロウ・ア
ドレスにより選択されるワード線（WL）を立ち上げ、そ
のワード線に接続された全メモリセルの情報を各ビット
線（BL）を読み出し、それぞれの情報をセンスアンプで
増幅・ラッチし、カラム・アドレスで指定される情報を
出力するように構成される。この様な基本構成において
この実施例では、メモリセルアレイがビット線方向にロ
ウ・アドレスの下位情報（LSBからｍビットの下位ロウ
・アドレス）で選択されるｎ個のブロック１（１1,12，
…,1n）に分割される。各メモリ・ブロッックには夫
々、ロウ・デコーダ２（２1,22，…,2n）、センスアン
プ３（３1,32，…,3n）およびカラム・デコーダ５（５
1,52，…,5n）が設けられている。各ブロック１は、下
位ロウ・アドレス16（即ち論理アドレス平面でロウ・ア
ドレスのLSBからｍビットの情報）に基づいて、後に詳
述するブロック・デコーダ４（４1,42，…,4n）により
活性化される。残りの上位ロウ・アドレス17はロウ・デ
コーダ２に入り、これによりワード線の選択がなされ
る。但し、第１番目のブロック１1（下位アドレス16が
全て“0"で選択される）とｎ番目のブロック1n（下位ア
ドレス16が全て“1"で選択される）については、ロウ・
デコーダとロウ・アドレス・バスの間にそれぞれ演算回
路6,7が設けられる。演算回路６はアドレスバスの情報
をそのままバイパスする機能と同情報に１を加えて出力
する機能とを有する。これらの機能は演算制御回路８に
より切替え制御される。具体的には、下位ロウ・アドレ
ス16がｎ番目のブロック1nを選択する情報（1,1,…,1）
に合致している場合に加算機能が選ばれ、それ以外の場
合はバイパス機能が選ばれる。即ち、１加算機能は、ｎ
番目のブロック1nが選択されて活性化された時に同時に
１番目のブロック１1で＋１アドレスのワード線を立ち
上げるための機能である。一方演算回路７はバイパス機
能と１減算機能を有し、これらの機能が演算制御回路９
により制御される。ここで減算機能は、下位ロウ・アド
レス16が１番目のブロック１1を選択する情報（0,0,…,
0）である場合に選択され、それ以外の場合はバイパス
機能が選ばれる。この減算機能は、１番目のブロック１
1が選択された時に同時にｎ番目のブロック1nで−１ア
ドレスのワード線を立ち上げるようにするためのもので
ある。なおロウ・アドレス16,17は、外部端子から入力
されるアドレス信号をロウ・アドレス・バッファ11が初
期値として取込み、これを制御回路15からのシリアルア
クセス制御信号によりロウ・アドレス・カウンタ12がカ
ウント・アップまたはカウント・ダウンすることにより
得られる。同様にカラム・アドレス18は、外部端子から
入力されるアドレス信号をカラム・アドレス・バッファ
13が初期値として取込み、これを制御回路15からのシリ
アルアクセス制御信号によりカラム・アドレス・カウン
タ14がカウント・アップまたはカウント・ダウンするこ
とにより得られる。10は入出力バッファである。ブロック・デコーダ４は、下位ロウ・アドレス16がそ
のブロックの選択アドレスである場合、および選択アド
レス±１である場合にブロック活性化信号を出力する機
能を有する。ここで、ブロック１1はブロック1nから見
て、ブロック選択アドレス＋１の関係にある。またブロ
ック・デコーダ４は、一旦ブロック活性化信号を出力し
後、下位ロウ・アドレス16がそのブロックの選択アドレ
スから±３離れる迄は、ブロック活性化信号を保持する
ようになっている。具体的に下記ロウ・アドレス16を３
ビット（ｍ＝３）とした場合のブロック・デコーダ４の
回路構成例を、下位ロウ・アドレス16が（0,0,0）で選
択される１番目のブロックについて、第３図に示す。AN
Dゲート32,33は、下位ロウ・アドレス16（３ビットの相
補信号からなる）がそのブロックの選択アドレスである
場合、および選択アドレス±１である場合を検出する回
路を構成している。即ちこれらのANDゲート32,33によ
り、（Ａ_0R,A_1R,A_2R）＝（0,0,0），（1,0,0）（1,1,1）を検出する。ANDゲート
31,34は、一旦ブロック活性化信号が出力され、ORゲー
ト35の出力が“H"レベルになった後、下位ロウ・アドレ
ス16の情報がそのブロックの選択アドレスから±２離れ
るまで、即ち（Ａ_0R,A_1R,A_2R）＝（0,1,0），（0,1,1）でも出力の“H"レベルを保持する
ための回路である。第２図は、このように構成されたdRAMでのシリアル・
アクセス動作の具体例を説明するためのタイムチャート
である。まず通常のdRAMと同様、▲▼（ロウ・ア
ドレス・ストローブ）の降下エッジ21で外部ロウ・アド
レスを取込み、ロウ・アドレス・バッファ11で相補信号
を生成し、これをロウ・アドレス・カウンタ12にそれを
転送しラッチする。このカウンタ12の出力情報（上位ロ
ウ・アドレス17,下位ロウ・アドレス16）によりワード
線WLの立ち上げを開始する。いま取り込んだ下位ロウ・
アドレス16が（0,0,…,0）の場合、即ち１番目のブロッ
ク１₁の選択アドレスである場合、ブロック・デコーダ
４によりブロック１1,12および1nが同時に活性化され、
これらの３ブロックで上位ロウ・アドレス17により選択
されるワード線を立ち上げる。この場合前述のようにブ
ロック1nでは演算回路７が減算器として機能し、上位ロ
ウ・アドレス17の情報−１で選択されるワード線が立ち
上がる。ワード線が立ち上がった時点でこれら３ブロッ
クでセンスアンプ３が同時に活性化する。次に▲
▼（カラム・アドレス・ストローブ）の降下エッジでカ
ラム・アドレスが取り込まれ、カラム・アドレス・バッ
ファ13で相補信号を生成させ、これがカラム・アドレス
・カウンタ14に転送されてラッチされる。カラム・アド
レス・カウンタ14の出力18はカラム・アドレス・バスを
介してカラム・デコータ５に転送され、これによりカラ
ム選択が行われて読み出されたデータがI/Oバッファ10
にラッチされ、次いでブロック１₁のデータのみが出力
端子Doutに出力される。この時点で、アクセスしたアドレスから見て論理アド
レス平面上で両隣の行を含む３本のワード線に接続され
ているメモリセルが全て、即アクセス可能な状態、即ち
センスアンプが活性化されて何時でも読み出しまたは書
込み可能な状態になっている。次に、シリアル・アクセス・イネーブル信号▲▼
を“L"レベルとし、▲▼を同期信号としてシリア
ル・アクセス動作させる場合を説明する。まず▲
▼の立上りエッジ22で次にアクセスする方向データを取
込む。この方向データは例えば、３つのアドレス・ピン
を用い、第４図に示すような３ビット情報として入力す
る。この方向データを基に、ロウ・アドレス・カウンタ
12およびカラム・アドレス・カウンタ14をカウントアッ
プまたはカウントダウンしてアドレスデータを切替え
る。このとき行方向のシフトがある場合には、新たなブ
ロックの活性化（ワード線の立ち上げ，センスアンプの
活性化）や既活性ブロックのリセット・プリチャージが
起動される。具体的には例えば第２図に示すように▲
▼の立上りエッジ22で行方向＋１としてブロック１
₂をアクセスしようとする場合、この時点でその隣りの
ブロック１₃が活性化される。同時にI/Oバッファ10内の
データ切替えも行われ、次の▲▼降下エッジ23で
ブロック１₂のデータが出力される。第２図は、以下、
ブロック２→３→４→３→２→１というようにロウ・ア
ドレスを変化させたシリアル・アクセスを行なった場合
を示している。カラム・アドレスに関しても同様に任意
の方向に同時に切替えが可能である。このようにこの実施例では、常に次のサイクルでアク
セスされる可能性のあるブロックを１サイクル以上前に
活性化しておく、これにより、任意の方向に高速のシリ
アルアクセスが可能である。但しdRAMでは、センスアン
プを活性化してからセルデータのリストアが完了するま
で、更にワード線を立ち上げてビット線をプリチャージ
するまでかなりの時間を要するため、ロウ・アドレスの
双方向スキャンを実現するには、一旦活性化したブロッ
クのプリチャージ動作をどのタイミングで起動するかが
重要である。この実施例の場合、一旦活性化されたブロ
ックは、アクセス・ブロックが自分から３ブロック離れ
た時点でプリチャージ動作に入るようになっている。例
えば第２図で、ブロック１₁はブロック１₄のアクセス信
号を取り込む▲▼の立ち上がりエッジ25でプリチ
ャージ動作に入る。この結果、同じブロックがプリチャ
ージを開始し、再度活性化される迄には最低でも▲
▼２サイクル分の時間、即ち▲▼の立ち上がり
エッジ26までの時間があり、プリチャージ動作は十分に
完了することができる。そしてこの実施例では、第２図
から明らかなようにメモリセルアレイを最低６分割する
ことにより、従来のdRAMの▲▼サイクルタイムの
1/4のサイクルで行方向を含む任意の方向のシリアルア
クセスが可能である。以上では、読み出し動作について
説明したが、書込み動作についても同様に高速シリアル
アクセスが可能である。本発明は上記実施例に限られるものではない。例えば
実施例では、▲▼ピンをシリアルアクセスの同期
クロックとして用いたが、パッケージのピン数に余裕が
ある場合には専用ピンを用いてもよい。アドレスシフト
信号もアドレスピンからの入力に限られず、専用ピンを
用いてもよい。実施例では、アドレスシフト信号をシリ
アルアクセス同期クロックである▲▼の立ち上が
りで取り込んでいるが、アクセスタイムに余裕がある場
合にはデータ出力Doutのトリガと同じくCASの降下エッ
ジで取り込んでもよい。実施例はカラムアドレス方向に
関しても１ビットのみシフトするものとしたが、カラム
・アドレス・カウンタを変更し、或いはカラムアドレス
を毎回外部から取込むことにより、同一行内で任意のカ
ラムを選択することができる。カラム方向にシフトレジ
スタを設けることにより、カラム方向についてより高速
シリアルアクセスを可能とすることができる。ロウ方向
に関しても、ブロックの分割を多くして同時に活性化さ
れるブロック数を殖やすことにより、また一旦活性化さ
れたブロックの活性状態を保持する時間、即ちプリチャ
ージを待たせる選択ブロックとの距離を大きくとること
により、一層の高速化を図ることができる。その他本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。［発明の効果］以上述べたように本発明によれば、論理アドレス平面
上で近接するロウ・アドレスで選択されるワード線を互
いに異なるメモリセルアレイ・ブロックに振分け、１つ
のワード線を選択する際に同時にこれと論理アドレス平
面上で隣接する両脇のワード線を立ち上げ、かつセンス
アンプを活性化するように構成することにより、カラム
方向だけでなくロウ方向の高速シリアルアクセスを可能
としたdRAMを実現することができる。

【図面の簡単な説明】第１図は本発明の一実施例のdRAMの概略構成を示す図、
第２図はその動作を説明するためのタイミング図、第３
図は実施例のブロック・デコーダの構成例を示す図、第
４図は実施例のシリアルアクセスのアドレス方向に対応
する方向データの一例を示す図、第５図はカラム方向の
高速シリアルアクセス機能を有する従来のdRAMの構成例
を示す図、第６図はその動作を説明するためのタイミン
グ図である。１（１1,12，…,1n）……ブロック、２（２1,22，…,2
n）……ロウ・デコーダ、３（３1,32，…,3n）……セン
スアンプ、４（４1,42，…,4n）……ブロック・デコー
ダ、５（５1,52，…,5n）……カラム・デコーダ、6,7…
…演算回路、8,9……演算制御回路、10……入出力バッ
ファ、11……ロウ・アドレス・バッファ、12……ロウ・
アドレス・カウンタ、13……カラム・アドレス・バッフ
ァ、14……カラム・アドレス・カウンタ、15……制御回
路、16……下位ロウ・アドレス、17……上位ロウ・アド
レス、18……カラム・アドレス。

Claims

(57)【特許請求の範囲】１．マトリクス配列された複数個のダイナミック型メモ
リセルと、これらのメモリセルと情報のやりとりを行な
う、それぞれセンスアンプに接続された複数本のビット
線と、これらのビット線と交差して配設されてメモリセ
ル選択を行なう複数本のワード線とを有する半導体記憶
装置において、前記メモリセルの配列は、論理アドレス平面上で互いに
隣接するロウ・アドレスで選択されるワード線が互いに
異なるブロックに配設されるように、下位ロウ・アドレ
スで選択される複数のブロックに分割され、各ブロック
毎に上位ロウ・アドレスでワード線を選択するロウ・デ
コーダとビット線センスアンプを具備し、あるサイクル
で一つのワード線上のメモリセルをアクセスする際に、
次のサイクルでアクセスされる可能性のある、隣接する
ロウ・アドレスで選択される複数本のワード線を立ち上
げると共に、これらのワード線の属するブロックのセン
スアンプを活性化するようにしたことを特徴とする半導
体記憶装置。２．前記ロウ・アドレスは、外部端子から入力されるア
ドレス信号を初期値として取込み、シリアルアクセス制
御信号によりカウントアップまたはカウントダウンする
ロウ・アドレス・カウンタにより出力される特許請求の
範囲第１項記載の半導体記憶装置。３．前記複数のブロックのうち、前記下位ロウ・アドレ
スのLSBから複数番までのアドレスで選択されるブロッ
クは、前記上位ロウ・アドレスのバスと前記ロウ・デコ
ーダの間にバイパス回路または１加算回路として機能す
る演算回路を有する特許請求の範囲第１項記載の半導体
記憶装置。４．前記複数のブロックのうち、前記下位ロウ・アドレ
スのMSBから複数番までのアドレスで選択されるブロッ
クは、前記上位ロウ・アドレスのバスと前記ロウ・デコ
ーダの間にバイパス回路または１減算回路として機能す
る演算回路を有する特許請求の範囲第１項記載の半導体
記憶装置。５．前記下位ロウ・アドレスの情報に基づいてブロック
の活性化を行なうブロック・デコーダは、ブロックが活
性化される前と一旦活性化された後とでデコード機能が
変化する特許請求の範囲第１項記載の半導体記憶装置。６．カラム・アドレスは、外部端子より初期値を取込む
カラム・アドレス・カウンタの出力である特許請求の範
囲第１項記載の半導体記憶装置。７．外部端子より入力する複数ビットのアドレスデータ
は、ロウ・アドレス・カウンタおよびカラム・アドレス
・カウンタによりシリアル・アクセスの方向データとし
てカウント・アップまたはカウント・ダウンされる特許
請求の範囲第１項記載の半導体記憶装置。８．前記シリアル・アクセスの制御信号は、カラム・ア
ドレス・ストローブ信号の立ち上がりで生成される特許
請求の範囲第７項記載の半導体記憶装置。９．マトリクス配列された複数個のダイナミック型メモ
リセルと、これらのメモリセルと情報のやりとりを行な
う、それぞれセンスアンプに接続された複数本のビット
線と、これらのビット線と交差して配設されてメモリセ
ル選択を行なう複数本のワード線とを有する半導体記憶
装置において、前記メモリセルの配列は、論理アドレス平面に表現され
る少なくとも２つのメモリセルアレイブロックにロウ・
アドレスで選択されるワード線が配設され、それぞれの
メモリセルアレイブロック毎にロウ・デコーダとビット
線センスアンプを具備し、あるサイクルで一つのワード
線上のメモリセルをアクセスする際に、次のサイクルで
アクセスされる可能性のある、異なるブロックの少なく
とも１本のワード線を立ち上げると共に、これらのワー
ド線の属するブロックのセンスアンプを活性化するよう
にしたことを特徴とする半導体記憶装置。