JP2634861B2 - 電流センスアンプ回路 - Google Patents
電流センスアンプ回路Info
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- JP2634861B2 JP2634861B2 JP15280388A JP15280388A JP2634861B2 JP 2634861 B2 JP2634861 B2 JP 2634861B2 JP 15280388 A JP15280388 A JP 15280388A JP 15280388 A JP15280388 A JP 15280388A JP 2634861 B2 JP2634861 B2 JP 2634861B2
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- sense amplifier
- amplifier circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電流センスアンプ回路に関し、特に半導体記
憶装置に使用される電流センスアンプ回路に関する。
憶装置に使用される電流センスアンプ回路に関する。
［従来の技術］ 通常、電流センスアンプ回路は、半導体記憶装置内の
半導体記憶部に流れる微少な電流を感知する出力部に使
用され、半導体記憶部の記憶情報によって微少な電流が
流れるか流れないかを認識し電気的にハイレベルまたは
ローレベルを出力するためのものである。
半導体記憶部に流れる微少な電流を感知する出力部に使
用され、半導体記憶部の記憶情報によって微少な電流が
流れるか流れないかを認識し電気的にハイレベルまたは
ローレベルを出力するためのものである。
第３図は電流センプアンプ回路の従来例の回路図、第
４図は第３図の従来の電流センスアンプ回路において、
半導体記憶部にメモリセルが有る所を選択した時の動作
波形図、第５図は第３図の従来の電流センスアンプ回路
において、半導体記憶部にメモリセルが無い所を選択し
た時の動作波形図である。
４図は第３図の従来の電流センスアンプ回路において、
半導体記憶部にメモリセルが有る所を選択した時の動作
波形図、第５図は第３図の従来の電流センスアンプ回路
において、半導体記憶部にメモリセルが無い所を選択し
た時の動作波形図である。
この電流センスアンプ回路は、第３図に示すように、
半導体記憶部のＮチャンネルトランジスタ７のドレイン
側Ｃ（以下、ディジット線Ｃと称す）とディジット線Ｃ
にシリアルに接続されたＮチャンネルトランジスタ５
（以下、Ｙセレクタ５と称す）のドレインＢに接続する
構成として使用され、カレントミラー回路を構成してい
るＰチャンネルトランジスタ1,2と、相補性インバータ
８と、相補性インバータ８の出力信号をゲート電極入力
信号とし、ソース電極が相補性インバータ８の入力側と
ディジット線Ｃに接続され、ドレイン電極が、Ｐチャン
ネルトランジスタ１のドレイン電極に接続されているＮ
チャンネルトランジスタ３と、Ｐチャンネルトランジス
タ２とでレシオインバータを構成しているＮチャンネル
トランジスタ４とで構成されている。
半導体記憶部のＮチャンネルトランジスタ７のドレイン
側Ｃ（以下、ディジット線Ｃと称す）とディジット線Ｃ
にシリアルに接続されたＮチャンネルトランジスタ５
（以下、Ｙセレクタ５と称す）のドレインＢに接続する
構成として使用され、カレントミラー回路を構成してい
るＰチャンネルトランジスタ1,2と、相補性インバータ
８と、相補性インバータ８の出力信号をゲート電極入力
信号とし、ソース電極が相補性インバータ８の入力側と
ディジット線Ｃに接続され、ドレイン電極が、Ｐチャン
ネルトランジスタ１のドレイン電極に接続されているＮ
チャンネルトランジスタ３と、Ｐチャンネルトランジス
タ２とでレシオインバータを構成しているＮチャンネル
トランジスタ４とで構成されている。
入力端子A1,A3にハイレベルが入力された場合、半導
体記憶部のＮチャンネルトランジスタ７が選択され、Ｎ
チャンネルトランジスタ７の動作状態およびＹセレクタ
５も動作状態となり、各接続点の動作は第４図に示すよ
うに、接続点Ｂのレベルがディジット線Ｃの寄生容量９
を充電するために一瞬にしてローレベル低下し、ディジ
ット線Ｃの寄生容量９の充電完了後もＮチャンネルトラ
ンジスタが動作状態であるためＹセレクタ５のドレイン
Ｂはローレベルとなる。また、接続点Ａのレベルも接続
点Ｂのレベルに追従するようにディジット線Ｃの寄生容
量９の充電期間にローレベルへ低下し充電完了後もロー
レベルとなり、Ｐチャンネルトランジスタ1,2が動作状
態となる。また、通常、Ｐチャンネルトランジスタ２の
相互コンダクタンス（以下、gmp）とＮチャンネルトラ
ンジスタ４の相互コンダクタンス（以下、gmNの比によ
って接続点Ｄのレベルが変化し、gmp＞gmNの時、接続点
Ｄのレベルはハイレベルとなるように設計することによ
り、前記のようにＰチャンネルトランジスタ２が動作状
態となった時、gmp＞gmNとなり、接続点Ｄはハイレベル
を出力する。
体記憶部のＮチャンネルトランジスタ７が選択され、Ｎ
チャンネルトランジスタ７の動作状態およびＹセレクタ
５も動作状態となり、各接続点の動作は第４図に示すよ
うに、接続点Ｂのレベルがディジット線Ｃの寄生容量９
を充電するために一瞬にしてローレベル低下し、ディジ
ット線Ｃの寄生容量９の充電完了後もＮチャンネルトラ
ンジスタが動作状態であるためＹセレクタ５のドレイン
Ｂはローレベルとなる。また、接続点Ａのレベルも接続
点Ｂのレベルに追従するようにディジット線Ｃの寄生容
量９の充電期間にローレベルへ低下し充電完了後もロー
レベルとなり、Ｐチャンネルトランジスタ1,2が動作状
態となる。また、通常、Ｐチャンネルトランジスタ２の
相互コンダクタンス（以下、gmp）とＮチャンネルトラ
ンジスタ４の相互コンダクタンス（以下、gmNの比によ
って接続点Ｄのレベルが変化し、gmp＞gmNの時、接続点
Ｄのレベルはハイレベルとなるように設計することによ
り、前記のようにＰチャンネルトランジスタ２が動作状
態となった時、gmp＞gmNとなり、接続点Ｄはハイレベル
を出力する。
入力端子A1,A2にハイレベルが入力された場合、半導
体記憶部にＮチャンネルトランジスタがない６が選択さ
れ、Ｙセレクタ５が動作状態となり、各接続点の動作は
第５図に示すように接続点Ｂのレベルがディジット線Ｃ
の寄生容量９を充電するために、一瞬、ローレベルへ低
下し、ディジット線Ｃの寄生容量９を充電完了後ハイレ
ベルとなる。また、接続点Ａのレベルも接続点Ｂのレベ
ルに追従するようにディジット線Ｃの寄生容量９の充電
期間中、ローレベルへ低下し、充電完了後、ハイレベル
となり、Ｐチャンネルトランジスタ1,2の相互コンダク
タンスが悪くなり、gmp＜gmNとなり接続点Ｄのレベルは
ローレベルとなる。
体記憶部にＮチャンネルトランジスタがない６が選択さ
れ、Ｙセレクタ５が動作状態となり、各接続点の動作は
第５図に示すように接続点Ｂのレベルがディジット線Ｃ
の寄生容量９を充電するために、一瞬、ローレベルへ低
下し、ディジット線Ｃの寄生容量９を充電完了後ハイレ
ベルとなる。また、接続点Ａのレベルも接続点Ｂのレベ
ルに追従するようにディジット線Ｃの寄生容量９の充電
期間中、ローレベルへ低下し、充電完了後、ハイレベル
となり、Ｐチャンネルトランジスタ1,2の相互コンダク
タンスが悪くなり、gmp＜gmNとなり接続点Ｄのレベルは
ローレベルとなる。
［発明が解決しようとする課題］ 上述した従来の電流センスアンプ回路は、半導体記憶
部にＮチャンネルトランジスタ（以下メモリセル）がな
い場所を選択した場合、ディジット線の寄生容量の充電
のため一瞬、電流センスアンプ回路の出力はハイレベル
となり、ディジット線の寄生容量の充電中、ハイレベル
が出力され、充電完了後、電流センスアンプ回路は、ロ
ーレベルの正常なレベルを出力するため、半導体記憶装
置のアクセスタイム（第５図中のTAC2）が長くなる欠点
があり、また、Ｎチャンネルトランジスタ３のゲートの
レベルは電源電位と接地電位の中間レベル付近にあるた
め、Ｎチャンネルトランジスタ３の相互コンダクタンス
が悪く、ディジット線Ｃの寄生容量９を充電するための
電流が少なく、また、カレントミラー回路のＰチャネル
トランジスタ１、２のゲート電圧は〔電源電位−（Ｐチ
ャンネルトランジスタのスレショールドレベル）〕であ
るため、Ｐチャンネルトランジスタ１の相互コンダクタ
ンスが悪くディジット線Ｃの寄生容量９を充電するため
の電流が小さくアクセスタイムが長くなるという欠点が
ある。
部にＮチャンネルトランジスタ（以下メモリセル）がな
い場所を選択した場合、ディジット線の寄生容量の充電
のため一瞬、電流センスアンプ回路の出力はハイレベル
となり、ディジット線の寄生容量の充電中、ハイレベル
が出力され、充電完了後、電流センスアンプ回路は、ロ
ーレベルの正常なレベルを出力するため、半導体記憶装
置のアクセスタイム（第５図中のTAC2）が長くなる欠点
があり、また、Ｎチャンネルトランジスタ３のゲートの
レベルは電源電位と接地電位の中間レベル付近にあるた
め、Ｎチャンネルトランジスタ３の相互コンダクタンス
が悪く、ディジット線Ｃの寄生容量９を充電するための
電流が少なく、また、カレントミラー回路のＰチャネル
トランジスタ１、２のゲート電圧は〔電源電位−（Ｐチ
ャンネルトランジスタのスレショールドレベル）〕であ
るため、Ｐチャンネルトランジスタ１の相互コンダクタ
ンスが悪くディジット線Ｃの寄生容量９を充電するため
の電流が小さくアクセスタイムが長くなるという欠点が
ある。
本発明の目的は、以上の欠点を緩和し、アクセスタイ
ムのスピードアップを計ることができる電流センスアン
プ回路を提供することにある。
ムのスピードアップを計ることができる電流センスアン
プ回路を提供することにある。
［課題を解決するための手段］ 本発明の電流センスアンプ回路は、 相補性インバータと、 ドレイン側が相補性インバータの出力側と接続され、
パルス信号を入力する第１のＰチャネルトランジスタ
と、 相補性インバータの出力信号をゲート電極入力信号と
し、ソースが相補性インバータの入力側とディジット線
に接続された第１のＮチャンネルトランジスタと、 該チャンネルトランジスタのドレイン電極に接続され
たＰチャンネルトランジスタによるカレントミラー回路
と、 該カレントミラー回路のＰチャネルトランジスタのゲ
ート電極にドレインが接続されかつゲート電極には前記
パルス信号が入力される第２のＰチャンネルトランジス
タと、 カレントミラー回路のＰチャンネルトランジスタと
で、レシオインバータを構成する第２のＮチャンネルト
ランジスタとを有する。
パルス信号を入力する第１のＰチャネルトランジスタ
と、 相補性インバータの出力信号をゲート電極入力信号と
し、ソースが相補性インバータの入力側とディジット線
に接続された第１のＮチャンネルトランジスタと、 該チャンネルトランジスタのドレイン電極に接続され
たＰチャンネルトランジスタによるカレントミラー回路
と、 該カレントミラー回路のＰチャネルトランジスタのゲ
ート電極にドレインが接続されかつゲート電極には前記
パルス信号が入力される第２のＰチャンネルトランジス
タと、 カレントミラー回路のＰチャンネルトランジスタと
で、レシオインバータを構成する第２のＮチャンネルト
ランジスタとを有する。
［作用］ 第１のＮチャンネルトランジスタのゲートのレベル
は、パルス信号がローレベル期間中は、ハイレベルであ
るため、第１のＮチャンネルトランジスタの相互コンダ
クタンスは良くなり、第１のＮチャンネルトランジスタ
に流れる電流が大きくなり、ディジット線の寄生容量を
充電する時間が短くなると同時に、第２のＰチャンネル
トランジスタもパルス信号がローレベルの期間中、動作
状態となる。この状態の時、第２のＰチャンネルトラン
ジスタのゲートレベルはローレベルであるため相互コン
ダクタンスが良く、ディジット線へ流れ込む電流が大き
くなり、ディジット線の寄生容量を充電する時間が短く
なる。
は、パルス信号がローレベル期間中は、ハイレベルであ
るため、第１のＮチャンネルトランジスタの相互コンダ
クタンスは良くなり、第１のＮチャンネルトランジスタ
に流れる電流が大きくなり、ディジット線の寄生容量を
充電する時間が短くなると同時に、第２のＰチャンネル
トランジスタもパルス信号がローレベルの期間中、動作
状態となる。この状態の時、第２のＰチャンネルトラン
ジスタのゲートレベルはローレベルであるため相互コン
ダクタンスが良く、ディジット線へ流れ込む電流が大き
くなり、ディジット線の寄生容量を充電する時間が短く
なる。
また、半導体記憶部のメモリセルが有る所を選択した
時も同じく、パルス信号を一瞬、ローレベルとした時、
ディジット線の寄生容量の充電が速く行なわれ、パルス
信号がローレベルからハイレベルとなった時、メモリセ
ルは動作状態となっているのでディジット線はすぐにロ
ーレベルへ低下し電流センスアンプ回路の出力はハイレ
ベルとなる。
時も同じく、パルス信号を一瞬、ローレベルとした時、
ディジット線の寄生容量の充電が速く行なわれ、パルス
信号がローレベルからハイレベルとなった時、メモリセ
ルは動作状態となっているのでディジット線はすぐにロ
ーレベルへ低下し電流センスアンプ回路の出力はハイレ
ベルとなる。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の電流センスアンプ回路の一実施例に
回路図、第２図は、半導体記憶部のメモリセルがない所
を選択した時の本実施例の各接続点の動作を示す波形図
である。なお、第２図において、点線は従来からの電流
センスアンプ回路の動作を示し、実線は本実施例の動作
を示す。
回路図、第２図は、半導体記憶部のメモリセルがない所
を選択した時の本実施例の各接続点の動作を示す波形図
である。なお、第２図において、点線は従来からの電流
センスアンプ回路の動作を示し、実線は本実施例の動作
を示す。
本実施例は、第３図の従来例に、パルス信号が入力さ
れる入力端子INと、ドレイン側が相補性インバータ８の
出力端子と接続され、ゲート電極が入力端子INと接続さ
れているＰチャンネルトランジスタ10と、カレントミラ
ー回路とを構成しているＰチャンネルトランジスタ1,2
のゲート電極にドレインが接続され、ゲート電極が入力
端子INに接続されているＰチャンネルトランジスタ11が
付加されて構成されている。
れる入力端子INと、ドレイン側が相補性インバータ８の
出力端子と接続され、ゲート電極が入力端子INと接続さ
れているＰチャンネルトランジスタ10と、カレントミラ
ー回路とを構成しているＰチャンネルトランジスタ1,2
のゲート電極にドレインが接続され、ゲート電極が入力
端子INに接続されているＰチャンネルトランジスタ11が
付加されて構成されている。
Ｐチャンネルトランジスタ２の相互コンダクタンス
（以下、gmp1）＞Ｎチャンネルトランジスタ４の相互コ
ンダクタンス（以下、gmN1）の時、接続点Ｄのレベルは
ハイレベルが出力され、gmp1＜gmN1の時、接続点Ｄのレ
ベルはローレベルが出力される。
（以下、gmp1）＞Ｎチャンネルトランジスタ４の相互コ
ンダクタンス（以下、gmN1）の時、接続点Ｄのレベルは
ハイレベルが出力され、gmp1＜gmN1の時、接続点Ｄのレ
ベルはローレベルが出力される。
次に、本実施例の電流センスアンプ回路の動作を第２
図のタイミングチャートを参照して説明する。
図のタイミングチャートを参照して説明する。
入力信号A1がローレベルからハイレベルへ変化すると
同時に入力信号INを一瞬、ローレベルとする。入力信号
INがローレベルの期間中、相補性インバータ８の出力端
Ｅの出力信号は、Ｐチャンネルトランジスタ10が動作状
態であるため、ハイレベルが出力され、Ｎチャンネルト
ランジスタ３のゲートへ入力される。従来の電流センス
アンプ回路のＮチャンネルトランジスタ３のゲートのレ
ベルは電源電位と接地電位の中間レベルであるが、本実
施例の電流センスアンプ回路のＮチャンネルトランジス
タ３のゲートのレベルは、入力信号INがローレベル期間
中は、ハイレベルであるため、Ｎチャンネルトランジス
タ３の相互コンダクタンスは良くなり、Ｎチャンネルト
ランジスタ３に流れる電流が大きくなり、ディジット線
Ｃの寄生容量９を充電する時間が短くなると同時に、Ｐ
チャンネルトランジスタ11も入力信号INがローレベルの
期間中、動作状態となる。従来の電流センスアンプ回路
のＰチャンネルトランジスタ１のゲートレベルは〔電源
電位−（Ｐチャンネルトランジスタのスレショールドレ
ベル）〕に近いレベルで動作しているためＰチャンネル
トランジスタ11の相互コンダクタンスは悪い。本実施例
のＰチャンネルトランジスタ11がパルス信号INがローレ
ベルの時動作状態となっている。この状態の時、Ｐチャ
ンネルトランジスタ11のゲートレベルはローレベルであ
るため相互コンダクタンスが良く、ディジット線へ流れ
込む電流12が大きくなり、ディジット線Ｃの寄生容量９
を充電する時間が短くなる。すなわち、入力信号A1がロ
ーレベルからハイレベルへ変化した時、接続点A,Bは一
瞬、ローレベルへ低下するが、ディジット線Ｃの寄生容
量９の充電がすばやく行なわれるため、接続点A,Bは速
くハイレベルとなり、また、Ｐチャンネルトランジスタ
１、２の相互コンダクタンスは悪く、Ｐチャンネルトラ
ンジスタ２のgmp1＜Ｎチャンネルトランジスタ４のgmN1
となるので出力Ｄはローレベルルが出力される。また、
半導体記憶部のメモリセルが有る所を選択した時も同じ
く、入力信号INを一瞬ローレベルとした時、ディジット
線Ｃの寄生容量９の充電が速く行なわれ、入力信号INが
ローレベルからハイレベルとなった時、メモリセルは動
作状態となっているのでディジット線Ｃはすぐにローレ
ベルへ低下し、電流センスアンプ回路の出力Ｄはハイレ
ベルとなる。
同時に入力信号INを一瞬、ローレベルとする。入力信号
INがローレベルの期間中、相補性インバータ８の出力端
Ｅの出力信号は、Ｐチャンネルトランジスタ10が動作状
態であるため、ハイレベルが出力され、Ｎチャンネルト
ランジスタ３のゲートへ入力される。従来の電流センス
アンプ回路のＮチャンネルトランジスタ３のゲートのレ
ベルは電源電位と接地電位の中間レベルであるが、本実
施例の電流センスアンプ回路のＮチャンネルトランジス
タ３のゲートのレベルは、入力信号INがローレベル期間
中は、ハイレベルであるため、Ｎチャンネルトランジス
タ３の相互コンダクタンスは良くなり、Ｎチャンネルト
ランジスタ３に流れる電流が大きくなり、ディジット線
Ｃの寄生容量９を充電する時間が短くなると同時に、Ｐ
チャンネルトランジスタ11も入力信号INがローレベルの
期間中、動作状態となる。従来の電流センスアンプ回路
のＰチャンネルトランジスタ１のゲートレベルは〔電源
電位−（Ｐチャンネルトランジスタのスレショールドレ
ベル）〕に近いレベルで動作しているためＰチャンネル
トランジスタ11の相互コンダクタンスは悪い。本実施例
のＰチャンネルトランジスタ11がパルス信号INがローレ
ベルの時動作状態となっている。この状態の時、Ｐチャ
ンネルトランジスタ11のゲートレベルはローレベルであ
るため相互コンダクタンスが良く、ディジット線へ流れ
込む電流12が大きくなり、ディジット線Ｃの寄生容量９
を充電する時間が短くなる。すなわち、入力信号A1がロ
ーレベルからハイレベルへ変化した時、接続点A,Bは一
瞬、ローレベルへ低下するが、ディジット線Ｃの寄生容
量９の充電がすばやく行なわれるため、接続点A,Bは速
くハイレベルとなり、また、Ｐチャンネルトランジスタ
１、２の相互コンダクタンスは悪く、Ｐチャンネルトラ
ンジスタ２のgmp1＜Ｎチャンネルトランジスタ４のgmN1
となるので出力Ｄはローレベルルが出力される。また、
半導体記憶部のメモリセルが有る所を選択した時も同じ
く、入力信号INを一瞬ローレベルとした時、ディジット
線Ｃの寄生容量９の充電が速く行なわれ、入力信号INが
ローレベルからハイレベルとなった時、メモリセルは動
作状態となっているのでディジット線Ｃはすぐにローレ
ベルへ低下し、電流センスアンプ回路の出力Ｄはハイレ
ベルとなる。
第１図の入力信号INは、外部からパルス信号を入力す
るほかにＹセレクタ６のゲート信号の立ち上がりを感知
し、ワンショットのパルスを発生させ、入力信号INとし
て使用することもできる。また、半導体記憶部は、Ｎチ
ャンネルトランジスタの横積みのメモリセルを使用した
がＰ−ROMの半導体メモリセルでも同じ効果が得られ全
ての半導体メモリセルに効果がある。
るほかにＹセレクタ６のゲート信号の立ち上がりを感知
し、ワンショットのパルスを発生させ、入力信号INとし
て使用することもできる。また、半導体記憶部は、Ｎチ
ャンネルトランジスタの横積みのメモリセルを使用した
がＰ−ROMの半導体メモリセルでも同じ効果が得られ全
ての半導体メモリセルに効果がある。
［発明の効果］ 以上説明したように本発明は、MOS FETで構成される
半導体集積回路の電流センスアンプ回路に、第1,第２の
Ｐチャンネルトランジスタを付加し、パルス信号を入力
することにより、通常の電流センスアンプよりも格段に
高速の読み取りができる効果がある。
半導体集積回路の電流センスアンプ回路に、第1,第２の
Ｐチャンネルトランジスタを付加し、パルス信号を入力
することにより、通常の電流センスアンプよりも格段に
高速の読み取りができる効果がある。
第１図は本発明の電流センスアンプ回路の一実施例の回
路図、第２図は、第１図の回路の動作波形図、第３図は
従来の電流センスアンプ回路の回路図、第４図は第３図
の従来の電流センスアンプにおいて、半導体記憶部にメ
モリセルがある所を選択した時の動作波形図、第５図は
第３図の従来の電流センスアンプ回路において、半導体
記憶部にメモリセルがない所を選択した時の動作波形図
である。 1,2,10,11……Ｐチャンネルトランジスタ、3,4,5,7……
Ｎチャンネルトランジスタ、８……相補性インバータ、
９……寄生容量、IN……パルス入力信号端子、A1,A2,A3
……メモリセル選択信号、VDD……電源電位、Vref……
基準電位、０……接地電位、Ａ……カレントミラー回路
の制御信号、Ｄ……電流センスアンプ回路の出力信号、
Ｂ……Ｙセレクタのドレイン信号、Ｅ……相補性インバ
ータ８の出力信号、Ｃ……ディジット線。
路図、第２図は、第１図の回路の動作波形図、第３図は
従来の電流センスアンプ回路の回路図、第４図は第３図
の従来の電流センスアンプにおいて、半導体記憶部にメ
モリセルがある所を選択した時の動作波形図、第５図は
第３図の従来の電流センスアンプ回路において、半導体
記憶部にメモリセルがない所を選択した時の動作波形図
である。 1,2,10,11……Ｐチャンネルトランジスタ、3,4,5,7……
Ｎチャンネルトランジスタ、８……相補性インバータ、
９……寄生容量、IN……パルス入力信号端子、A1,A2,A3
……メモリセル選択信号、VDD……電源電位、Vref……
基準電位、０……接地電位、Ａ……カレントミラー回路
の制御信号、Ｄ……電流センスアンプ回路の出力信号、
Ｂ……Ｙセレクタのドレイン信号、Ｅ……相補性インバ
ータ８の出力信号、Ｃ……ディジット線。
Claims (1)
- 【請求項１】相補性インバータと、 ドレイン側が相補性インバータの出力側と接続され、パ
ルス信号を入力する第１のＰチャネルトランジスタと、 相補性インバータの出力信号をゲート電極入力信号と
し、ソースが相補性インバータの入力側とディジット線
に接続された第１のＮチャンネルトランジスタと、 該チャンネルトランジスタのドレイン電極に接続された
Ｐチャンネルトランジスタによるカレントミラー回路
と、 該カレントミラー回路のＰチャネルトランジスタのゲー
ト電極にドレインが接続されかつゲート電極には前記パ
ルス信号が入力される第２のＰチャンネルトランジスタ
と、 前記カレントミラー回路のＰチャンネルトランジスタと
で、レシオインバータを構成する第２のＮチャンネルト
ランジスタとを有する電流センスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280388A JP2634861B2 (ja) | 1988-06-20 | 1988-06-20 | 電流センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280388A JP2634861B2 (ja) | 1988-06-20 | 1988-06-20 | 電流センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025277A JPH025277A (ja) | 1990-01-10 |
| JP2634861B2 true JP2634861B2 (ja) | 1997-07-30 |
Family
ID=15548498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280388A Expired - Lifetime JP2634861B2 (ja) | 1988-06-20 | 1988-06-20 | 電流センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634861B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100596763B1 (ko) * | 1999-02-03 | 2006-07-04 | 주식회사 하이닉스반도체 | 롬의 고속동작을 위한 센스앰프 |
-
1988
- 1988-06-20 JP JP15280388A patent/JP2634861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025277A (ja) | 1990-01-10 |
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