JP2634163B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アルファ粒子等によるソフトエラーを引
き起こしにくい構造を有した半導体記憶装置に関するも
のである。
き起こしにくい構造を有した半導体記憶装置に関するも
のである。
１トランジスタ型ダイナミックメモリセルからなる半
導体記憶装置は、その構造が簡単で高密度化に向いてい
るため4Kビットから1Mビットに至るまで広く用いられて
きた。この１トランジスタ型ダイナミックメモリセルは
電荷蓄積キャパシタ及び書込み読出しトランジスタから
なるが、アルファ粒子等の電離放射線によってシリコン
基板中に発生したキャリアがメモリセルに捕獲されて、
記憶内容が破壊されてしまうソフトエラーの問題があっ
た。
導体記憶装置は、その構造が簡単で高密度化に向いてい
るため4Kビットから1Mビットに至るまで広く用いられて
きた。この１トランジスタ型ダイナミックメモリセルは
電荷蓄積キャパシタ及び書込み読出しトランジスタから
なるが、アルファ粒子等の電離放射線によってシリコン
基板中に発生したキャリアがメモリセルに捕獲されて、
記憶内容が破壊されてしまうソフトエラーの問題があっ
た。
このようなソフトエラーに強い構造にするために種々
のメモリセルが提案されている。第５図は、例えばIEEE
トランザクション エレクトロン デバイシーズ，第
ED−25巻（1978）,33−41頁（Trans.Electron Devices,
vol.ED−25（1978）,pp.33−41）に“ザ ハイシー RA
M セル コンセプト（The Hi−C RAM Cell Concep
t）”としてA.F.タッシュ（A.F.Tasch）等により示され
ている高容量構造を有するメモリセルの断面図である。
この図において、１はＰ型シリコン基板、２は素子間分
離用のフィールド酸化膜、３は素子間分離用のチャネル
ストップP+領域、４はキャパシタ絶縁膜、５は電荷蓄積
キャパシタの対向電極を構成するセルプレート電極、６
は書込み読出しトランジスタを構成するワード線、７は
ビット線に接続されるN+領域、８はコンタクト孔、９は
ビット線、11はハイシー構造を構成するN+領域、12は同
じくハイシー構造を構成するＰ型領域である。
のメモリセルが提案されている。第５図は、例えばIEEE
トランザクション エレクトロン デバイシーズ，第
ED−25巻（1978）,33−41頁（Trans.Electron Devices,
vol.ED−25（1978）,pp.33−41）に“ザ ハイシー RA
M セル コンセプト（The Hi−C RAM Cell Concep
t）”としてA.F.タッシュ（A.F.Tasch）等により示され
ている高容量構造を有するメモリセルの断面図である。
この図において、１はＰ型シリコン基板、２は素子間分
離用のフィールド酸化膜、３は素子間分離用のチャネル
ストップP+領域、４はキャパシタ絶縁膜、５は電荷蓄積
キャパシタの対向電極を構成するセルプレート電極、６
は書込み読出しトランジスタを構成するワード線、７は
ビット線に接続されるN+領域、８はコンタクト孔、９は
ビット線、11はハイシー構造を構成するN+領域、12は同
じくハイシー構造を構成するＰ型領域である。
このメモリセルは、電荷蓄積キャパシタの下のシリコ
ン基板内にN+領域11とＰ型領域12からなるPN接合を有し
ており、PN接合容量がMOS容量と並列的に付加されて、
電荷蓄積容量が増加していると同時に、Ｐ型領域12の濃
度がシリコン基板１の濃度よりかなり大きい。この為、
空乏層の伸びをおさえてファネリング現象を抑制し、か
つ基板１からN+領域11へ拡散してくるキャリアに対して
障壁として作用し、キャリアの捕集効率を著しく低下せ
しめ、ソフトエラーにある程度強い構造となっている。
ン基板内にN+領域11とＰ型領域12からなるPN接合を有し
ており、PN接合容量がMOS容量と並列的に付加されて、
電荷蓄積容量が増加していると同時に、Ｐ型領域12の濃
度がシリコン基板１の濃度よりかなり大きい。この為、
空乏層の伸びをおさえてファネリング現象を抑制し、か
つ基板１からN+領域11へ拡散してくるキャリアに対して
障壁として作用し、キャリアの捕集効率を著しく低下せ
しめ、ソフトエラーにある程度強い構造となっている。
しかし、従来の半導体記憶装置では、ビット線に接続
されるN+領域７はキャリアの捕集に対して何ら防御策が
施されておらず、この部分で引き起こされるソフトエラ
ーに弱いという問題があった。
されるN+領域７はキャリアの捕集に対して何ら防御策が
施されておらず、この部分で引き起こされるソフトエラ
ーに弱いという問題があった。
この発明は上記のような問題点を解消するためになさ
れたもので、電荷蓄積キャパシタ領域で引き起こされる
ソフトエラーに対してより強い構造であるとともに、ビ
ット線に接続される高濃度領域で引き起こされるソフト
エラーに対して十分な防御策を講じた半導体記憶装置及
びその構造法を提供することを目的とするものである。
れたもので、電荷蓄積キャパシタ領域で引き起こされる
ソフトエラーに対してより強い構造であるとともに、ビ
ット線に接続される高濃度領域で引き起こされるソフト
エラーに対して十分な防御策を講じた半導体記憶装置及
びその構造法を提供することを目的とするものである。
本願の半導体記憶装置は、半導体基板内部に、深さが
MOS型電荷蓄積キャパシタ領域では浅く、書込み読出し
トランジスタ領域では深くなる構造を有する，基板と同
一導電型の高濃度埋込み層を形成したものである。
MOS型電荷蓄積キャパシタ領域では浅く、書込み読出し
トランジスタ領域では深くなる構造を有する，基板と同
一導電型の高濃度埋込み層を形成したものである。
この発明においては、基板と同じ導電型の高濃度埋込
み層は、N+−Ｐ接合の空乏層の伸びを抑えてファネリン
グ現象を抑制するとともに、半導体基板内部から基板と
異なる導電型の領域へ拡散してくるキャリアに対して障
壁となり、キャリアの捕集効率を著しく低下せしめる。
また、その深さが電荷蓄積キャパシタの下では浅いこと
により、高容量構造を有する装置の場合その高濃度領域
とつながってほぼ連続した基板と同じ導電型の高濃度領
域を形成し、キャリア捕集効率低下の効果を著しく高
め、書込み読出しトランジスタの下では深いことによ
り、トランジスタ作用に悪影響を及ぼすことを防止す
る。
み層は、N+−Ｐ接合の空乏層の伸びを抑えてファネリン
グ現象を抑制するとともに、半導体基板内部から基板と
異なる導電型の領域へ拡散してくるキャリアに対して障
壁となり、キャリアの捕集効率を著しく低下せしめる。
また、その深さが電荷蓄積キャパシタの下では浅いこと
により、高容量構造を有する装置の場合その高濃度領域
とつながってほぼ連続した基板と同じ導電型の高濃度領
域を形成し、キャリア捕集効率低下の効果を著しく高
め、書込み読出しトランジスタの下では深いことによ
り、トランジスタ作用に悪影響を及ぼすことを防止す
る。
以下、この発明の一実施例を図について説明する。
第１図は本実施例になるところのメモリセルの断面図
である。図において、１ないし12は第５図に示す従来構
造の各部と同じであり、101はN+−Ｐ接合の空乏層の伸
びを抑えてファネリング現象を抑制するとともに、キャ
リアに対して障壁となる高濃度Ｐ型埋込み層である。
である。図において、１ないし12は第５図に示す従来構
造の各部と同じであり、101はN+−Ｐ接合の空乏層の伸
びを抑えてファネリング現象を抑制するとともに、キャ
リアに対して障壁となる高濃度Ｐ型埋込み層である。
このメモリセルの電荷蓄積キャパシタではセルプレー
ト5,キャパシタ絶縁膜4,N+型電荷蓄積ノード11からなる
MOSキャパシタと、N+型領域11とＰ型領域12からなるN+
−Ｐ接合容量（ハイシー構造）とが並列的に形成されて
いる。また、ハイシーＰ型領域12とほぼ連続して、高濃
度Ｐ型埋込み層101が形成されている。このため、電荷
蓄積キャパシタの下では、ハイシーＰ型領域12と高濃度
Ｐ型埋込み層101からなる非常に厚い高濃度Ｐ型領域が
存在することになり、アルファ線によって誘起されたキ
ャリアがN+領域11に捕集されるのを著しく抑制する構造
になっている。
ト5,キャパシタ絶縁膜4,N+型電荷蓄積ノード11からなる
MOSキャパシタと、N+型領域11とＰ型領域12からなるN+
−Ｐ接合容量（ハイシー構造）とが並列的に形成されて
いる。また、ハイシーＰ型領域12とほぼ連続して、高濃
度Ｐ型埋込み層101が形成されている。このため、電荷
蓄積キャパシタの下では、ハイシーＰ型領域12と高濃度
Ｐ型埋込み層101からなる非常に厚い高濃度Ｐ型領域が
存在することになり、アルファ線によって誘起されたキ
ャリアがN+領域11に捕集されるのを著しく抑制する構造
になっている。
また、ビット線に接続されるN+領域７の下では、高濃
度Ｐ型埋込み層101の深さをやや深くしてピーク位置を
１〜２μｍの深さにすることにより、書込み読出しトラ
ンジスタの電気的諸特性への悪影響、例えば閾値電圧Vt
hの上昇や基板バイアス効果の増大，接合耐圧の低下等
を引き起こすことがなく、またビット線９に接続される
N+領域７の接合容量（ビット線容量の一部となる）の増
大を引き起こすこともなく、アルファ線によって誘起さ
れたキャリアがN+領域７に捕集されるのを大幅に抑制す
る構造となっている。
度Ｐ型埋込み層101の深さをやや深くしてピーク位置を
１〜２μｍの深さにすることにより、書込み読出しトラ
ンジスタの電気的諸特性への悪影響、例えば閾値電圧Vt
hの上昇や基板バイアス効果の増大，接合耐圧の低下等
を引き起こすことがなく、またビット線９に接続される
N+領域７の接合容量（ビット線容量の一部となる）の増
大を引き起こすこともなく、アルファ線によって誘起さ
れたキャリアがN+領域７に捕集されるのを大幅に抑制す
る構造となっている。
高濃度Ｐ型埋込み層101の形成には、0.7〜2MeVのエネ
ルギーでボロンをイオン注入する方法が最も好ましい。
電荷蓄積キャパシタの下では高濃度Ｐ型埋込み層101の
深さを浅くする必要があり、電荷蓄積キャパシタ上に減
速材となるマスクを形成してからイオン注入する必要が
ある。第２図はこの高濃度Ｐ型埋込み層101の形成工程
を示す断面図である。この図に示すように、ポリシリコ
ン等の電極材からなるセルプレート５のパターンを形成
してから高エネルギーのボロンイオン100を注入するこ
とにより、電荷蓄積キャパシタ下のボロン注入分布を浅
くすることができる。0.7〜2MeVのエネルギーでボロン
注入を行うと、減速材となるセルプレート５のない領域
では、ボロン注入分布のピークは1.35〜2.8μｍの深さ
に位置する。一方、セルプレート５のある領域では、セ
ルプレートの厚さを0.5μｍとするとボロン注入分布の
ピークは0.85〜2.3μｍとなり、電荷蓄積領域に対して
自己整合的にＰ型埋込み層101を浅くすることができ
る。なお、ピークの不純物濃度は１×1017ないし１×10
19/cm3の範囲にあることが望ましい。
ルギーでボロンをイオン注入する方法が最も好ましい。
電荷蓄積キャパシタの下では高濃度Ｐ型埋込み層101の
深さを浅くする必要があり、電荷蓄積キャパシタ上に減
速材となるマスクを形成してからイオン注入する必要が
ある。第２図はこの高濃度Ｐ型埋込み層101の形成工程
を示す断面図である。この図に示すように、ポリシリコ
ン等の電極材からなるセルプレート５のパターンを形成
してから高エネルギーのボロンイオン100を注入するこ
とにより、電荷蓄積キャパシタ下のボロン注入分布を浅
くすることができる。0.7〜2MeVのエネルギーでボロン
注入を行うと、減速材となるセルプレート５のない領域
では、ボロン注入分布のピークは1.35〜2.8μｍの深さ
に位置する。一方、セルプレート５のある領域では、セ
ルプレートの厚さを0.5μｍとするとボロン注入分布の
ピークは0.85〜2.3μｍとなり、電荷蓄積領域に対して
自己整合的にＰ型埋込み層101を浅くすることができ
る。なお、ピークの不純物濃度は１×1017ないし１×10
19/cm3の範囲にあることが望ましい。
第３図はビット線N+領域７の下及び電荷蓄積キャパシ
タの下の不純物濃度分布を、二次イオン質量分析計（SI
MS）を用いて測定した結果であり、（ａ）はビット線N+
領域７の下、（ｂ）は電荷蓄積キャパシタの下について
示している。この図では、ボロンを1MeVで１×1013/cm2
注入した場合を示しており、（ａ）に示すようにビット
線N+領域７ではピーク深さが1.67μｍとなっている。こ
のため、N+層７と基板１間の接合耐圧の低下や接合容量
の増加はほとんどなく、また、書込み読出しトランジス
タの閾値電圧が上昇するという悪影響を引き起こすこと
なく、効果的にキャリアの捕集効率を低下させる埋込み
Ｐ型領域101を形成することができる。また、（ｂ）に
示すように電荷蓄積キャパシタの下では、高濃度Ｐ型埋
込み層101とハイシーＰ型領域12とが互いに重なり合っ
て、連続したかなり厚い（約２μｍ）Ｐ型領域を形成し
ている。このため、アルファ線誘起キャリアの捕集効率
を大幅に低下させることができる。
タの下の不純物濃度分布を、二次イオン質量分析計（SI
MS）を用いて測定した結果であり、（ａ）はビット線N+
領域７の下、（ｂ）は電荷蓄積キャパシタの下について
示している。この図では、ボロンを1MeVで１×1013/cm2
注入した場合を示しており、（ａ）に示すようにビット
線N+領域７ではピーク深さが1.67μｍとなっている。こ
のため、N+層７と基板１間の接合耐圧の低下や接合容量
の増加はほとんどなく、また、書込み読出しトランジス
タの閾値電圧が上昇するという悪影響を引き起こすこと
なく、効果的にキャリアの捕集効率を低下させる埋込み
Ｐ型領域101を形成することができる。また、（ｂ）に
示すように電荷蓄積キャパシタの下では、高濃度Ｐ型埋
込み層101とハイシーＰ型領域12とが互いに重なり合っ
て、連続したかなり厚い（約２μｍ）Ｐ型領域を形成し
ている。このため、アルファ線誘起キャリアの捕集効率
を大幅に低下させることができる。
第４図は、本発明を用いて形成した1Mビットダイナミ
ックメモリ（Vcc＝5V）のソフトエラーを調べたもので
あり、埋込み障壁がある場合とない場合について、ソフ
トエラー率のサイクルタイム依存性を示している。この
図から分かるように、埋込み層を有する場合、ソフトエ
ラー発生率は埋込み層のない場合に比して約100倍以上
改善されており、またセルモード，ビット線モードとも
改善されている。
ックメモリ（Vcc＝5V）のソフトエラーを調べたもので
あり、埋込み障壁がある場合とない場合について、ソフ
トエラー率のサイクルタイム依存性を示している。この
図から分かるように、埋込み層を有する場合、ソフトエ
ラー発生率は埋込み層のない場合に比して約100倍以上
改善されており、またセルモード，ビット線モードとも
改善されている。
なお、上記実施例ではメモリセルにＮチャネル型の素
子を用いたが、Ｐチャネル型の素子を用いても、ボロン
をリンまたは砒素に変更することにより、上記実施例と
同様の効果を奏する。
子を用いたが、Ｐチャネル型の素子を用いても、ボロン
をリンまたは砒素に変更することにより、上記実施例と
同様の効果を奏する。
また、上記実施例ではプレーナ型のキャパシタセルに
ついて述べたが、本発明は溝堀り型又は積層構造のキャ
パシタセルに対しても同様の効果を奏することはいうま
でもない。
ついて述べたが、本発明は溝堀り型又は積層構造のキャ
パシタセルに対しても同様の効果を奏することはいうま
でもない。
以上のように、この発明に係る半導体記憶装置によれ
ば、半導体基板内部に、その深さがMOS型電荷蓄積キャ
パシタ領域では浅く、書込み読出しトランジスタ領域で
は深くなる構造を有する，基板と同一導電型の高濃度埋
込み層を形成するようにしたので、書込み読出しトラン
ジスタ等の電気特性に悪影響を及ぼすことなく、基板と
異なる導電型の領域のキャリア捕集効率を低下させ、ソ
フトエラーの発生率を大幅に低下させることができると
いう効果が得られる。
ば、半導体基板内部に、その深さがMOS型電荷蓄積キャ
パシタ領域では浅く、書込み読出しトランジスタ領域で
は深くなる構造を有する，基板と同一導電型の高濃度埋
込み層を形成するようにしたので、書込み読出しトラン
ジスタ等の電気特性に悪影響を及ぼすことなく、基板と
異なる導電型の領域のキャリア捕集効率を低下させ、ソ
フトエラーの発生率を大幅に低下させることができると
いう効果が得られる。
第１図はこの発明の一実施例による半導体記憶装置の構
造を示す断面図、第２図はこの発明の一実施例による半
導体記憶装置の製造法を示す断面図、第３図はこの発明
の一実施例による半導体記憶装置の深さ方向濃度分布を
示す図、第４図は本発明によるソフトエラー発生の抑止
効果を示す図、第５図は従来の半導体記憶装置を示す断
面図である。 図において、１はＰ型シリコン基板、２はフィールド酸
化膜、３はチャネルストップP+領域、４はキャパシタ絶
縁膜、５はセルプレート電極、６は書込み読出しトラン
ジスタを構成するワード線、７はビット線に接続される
N+領域、８はコンタクト孔、９はビット線、11はハイシ
ー構造を構成するN+領域、12はハイシー構造を構成する
Ｐ型領域、100はボロンイオン、101は高濃度Ｐ型埋込み
層である。 なお図中同一符号は同一又は相当部分を示す。
造を示す断面図、第２図はこの発明の一実施例による半
導体記憶装置の製造法を示す断面図、第３図はこの発明
の一実施例による半導体記憶装置の深さ方向濃度分布を
示す図、第４図は本発明によるソフトエラー発生の抑止
効果を示す図、第５図は従来の半導体記憶装置を示す断
面図である。 図において、１はＰ型シリコン基板、２はフィールド酸
化膜、３はチャネルストップP+領域、４はキャパシタ絶
縁膜、５はセルプレート電極、６は書込み読出しトラン
ジスタを構成するワード線、７はビット線に接続される
N+領域、８はコンタクト孔、９はビット線、11はハイシ
ー構造を構成するN+領域、12はハイシー構造を構成する
Ｐ型領域、100はボロンイオン、101は高濃度Ｐ型埋込み
層である。 なお図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】半導体基板表面にPN接合容量を並列的に備
えた高容量構造を有するMOS型電荷蓄積キャパシタ及び
書込み読出しトランジスタからなる半導体記憶装置にお
いて、 半導体基板内部に該半導体基板と同じ導電型で該半導体
基板より濃度の高い埋込み層を備え、 上記高濃度埋込み層は、その深さが上記電荷蓄積キャパ
シタの下では浅く、上記書込み読出しトランジスタの下
では深く、しかも上記電荷蓄積キャパシタと書込み読出
しトランジスタ領域に連続して配置されていることを特
徴とする半導体記憶装置。 - 【請求項２】上記高濃度埋込み層の不純物濃度のピーク
値が１×1017ないし１×1019/cm3の範囲にあることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】上記高濃度埋込み層のピーク位置が上記書
込み読出しトランジスタの下で１ないし２μｍの深さに
あることを特徴とする特許請求の範囲第１項または第２
項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037482A JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
| US07/662,989 US5047818A (en) | 1987-02-19 | 1991-02-28 | Semiconductor memory device having buried structure to suppress soft errors |
| US08/296,988 US5883408A (en) | 1987-02-19 | 1994-08-26 | Semiconductor memory device and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037482A JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63204643A JPS63204643A (ja) | 1988-08-24 |
| JP2634163B2 true JP2634163B2 (ja) | 1997-07-23 |
Family
ID=12498740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037482A Expired - Lifetime JP2634163B2 (ja) | 1987-02-19 | 1987-02-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5047818A (ja) |
| JP (1) | JP2634163B2 (ja) |
Families Citing this family (13)
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