JPS60154664A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60154664A JPS60154664A JP59010012A JP1001284A JPS60154664A JP S60154664 A JPS60154664 A JP S60154664A JP 59010012 A JP59010012 A JP 59010012A JP 1001284 A JP1001284 A JP 1001284A JP S60154664 A JPS60154664 A JP S60154664A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は溝型容量を情報蓄積部として構成した半導体記
憶装置に関するものである、。
憶装置に関するものである、。
近年の半導体記憶装置は記憶容量の増大の要求に伴なっ
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、ＭＯ８型電界効果トランジスタ
を含んでなる記憶装置においても例外ではなく、特に占
有面積の大きなキャパシタの微細化が進められている。
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化が図られている。例えば、情報蓄積部としての
容量（キャパシタ）と、ＭＯ８型電界効果トランジスタ
を含んでなる記憶装置においても例外ではなく、特に占
有面積の大きなキャパシタの微細化が進められている。
特公昭５８−１２７３９号に記載の半導体記憶装置ハ、
このような要求に対応したものであり、キャノくシタを
溝型に形成してその占有面積の低減を図っている。
このような要求に対応したものであり、キャノくシタを
溝型に形成してその占有面積の低減を図っている。
即ち、この装置は、第１図に示すように半導体基板１の
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝の表面上に積層して形成した絶縁膜３と容量電極４
とでキャパシタ５を構成したものであ。そして、この例
では、キャパシタ５に隣設し１Ｍ０８）ランジスタロと
で１素子型のＤ−４ＡＭ（ダイナミックＲＡＭ）を構成
している、したがって、この記憶装置によれば、容量を
同じにすわば従来構造に比較して占有面積を少なくとも
１１５０に縮小でき、この結果５０倍以上の集積度を実
現することができる。
主表面から基板内部へ向けて溝（細孔）２を形成し、こ
の溝の表面上に積層して形成した絶縁膜３と容量電極４
とでキャパシタ５を構成したものであ。そして、この例
では、キャパシタ５に隣設し１Ｍ０８）ランジスタロと
で１素子型のＤ−４ＡＭ（ダイナミックＲＡＭ）を構成
している、したがって、この記憶装置によれば、容量を
同じにすわば従来構造に比較して占有面積を少なくとも
１１５０に縮小でき、この結果５０倍以上の集積度を実
現することができる。
しかしながら、本発明者が前記構成のＤ−ＲＡＭについ
て検討したところ、隣接するメモリセルＭ−ＣＥＬ間の
間隔を小さくして集積度を一層増大させようとすると、
夫々のキャパシタ５．５が接近し、所謂バンチスルーに
よるによるリーク電流Ｘが流わてキャパシタ５．５内の
信号電荷（情報）が消失してしまうという問題の生ずる
ことが判明した。こび）ため、集積度の向上に制限を受
け、前記した発明の実効価値を低減している。
て検討したところ、隣接するメモリセルＭ−ＣＥＬ間の
間隔を小さくして集積度を一層増大させようとすると、
夫々のキャパシタ５．５が接近し、所謂バンチスルーに
よるによるリーク電流Ｘが流わてキャパシタ５．５内の
信号電荷（情報）が消失してしまうという問題の生ずる
ことが判明した。こび）ため、集積度の向上に制限を受
け、前記した発明の実効価値を低減している。
本発明の目的は隣接するキャパシタ間におけるリーク電
流を抑止ないし防止して信号電荷の消失を防止し、これ
により溝型キャパシタを有するメモリセルの集積度の増
大を達成することのできる半導体記憶装置を提供するこ
とにある。
流を抑止ないし防止して信号電荷の消失を防止し、これ
により溝型キャパシタを有するメモリセルの集積度の増
大を達成することのできる半導体記憶装置を提供するこ
とにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図１面からあきらかになるで
あろう。
本明細書の記述および添付図１面からあきらかになるで
あろう。
本願において開示される発明σ）うち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、隣接する溝型容量の略１／２の深さ領域の基
板濃度を他の部位よりも高いもσ）とし、これにより溝
型容量間におけるリーク電流の抑止ないし防止を図り、
素子の高集積度を向上することができる、一方、基板の
主面濃度は増大され５ろことなく、ＭＯＳ）ランジスタ
における接合容量の増加や基板効果定数の増加を抑制す
ることができる。
板濃度を他の部位よりも高いもσ）とし、これにより溝
型容量間におけるリーク電流の抑止ないし防止を図り、
素子の高集積度を向上することができる、一方、基板の
主面濃度は増大され５ろことなく、ＭＯＳ）ランジスタ
における接合容量の増加や基板効果定数の増加を抑制す
ることができる。
〔実施例１〕
第２図および第３図（Ａ１−（Ｄ＋は本発明の一実施例
装置の断面図およびその製造工程の断面図であり、以下
製造工程順に説明する。
装置の断面図およびその製造工程の断面図であり、以下
製造工程順に説明する。
先ず、第３図ｆＡ）のようにＰ型シリコン基板１゜の主
面上に熱酸化により５１０２膜１】を形成した上で常法
により選択ユッチングし、キャパシタの形成予定箇所に
窓１１ａを形成する。その上で、この８１０．ｉｌｌを
マスクとしてドライエツチング法により所要深さの溝１
２を形成する。続いてＢ（ボロン）等のＰ型不純物を溝
底面から基板１０内にイオン打込みしかつこれを拡散処
理することにより溝１２の周囲に高礎度領域（Ｐ＋領域
）１３を形成する。この場合、Ｐ″゛領域１３け溝１２
の深さの略１／２以下の範囲にわｆ（って形成されズ２
・つ隣接するＰ＋領域１３は夫々連続した状態に形成さ
れる。
面上に熱酸化により５１０２膜１】を形成した上で常法
により選択ユッチングし、キャパシタの形成予定箇所に
窓１１ａを形成する。その上で、この８１０．ｉｌｌを
マスクとしてドライエツチング法により所要深さの溝１
２を形成する。続いてＢ（ボロン）等のＰ型不純物を溝
底面から基板１０内にイオン打込みしかつこれを拡散処
理することにより溝１２の周囲に高礎度領域（Ｐ＋領域
）１３を形成する。この場合、Ｐ″゛領域１３け溝１２
の深さの略１／２以下の範囲にわｆ（って形成されズ２
・つ隣接するＰ＋領域１３は夫々連続した状態に形成さ
れる。
次いで、第３図（Ｂｌのように基板１０の上面ないし溝
１２の内面にＡ８（ヒ素）やＰ（りん）等のＮ型不純物
を含んだ物質、例えばＰＳＧを堆積してＰＳＧ膜Ｊ４を
形成しかつ全体を熱処理することによりＰＳＧ膜１膜中
４中型不純物を基板１０に拡散させる。これにより、溝
１２の内面周囲にＮ＋層１５が形成される。その後Ｓｔ
Ｏ，膜１１、ＰＳＧ膜１４を除去し、第３図（ＣＩのよ
うに、公知の選択酸化法（ＬＯＣＯ８法）ＶＣより溝１
２間にフィールド５ｊ０２膜１６を形成し、また溝１２
内面を含む全面に５ｊ０２膜（ゲート５ｉＯ２１１休）
１７を形成する。
１２の内面にＡ８（ヒ素）やＰ（りん）等のＮ型不純物
を含んだ物質、例えばＰＳＧを堆積してＰＳＧ膜Ｊ４を
形成しかつ全体を熱処理することによりＰＳＧ膜１膜中
４中型不純物を基板１０に拡散させる。これにより、溝
１２の内面周囲にＮ＋層１５が形成される。その後Ｓｔ
Ｏ，膜１１、ＰＳＧ膜１４を除去し、第３図（ＣＩのよ
うに、公知の選択酸化法（ＬＯＣＯ８法）ＶＣより溝１
２間にフィールド５ｊ０２膜１６を形成し、また溝１２
内面を含む全面に５ｊ０２膜（ゲート５ｉＯ２１１休）
１７を形成する。
次に、第３図（Ｄ＋のように全面にポリシリコン膜１８
を形成−しかつこれをバターニング−ｔろことによりゲ
ート電極１９とキャパシタ電極２０を形成する。そして
、Ｎ型不純物を自己整合法によってイオン打込み−する
ことにより、ソース・ドレイン領域２１を形成し、かつ
ゲーｉｔ極１９、キャパシタ電１極２０は低抵抗化され
る。このとき、ソース・ドレイン領域２１の一方は前記
Ｎ＋層１５に連続される。
を形成−しかつこれをバターニング−ｔろことによりゲ
ート電極１９とキャパシタ電極２０を形成する。そして
、Ｎ型不純物を自己整合法によってイオン打込み−する
ことにより、ソース・ドレイン領域２１を形成し、かつ
ゲーｉｔ極１９、キャパシタ電１極２０は低抵抗化され
る。このとき、ソース・ドレイン領域２１の一方は前記
Ｎ＋層１５に連続される。
しかる士で、５ｉ０２やＰＳＧ等の層間絶縁膜２２を形
成し、コンタクトホールの形成後にアルミニウム配線２
３を形成すれば、第２図に示したＭＯＳ）ランジスタＭ
ＴとキャパシタＣとで１素子型のＤ−ＲＡＭメモリセル
Ｍ−ＣＥＬ（図では２個のメモリセル）を完成すること
ができる。
成し、コンタクトホールの形成後にアルミニウム配線２
３を形成すれば、第２図に示したＭＯＳ）ランジスタＭ
ＴとキャパシタＣとで１素子型のＤ−ＲＡＭメモリセル
Ｍ−ＣＥＬ（図では２個のメモリセル）を完成すること
ができる。
以上の構成によれば、キャパシタＣけ溝１２の内面、Ｓ
ｉｎ、膜１７およびキャパシタ電極２０にて３次元構造
のキャパシタを構成し一平面面積に比較して大きな容量
を得ることができる。これにより、同一容量でも平面占
有面積の低減を図り、キャパシタの微細化を達成し、Ｍ
ＯＳ）ランジスタＭＴとで構成するメモリセルＭ−ＣＥ
Ｌの高集積化を達成で鍍る。一方、高集積化に伴なって
隣接するキャパシタＣ間の間隔が低減されるが、キャパ
シタＣの深さ１／２の領域１３は高濃度（Ｐ＋）に形成
されているため、リーク電流は効果的に防止される。即
ち、本発明者の検討によれば、第１図の従来構造におけ
るキャパシタ間のリーク電流は、その大部分が溝深さの
略１／２以下の部分に集中していることが判明した。し
たがって、溝１２の深さ１／２の領域１３の基板濃度を
高くしておけばキャパシタＣ間のリーク電流の殆んで全
てを防止でき、信号電荷の消失を防止することができる
。
ｉｎ、膜１７およびキャパシタ電極２０にて３次元構造
のキャパシタを構成し一平面面積に比較して大きな容量
を得ることができる。これにより、同一容量でも平面占
有面積の低減を図り、キャパシタの微細化を達成し、Ｍ
ＯＳ）ランジスタＭＴとで構成するメモリセルＭ−ＣＥ
Ｌの高集積化を達成で鍍る。一方、高集積化に伴なって
隣接するキャパシタＣ間の間隔が低減されるが、キャパ
シタＣの深さ１／２の領域１３は高濃度（Ｐ＋）に形成
されているため、リーク電流は効果的に防止される。即
ち、本発明者の検討によれば、第１図の従来構造におけ
るキャパシタ間のリーク電流は、その大部分が溝深さの
略１／２以下の部分に集中していることが判明した。し
たがって、溝１２の深さ１／２の領域１３の基板濃度を
高くしておけばキャパシタＣ間のリーク電流の殆んで全
てを防止でき、信号電荷の消失を防止することができる
。
ここで、溝１２の深さ１／２の基板領域１３を高濃度に
するとキャパシタＣの容量低下のおそれがあるが、溝１
２内面に沿ってＮ 層１５を形成しているので容量低下
は防止できる。
するとキャパシタＣの容量低下のおそれがあるが、溝１
２内面に沿ってＮ 層１５を形成しているので容量低下
は防止できる。
他方、溝１２の深さ１／２の基板領域１３σ）みを高濃
度にしているので、基板１０の主面部は従来と同様の濃
度であり、したがって基板１０全体を高濃度に形成した
場合に生じるようなＭＯＳ）ランジスタＭＴにおける接
合８にの増加や基板効果定数の増大が生じることはなく
、α線の影響も少くできる。
度にしているので、基板１０の主面部は従来と同様の濃
度であり、したがって基板１０全体を高濃度に形成した
場合に生じるようなＭＯＳ）ランジスタＭＴにおける接
合８にの増加や基板効果定数の増大が生じることはなく
、α線の影響も少くできる。
〔実施例２〕
第４図は本発明の他の実施例の断面図であり、前例と同
様にＤ−ＲＡＭのメモリセルを構成した例である。図中
、第２図と同一部分には同一符号を付している、 本例においては、キャパシタＣを構成する溝１２の深さ
１／２の領域の基板濃度を高くする構成として、エピタ
キシャル成長基板を使用している。Ｊ２１Ｊち、Ｐ＋型
のシリコン基板層１０Ａ上にＰ一層１０Ｂをエピタキシ
ャル成長させてこれを基板１０′として構成し、これに
前例と同様に溝１２を形成してキャパシタＣを構成した
ものである。この場合、溝１２をＰ一層１０ＢからＰ＋
型基板層１０Ａにわたって１／２の深さに形成すれば必
然的に溝の１／２の深さ領域が高濃度とされることにな
り、前例のようなイオン打込み工程は省略できる。
様にＤ−ＲＡＭのメモリセルを構成した例である。図中
、第２図と同一部分には同一符号を付している、 本例においては、キャパシタＣを構成する溝１２の深さ
１／２の領域の基板濃度を高くする構成として、エピタ
キシャル成長基板を使用している。Ｊ２１Ｊち、Ｐ＋型
のシリコン基板層１０Ａ上にＰ一層１０Ｂをエピタキシ
ャル成長させてこれを基板１０′として構成し、これに
前例と同様に溝１２を形成してキャパシタＣを構成した
ものである。この場合、溝１２をＰ一層１０ＢからＰ＋
型基板層１０Ａにわたって１／２の深さに形成すれば必
然的に溝の１／２の深さ領域が高濃度とされることにな
り、前例のようなイオン打込み工程は省略できる。
また、ＭＯＳ）ランジスタＭＴはＰ一層１０Ｂ上に形成
することは言うまでもない。
することは言うまでもない。
本実施例においても、キャパシタＣの深さ１／２の基板
領域が高濃度とされているので、キャパシタＣ間におけ
るリーク′亀流を有効に防止して信号電荷の消失を防止
でき、これによりメモリセルの高集積化を達成できる。
領域が高濃度とされているので、キャパシタＣ間におけ
るリーク′亀流を有効に防止して信号電荷の消失を防止
でき、これによりメモリセルの高集積化を達成できる。
一方、ＭＯＳ）ランジスタＭＴにおける接合容量や基板
効果定数の増大を防止できる。
効果定数の増大を防止できる。
、〔効果〕
（１１溝型に形成したキャパシタの深さ１／２の基板領
域を高濃度に形成しているので、隣接するキャパシタ間
におけるリーク電流を有効に防止し、キャパシタに蓄積
される信号電荷の消失を防止して信頼性の高い記憶装置
を得ることができる、（２）キャパシタの深さ１／２の
領域以外は通常の濃度に保たれるので、ＭＯＳ）ランジ
スタにおける接合容量や基板効果定数が意に反して増大
されることはない。
域を高濃度に形成しているので、隣接するキャパシタ間
におけるリーク電流を有効に防止し、キャパシタに蓄積
される信号電荷の消失を防止して信頼性の高い記憶装置
を得ることができる、（２）キャパシタの深さ１／２の
領域以外は通常の濃度に保たれるので、ＭＯＳ）ランジ
スタにおける接合容量や基板効果定数が意に反して増大
されることはない。
（３）溝の内晶にＮ＋層を形成しているので、基板の濃
度を部分的に高くしてもキャパシタの蓄積容量が低下さ
れることはない。
度を部分的に高くしてもキャパシタの蓄積容量が低下さ
れることはない。
（４）高濃度の領域な、溝を通してのイオン打込法によ
り形成できるので、従来工程に一部工程を付加するだけ
でよく、工程の大幅な変更を必要としない。
り形成できるので、従来工程に一部工程を付加するだけ
でよく、工程の大幅な変更を必要としない。
（５）前記（１）〜（４）により、高集積度のメモリセ
ル構造を容易に得ることができる。
ル構造を容易に得ることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない節回で種々変更可
６１式であることはいう寸でもない。たとえば、キャパ
シタは反転容量の構成であって本よく、まこＮ型シリコ
ン基板を用いたＰ−ＭＯ８構造であってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない節回で種々変更可
６１式であることはいう寸でもない。たとえば、キャパ
シタは反転容量の構成であって本よく、まこＮ型シリコ
ン基板を用いたＰ−ＭＯ８構造であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であ為１素子型のＤ−ＲＡ
Ｍメモリセル忙適用した場合について説明したが、それ
に限定されるものではなくキャパシタに情報を蓄積する
方式のメモリセル全てに適用できる。
をその背景となった利用分野であ為１素子型のＤ−ＲＡ
Ｍメモリセル忙適用した場合について説明したが、それ
に限定されるものではなくキャパシタに情報を蓄積する
方式のメモリセル全てに適用できる。
第１図は従来構造の断面図、
第２図は本発明のｍ１実施例の断面図、第３図ｆＡｌ〜
の）は製造工程の断面図、第４図は第２実施例の断面図
である。 １０・・・半導体基板、ＩＯＡ・・・Ｐ＋基板層、１０
Ｂ・・・Ｐ−エピタキシャル層、１１・・・５ｉ０２膜
、１２・・・溝、１３・・・深さ１／２の基板領域（高
濃度領域）、１５Ｎ＋層、１６・・・フィールドＳ １
０２膜、１７・・・ゲートｓｔｏ、膜（絶縁膜）、１９
・・・ゲート市、極、２０・・・キャパシタ電極、２１
・・・ソース・ドレイン領域、２２・・・層間絶縁膜、
２３・・・アルミニウム配線、ｃ・・・キャパシタ、Ｍ
Ｔ・・・Ｍｏｓトランジスタ、Ｍ−ＣＥＬ・・・メモリ
セル。 第 ２ 図 Ｍ−Ｃｌ／ Ｍ−ｃＥｔ メ執□へ−ｃｍｘＩ；＼スー→＼ 第 ３ 図
の）は製造工程の断面図、第４図は第２実施例の断面図
である。 １０・・・半導体基板、ＩＯＡ・・・Ｐ＋基板層、１０
Ｂ・・・Ｐ−エピタキシャル層、１１・・・５ｉ０２膜
、１２・・・溝、１３・・・深さ１／２の基板領域（高
濃度領域）、１５Ｎ＋層、１６・・・フィールドＳ １
０２膜、１７・・・ゲートｓｔｏ、膜（絶縁膜）、１９
・・・ゲート市、極、２０・・・キャパシタ電極、２１
・・・ソース・ドレイン領域、２２・・・層間絶縁膜、
２３・・・アルミニウム配線、ｃ・・・キャパシタ、Ｍ
Ｔ・・・Ｍｏｓトランジスタ、Ｍ−ＣＥＬ・・・メモリ
セル。 第 ２ 図 Ｍ−Ｃｌ／ Ｍ−ｃＥｔ メ執□へ−ｃｍｘＩ；＼スー→＼ 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、情報蓄積部として溝型に形成した容量と、ＭＯＳト
ランジスタとでメモリセルを構成してなる半導体記憶装
置において、前記容量を構成する溝の深さ略１／２より
深い基板領域の不純物濃度を高濃度に形成したことを特
徴とする半導体記憶装置。 ２、容ｆ＃は半導体基板の主面から基板内部へ向けて形
成した溝と、この溝の表面上に積層して形成した絶縁膜
および電極とで構成してなる特許請求の範囲第１項記載
の半導体記憶装置。 ３、高濃度領域は容量を形成する溝の底面からイオン打
込みしかつ拡散して形成してなる特許請求の範囲第１項
又は第２項記載の半導体記憶装置。 ４、高濃度領域はエピタキシャル成長基板の高濃度層で
形成してなる特許請求の範囲第１項又は第２項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010012A JPS60154664A (ja) | 1984-01-25 | 1984-01-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010012A JPS60154664A (ja) | 1984-01-25 | 1984-01-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154664A true JPS60154664A (ja) | 1985-08-14 |
Family
ID=11738482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010012A Pending JPS60154664A (ja) | 1984-01-25 | 1984-01-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154664A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220958A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US4761385A (en) * | 1987-02-10 | 1988-08-02 | Motorola, Inc. | Forming a trench capacitor |
| EP0283964A2 (en) * | 1987-03-20 | 1988-09-28 | Nec Corporation | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| US4794434A (en) * | 1987-07-06 | 1988-12-27 | Motorola, Inc. | Trench cell for a dram |
| US4808543A (en) * | 1986-05-07 | 1989-02-28 | Motorola, Inc. | Well Extensions for trench devices |
| DE3844388A1 (de) * | 1988-02-15 | 1989-08-24 | Samsung Electronics Co Ltd | Dynamische direktzugriffspeichereinrichtung |
| US5047818A (en) * | 1987-02-19 | 1991-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having buried structure to suppress soft errors |
| JP2007301946A (ja) * | 2006-05-15 | 2007-11-22 | Japan Gore Tex Inc | 積層型膨張黒鉛シート及び積層型ガスケット |
-
1984
- 1984-01-25 JP JP59010012A patent/JPS60154664A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220958A (ja) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| US5047818A (en) * | 1987-02-19 | 1991-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having buried structure to suppress soft errors |
| US5883408A (en) * | 1987-02-19 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method for making the same |
| EP0283964A2 (en) * | 1987-03-20 | 1988-09-28 | Nec Corporation | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| US4794434A (en) * | 1987-07-06 | 1988-12-27 | Motorola, Inc. | Trench cell for a dram |
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| JP2007301946A (ja) * | 2006-05-15 | 2007-11-22 | Japan Gore Tex Inc | 積層型膨張黒鉛シート及び積層型ガスケット |
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