JP2600668B2 - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JP2600668B2 JP2600668B2 JP6455687A JP6455687A JP2600668B2 JP 2600668 B2 JP2600668 B2 JP 2600668B2 JP 6455687 A JP6455687 A JP 6455687A JP 6455687 A JP6455687 A JP 6455687A JP 2600668 B2 JP2600668 B2 JP 2600668B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- flip
- voltage
- controlled oscillator
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルデータの再生に用いるクロック
再生回路に関するものである。
再生回路に関するものである。
従来の技術 従来のディジタルデータの再生におけるクロック再生
回路として位相同期回路が用いられており、そのブロッ
ク図を第５図に、タイミング波形図を第６図に示す。50
は入力ディジタルデータを逓倍し、ある幅のパルスを作
る逓倍器、51は電圧制御発振器（以下VCOと称す）、52
は位相比較器（以下PCと称す）、53はLPFを含むチャー
ジポンプである。以上の様に構成されたクロック再生回
路において、入力ディジタルデータが逓倍器50に入力さ
れると、第６図２に示す様に入力データの最小パルス幅
Ｔの半分となる幅Ｄの逓倍パルスを作る。その逓倍パル
スはVCO51の正相，逆相出力と共にPC52に入り、第６図
5,6に示す様な位相比較が行われ、その両方のパルス幅
の割合をチャージポンプ53において電圧値に変換し、VC
O51の制御電圧として予え、ループを形成するものであ
った。
回路として位相同期回路が用いられており、そのブロッ
ク図を第５図に、タイミング波形図を第６図に示す。50
は入力ディジタルデータを逓倍し、ある幅のパルスを作
る逓倍器、51は電圧制御発振器（以下VCOと称す）、52
は位相比較器（以下PCと称す）、53はLPFを含むチャー
ジポンプである。以上の様に構成されたクロック再生回
路において、入力ディジタルデータが逓倍器50に入力さ
れると、第６図２に示す様に入力データの最小パルス幅
Ｔの半分となる幅Ｄの逓倍パルスを作る。その逓倍パル
スはVCO51の正相，逆相出力と共にPC52に入り、第６図
5,6に示す様な位相比較が行われ、その両方のパルス幅
の割合をチャージポンプ53において電圧値に変換し、VC
O51の制御電圧として予え、ループを形成するものであ
った。
発明が解決しようとする問題点 しかしながら上記の構成では、入力データから作った
パルス幅Ｄの逓倍パルス内で位相比較が行われ、その結
果入力データとVCO51の逆相出力Ｑのクロックとの同期
点が、最適抽出点のπ/2ではなくそこからD/2だけクロ
ック側が遅れる様になる。そこで同期点をπ/2にするた
め外部に入力データをD/2遅延する遅延器が必要とな
る。そのためループ内やD/2遅延器の温度特性によって
同期点がπ/2よりずえてくる事がある。よって本発明
は、位相同期回路内において入力データとクロックとの
同期時の位相関係が、入力データレートの如何に拘らず
つねにπ/2,つまり最適抽出点となり、温度による抽出
点のずれも少ない、簡単な構成のクロック再生回路を提
供する事を目的とする。
パルス幅Ｄの逓倍パルス内で位相比較が行われ、その結
果入力データとVCO51の逆相出力Ｑのクロックとの同期
点が、最適抽出点のπ/2ではなくそこからD/2だけクロ
ック側が遅れる様になる。そこで同期点をπ/2にするた
め外部に入力データをD/2遅延する遅延器が必要とな
る。そのためループ内やD/2遅延器の温度特性によって
同期点がπ/2よりずえてくる事がある。よって本発明
は、位相同期回路内において入力データとクロックとの
同期時の位相関係が、入力データレートの如何に拘らず
つねにπ/2,つまり最適抽出点となり、温度による抽出
点のずれも少ない、簡単な構成のクロック再生回路を提
供する事を目的とする。
問題点を解決するための手段 本発明は、入力ディジタルデータのエッジを検出する
エッジ検出器と、クロックを発生する電圧制御発振器
と、前記エッジ検出器と前記電圧制御発振器の出力信号
によりパルスを作る第１のフリップフロップと、前記第
１のフリップフロップと前記電圧制御発振器の出力信号
によりパルスを作る第２のフリップフロップと、前記第
１第２のフリップフロップの出力パルスの幅の割合を前
記電圧制御発振器の制御電圧とするため電圧に変換する
チャージポンプとを有し、前記第１のフリップフロップ
は前記エッジ検出器のエッジでセットされ前記電圧制御
発振器の出力信号の立ち上り若しくは立ち下りでセット
されその間をパルス幅として出力し、前記第２のフリッ
プフロップは前記第１のフリップフロップがセットされ
た後リセットするタイミングでセットされ前記電圧制御
発振器から入力された信号で前記第１のフリップフロッ
プのリセットタイミングとは逆相のタイミングのエッジ
でリセットされその間をパルス幅として出力する構成を
特徴とするクロック再生回路である。
エッジ検出器と、クロックを発生する電圧制御発振器
と、前記エッジ検出器と前記電圧制御発振器の出力信号
によりパルスを作る第１のフリップフロップと、前記第
１のフリップフロップと前記電圧制御発振器の出力信号
によりパルスを作る第２のフリップフロップと、前記第
１第２のフリップフロップの出力パルスの幅の割合を前
記電圧制御発振器の制御電圧とするため電圧に変換する
チャージポンプとを有し、前記第１のフリップフロップ
は前記エッジ検出器のエッジでセットされ前記電圧制御
発振器の出力信号の立ち上り若しくは立ち下りでセット
されその間をパルス幅として出力し、前記第２のフリッ
プフロップは前記第１のフリップフロップがセットされ
た後リセットするタイミングでセットされ前記電圧制御
発振器から入力された信号で前記第１のフリップフロッ
プのリセットタイミングとは逆相のタイミングのエッジ
でリセットされその間をパルス幅として出力する構成を
特徴とするクロック再生回路である。
作用 本発明は前記した構成により、ディジタルデータが入
力されると、まずエッジが検出され、そのエッジと電圧
制御発振器の出力信号により、第１のフリップフロップ
でパルスが作られ、又第１のフリップフロップと電圧制
御発振器の出力信号より、第２のフリップフロップでパ
ルスが作られる。そして前記２つのパルスの幅の割合を
チャージポンプによって電圧に変換し電圧制御発振器の
制御電圧の入力とされループを形成する。そしてループ
は前記２つのパルスの幅が等しい点で同期する。そこで
前記２つのパルスの幅の和が入力データの最小パルス幅
に等しく、電圧制御発振器の出力のパルス幅が入力デー
タの最小パルス幅の半分であるという事から入力データ
と電圧制御発振器の出力であるクロックとの同期時の位
相関係はループ内で入力データレートの如何に拘らず、
常にπ/2つまり最適抽出点になる。
力されると、まずエッジが検出され、そのエッジと電圧
制御発振器の出力信号により、第１のフリップフロップ
でパルスが作られ、又第１のフリップフロップと電圧制
御発振器の出力信号より、第２のフリップフロップでパ
ルスが作られる。そして前記２つのパルスの幅の割合を
チャージポンプによって電圧に変換し電圧制御発振器の
制御電圧の入力とされループを形成する。そしてループ
は前記２つのパルスの幅が等しい点で同期する。そこで
前記２つのパルスの幅の和が入力データの最小パルス幅
に等しく、電圧制御発振器の出力のパルス幅が入力デー
タの最小パルス幅の半分であるという事から入力データ
と電圧制御発振器の出力であるクロックとの同期時の位
相関係はループ内で入力データレートの如何に拘らず、
常にπ/2つまり最適抽出点になる。
実 施 例 以下、図面に基づいて本発明の更に詳しい説明をする
第１図は、本発明の第１の実施例における全体のブロッ
ク図を示し、第２図はそのタイミング波形図である。
第１図は、本発明の第１の実施例における全体のブロッ
ク図を示し、第２図はそのタイミング波形図である。
第１図において、10は入力ディジタルデータのエッジ
を検出するエッジ検出器、11はクロックを発生する電圧
制御発振器（以下VCOと称す）12はエッジ検出器10とVCO
11の出力信号よりパルスを作る第１のフリップフロップ
（以下FF（１）と称す）、13はFF（１）12とVCO11の出
力信号よりパルスを作る第２のフリップフロップ（以下
FF（２）と称す）、14はFF（１）12とFF（２）13の出力
であるパルスの幅の割合をVCO11のポンプの制御電圧と
するため電圧に変換するチャージポンプである。以上の
様に構成された本実施例のクロック再生回路について以
下がその動作を説明する。まずディジタルデータエッジ
検出器10に入力されると第２図（２）に示す様なエッジ
が検出される。次にそのエッジとVCO11の出力ＱがFF
（１）12に入力されると第２図（２），（３）に示す様
にエッジの立ち上りでセット、VCO11の出力Ｑの立ち上
りでセットされ４に示すパルスが作られる。続いてその
４のパルスの逆相出力とVCO11の出力ＱがFF（２）13に
入力されると5,6に示す様にFF2の逆相出力の立ち上りで
セット、VCO11の出力Ｑの立ち上りでセットされ７に示
すパルスが作られる。そして４と７のパルス幅の割合を
チャージポンプ14によって電圧に変換し、VCO11の制御
電圧として与えループを形成し、４と７のパルス幅が等
しい点で同期する。以上の様に本実施例によれば、４と
７のパルス幅の和が入力データの最小パルス幅に等し
く、VCO11の出力パルス幅が入力データの最小パルス幅
の半分に等しいので、同期点は１と３に示す様にループ
内で入力データのπ/2,最適抽出点にすることができ
る。
を検出するエッジ検出器、11はクロックを発生する電圧
制御発振器（以下VCOと称す）12はエッジ検出器10とVCO
11の出力信号よりパルスを作る第１のフリップフロップ
（以下FF（１）と称す）、13はFF（１）12とVCO11の出
力信号よりパルスを作る第２のフリップフロップ（以下
FF（２）と称す）、14はFF（１）12とFF（２）13の出力
であるパルスの幅の割合をVCO11のポンプの制御電圧と
するため電圧に変換するチャージポンプである。以上の
様に構成された本実施例のクロック再生回路について以
下がその動作を説明する。まずディジタルデータエッジ
検出器10に入力されると第２図（２）に示す様なエッジ
が検出される。次にそのエッジとVCO11の出力ＱがFF
（１）12に入力されると第２図（２），（３）に示す様
にエッジの立ち上りでセット、VCO11の出力Ｑの立ち上
りでセットされ４に示すパルスが作られる。続いてその
４のパルスの逆相出力とVCO11の出力ＱがFF（２）13に
入力されると5,6に示す様にFF2の逆相出力の立ち上りで
セット、VCO11の出力Ｑの立ち上りでセットされ７に示
すパルスが作られる。そして４と７のパルス幅の割合を
チャージポンプ14によって電圧に変換し、VCO11の制御
電圧として与えループを形成し、４と７のパルス幅が等
しい点で同期する。以上の様に本実施例によれば、４と
７のパルス幅の和が入力データの最小パルス幅に等し
く、VCO11の出力パルス幅が入力データの最小パルス幅
の半分に等しいので、同期点は１と３に示す様にループ
内で入力データのπ/2,最適抽出点にすることができ
る。
第３図は、本発明の第２の実施例を示すクロック再生
回路のブロック図であり、第４図は、そのタイミング波
形図である。第３図において、10はエッジ検出器、12は
FF（１）、13はFF（２）、14はチャージポンプ、以上は
第１図の構成と同様なものである。第１図の構成と異な
るのはVCO30を発振部31と分周部32とで構成した点であ
る。前記のように構成された第２の実施例をクロック再
生回路について、以下その動作を説明する。
回路のブロック図であり、第４図は、そのタイミング波
形図である。第３図において、10はエッジ検出器、12は
FF（１）、13はFF（２）、14はチャージポンプ、以上は
第１図の構成と同様なものである。第１図の構成と異な
るのはVCO30を発振部31と分周部32とで構成した点であ
る。前記のように構成された第２の実施例をクロック再
生回路について、以下その動作を説明する。
エッジ検出器10、FF（１）12、FF（２）13、チャージ
ポンプ14については、第１図における動作と同様であ
る。異なるのは、チャージポンプ14から出力される電圧
によってVCO30内の発振部31において入力データの最高
周波数の４倍の周波数で発振をしそれが分周部32で1/2
分周されそれぞれFF（１）,FF（２）に与えられてルー
プを形成するという点である。以上のように、本実施例
によればVCO30の発振部31で入力データの最高周波数の
４倍の周波数で発振しそれを分周部32で1/2分周する事
によりVCO30の出力としては完全なデューティ50％の波
形が得られ、そのパルス幅は入力データの最小のパルス
幅の完全な半分となり、その結果第４図（１），（４）
に示す様に同期点がπ/2、最適抽出点となり第１の実施
例よりさらに精度が良くなる。
ポンプ14については、第１図における動作と同様であ
る。異なるのは、チャージポンプ14から出力される電圧
によってVCO30内の発振部31において入力データの最高
周波数の４倍の周波数で発振をしそれが分周部32で1/2
分周されそれぞれFF（１）,FF（２）に与えられてルー
プを形成するという点である。以上のように、本実施例
によればVCO30の発振部31で入力データの最高周波数の
４倍の周波数で発振しそれを分周部32で1/2分周する事
によりVCO30の出力としては完全なデューティ50％の波
形が得られ、そのパルス幅は入力データの最小のパルス
幅の完全な半分となり、その結果第４図（１），（４）
に示す様に同期点がπ/2、最適抽出点となり第１の実施
例よりさらに精度が良くなる。
発明の効果 以上説明したように、本発明によれば、入力データと
VCOの出力であるクロックとの位相関係が、同期時にル
ープ内において入力データレータの如何に拘らず常にπ
/2、つまり最適抽出点にする事ができ、温度による抽出
点のずれもループ内のみでおさえる事ができ、その実用
的効果は大きい。
VCOの出力であるクロックとの位相関係が、同期時にル
ープ内において入力データレータの如何に拘らず常にπ
/2、つまり最適抽出点にする事ができ、温度による抽出
点のずれもループ内のみでおさえる事ができ、その実用
的効果は大きい。
第１図は本発明における第１の実施例のクロック再生回
路のブロック図、第２図は同実施例のタイミング波形
図、第３図は本発明の第２の実施例のクロック再生回路
のブロック図、第４図は同実施例のタイミング波形図、
第５図は従来のクロック再生回路のブロック図、第６図
は同クロック再生回路のタイミング波形図である。 10……エッジ検出器、11……電圧制御発振器、12……第
１のフリップフロップ、13……第２のフリップフロッ
プ、14……チャージポンプ、30……電圧制御発振器、31
……発振部、32……分周部、50……逓倍器、51……VC
O、52……位相比較器、53……チャージポンプ。
路のブロック図、第２図は同実施例のタイミング波形
図、第３図は本発明の第２の実施例のクロック再生回路
のブロック図、第４図は同実施例のタイミング波形図、
第５図は従来のクロック再生回路のブロック図、第６図
は同クロック再生回路のタイミング波形図である。 10……エッジ検出器、11……電圧制御発振器、12……第
１のフリップフロップ、13……第２のフリップフロッ
プ、14……チャージポンプ、30……電圧制御発振器、31
……発振部、32……分周部、50……逓倍器、51……VC
O、52……位相比較器、53……チャージポンプ。
Claims (2)
- 【請求項１】入力ディジタルデータのエッジを検出する
エッジ検出器と、クロックを発生する電圧制御発振器
と、前記エッジ検出器と前記電圧制御発振器の出力信号
によりパルスを作る第１のフリップフロップと、前記第
１のフリップフロップと前記電圧制御発振器の出力信号
によりパルスを作る第２のフリップフロップと、前記第
1,第２のフリップフロップの出力パルスの幅の割合を前
記電圧制御発振器の制御電圧とするため電圧に変換する
チャージポンプとを有し、前記第１のフリップフロップ
は前記エッジでセットされ前記電圧制御発振器の出力信
号の立ち上り若しくは立ち下りでセットされ、その間を
パルス幅として出力し、前記第２のフリップフロップは
前記第１のフリップフロップがセットされた後リセット
するタイミングでセットされ前記電圧制御発振器から入
力された信号で前記第１のフリップフロップのリセット
タイミングとは逆相のタイミングのエッジでリセットさ
れその間をパルス幅として出力する構成を特徴とするク
ロック再生回路。 - 【請求項２】入力ディジタルデータの最大の周波数の４
倍の周波数を発生する発振部と、その発生した周波数を
1/2にする分周部とを備えた電圧制御発振器を有する事
を特徴とする特許請求の範囲第１項に記載のクロック再
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6455687A JP2600668B2 (ja) | 1987-03-19 | 1987-03-19 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6455687A JP2600668B2 (ja) | 1987-03-19 | 1987-03-19 | クロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229669A JPS63229669A (ja) | 1988-09-26 |
| JP2600668B2 true JP2600668B2 (ja) | 1997-04-16 |
Family
ID=13261620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6455687A Expired - Fee Related JP2600668B2 (ja) | 1987-03-19 | 1987-03-19 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600668B2 (ja) |
-
1987
- 1987-03-19 JP JP6455687A patent/JP2600668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229669A (ja) | 1988-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6051312B2 (ja) | 水平走査周波数逓倍回路 | |
| JP2600668B2 (ja) | クロツク再生回路 | |
| JPS6098727A (ja) | 同期はずれ検出回路 | |
| JPH0631795Y2 (ja) | デイジタル信号同期回路 | |
| JPH0632165B2 (ja) | ピツチコントロ−ル装置 | |
| JP3204175B2 (ja) | クロック位相同期回路 | |
| JPS585612B2 (ja) | イソウドウキハツシンキ | |
| JPH0763148B2 (ja) | 位相同期回路 | |
| JPS6333739B2 (ja) | ||
| JP2581098Y2 (ja) | クロックパルス再生回路 | |
| JPH07120944B2 (ja) | Ｐｌｌ回路 | |
| JPH0443716A (ja) | 周波数逓倍回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JP2622853B2 (ja) | ２逓倍回路 | |
| JPH02112319A (ja) | Ｐｌｌ回路 | |
| JPS62154877A (ja) | Ｐｌｌ回路 | |
| JPS58182324A (ja) | 位相同期回路 | |
| JPH05102848A (ja) | Ｐｌｌ回路装置 | |
| JPH03119881A (ja) | クロック発生回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JPS6129219A (ja) | 位相同期回路 | |
| JPS5873208A (ja) | 変調器 | |
| JPS61296822A (ja) | 進み位相検出器 | |
| JPS6215998A (ja) | 位相同期クロツク信号発生装置 | |
| JPS6278917A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |