JP2686322B2 - 半導体デバイスの製造方法 - Google Patents
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、半導体物質の成長と半導体デバイスの製造
に関するものであり、特に、マスクされた第１の半導体
（例えば二酸化シリコン（SiO2）でマスクされたシリコ
ン（Si））上での第２の半導体（例えば砒化ガリウム
（GaAs））のヘテロエピタキシアル成長並びにそのよう
なヘテロ構造のデバイスの製造方法に関するものであ
る。
に関するものであり、特に、マスクされた第１の半導体
（例えば二酸化シリコン（SiO2）でマスクされたシリコ
ン（Si））上での第２の半導体（例えば砒化ガリウム
（GaAs））のヘテロエピタキシアル成長並びにそのよう
なヘテロ構造のデバイスの製造方法に関するものであ
る。
＜従来の技術＞ シリコンウェファー上の半導体デバイス級の品質の砒
化ガリウム（GaAs）の成長、並びにGaAsの能動デバイス
の製造に関しては、数多くの研究者が研究してきたとこ
ろである。そのようなデバイスでは、GaAs中のキャリア
移動度がより高いことと、シリコン基板の熱伝導性と機
械強度がより良好であることとが結び付けられようとし
ている。例えば、アール フィッシャー他の、“シリコ
ン基板上のGaAs/AlGaAsヘテロ接合バイポーラトランジ
スタ”（IEDM Tech.Digest 332号、1985年）には、シリ
コン基板上に成長させたGaAs/AlGaAsヘテロ接合のバイ
ポーラトランジスタであって、厚さ0.2ミクロンのベー
スに対してβ＝13の電流利得を有するものが報告されて
いる。
化ガリウム（GaAs）の成長、並びにGaAsの能動デバイス
の製造に関しては、数多くの研究者が研究してきたとこ
ろである。そのようなデバイスでは、GaAs中のキャリア
移動度がより高いことと、シリコン基板の熱伝導性と機
械強度がより良好であることとが結び付けられようとし
ている。例えば、アール フィッシャー他の、“シリコ
ン基板上のGaAs/AlGaAsヘテロ接合バイポーラトランジ
スタ”（IEDM Tech.Digest 332号、1985年）には、シリ
コン基板上に成長させたGaAs/AlGaAsヘテロ接合のバイ
ポーラトランジスタであって、厚さ0.2ミクロンのベー
スに対してβ＝13の電流利得を有するものが報告されて
いる。
同様に、ジー ターナー他の“サファイア基板上のシ
リコンとシリコン上に成長させたGaAs層中に製作された
ピコ秒級の光検出器”（IEDM Tech.Digest 468号、1985
年）には、シリコン上のGaAs中に製作された光電導検出
器に関し、60ピコ秒の応答時間が報告されている。これ
らの論文はまた、シリコン上のGaAs中に製作されたMESF
ETのような多数キャリアのデバイスが、ホモエピタキシ
アルデバイスの性能に近似した性能を持っていると記し
ている。そしてこのことが、同一ウェファー上にGaAs/A
lGaAs光電子・高周波デバイスと複数のシリコンデバイ
スとを集積して、相互接続配線数を減少させる目的で、
高速度の光学的結合を採用することに多大の努力を掻き
立てていた。無定形のGaAsを選択的に再結晶化すると、
非晶質GaAsの電気的に高抵抗値の性質を利用することが
できる。例えば、エー クリストウ他の“レーザ光再結
晶化作用による（100）シリコン上の（100）GaAsの形
成”（Appl.Phys.Lett.48巻、1516頁、1986年）を参照
されたし。
リコンとシリコン上に成長させたGaAs層中に製作された
ピコ秒級の光検出器”（IEDM Tech.Digest 468号、1985
年）には、シリコン上のGaAs中に製作された光電導検出
器に関し、60ピコ秒の応答時間が報告されている。これ
らの論文はまた、シリコン上のGaAs中に製作されたMESF
ETのような多数キャリアのデバイスが、ホモエピタキシ
アルデバイスの性能に近似した性能を持っていると記し
ている。そしてこのことが、同一ウェファー上にGaAs/A
lGaAs光電子・高周波デバイスと複数のシリコンデバイ
スとを集積して、相互接続配線数を減少させる目的で、
高速度の光学的結合を採用することに多大の努力を掻き
立てていた。無定形のGaAsを選択的に再結晶化すると、
非晶質GaAsの電気的に高抵抗値の性質を利用することが
できる。例えば、エー クリストウ他の“レーザ光再結
晶化作用による（100）シリコン上の（100）GaAsの形
成”（Appl.Phys.Lett.48巻、1516頁、1986年）を参照
されたし。
シリコン基板上のGaAsのエピタキシアル成長に関して
の研究が活発化している主な理由の一つは、同一構造で
のGaAsデバイスとシリコン（Si）デバイスのモノリシッ
クな集積化に対する期待があるということである。しか
しながら、この目標を達成するためには、物質の成長と
デバイス製造工程の技術であって、非常に異なる製造上
の要求事項で制約される諸回路素子の共存を確保するよ
うなものを開発する必要があろう。これらのアプローチ
のうち最も有望そうなものの一つは、窒化シリコン（Si
3N4）又は二酸化シリコン（SiO2）のいずれかの保護マ
スク中の開口部を貫いてシリコン基板上にGaAsをパター
ン化して成長させることである。この試みでは、シリコ
ンをベースとするデバイス（つまり、これは典型的には
高温の処理工程が必要）の製作に関しては、保護酸化物
又は保護窒化物としての上層の被着に先行して完了して
しまうであろう。次いで単結晶のGaAsが、上層中にリソ
グラフィー技術で画定された穴中で成長可能であり、Ga
Asデバイスの製作がそれに続く。
の研究が活発化している主な理由の一つは、同一構造で
のGaAsデバイスとシリコン（Si）デバイスのモノリシッ
クな集積化に対する期待があるということである。しか
しながら、この目標を達成するためには、物質の成長と
デバイス製造工程の技術であって、非常に異なる製造上
の要求事項で制約される諸回路素子の共存を確保するよ
うなものを開発する必要があろう。これらのアプローチ
のうち最も有望そうなものの一つは、窒化シリコン（Si
3N4）又は二酸化シリコン（SiO2）のいずれかの保護マ
スク中の開口部を貫いてシリコン基板上にGaAsをパター
ン化して成長させることである。この試みでは、シリコ
ンをベースとするデバイス（つまり、これは典型的には
高温の処理工程が必要）の製作に関しては、保護酸化物
又は保護窒化物としての上層の被着に先行して完了して
しまうであろう。次いで単結晶のGaAsが、上層中にリソ
グラフィー技術で画定された穴中で成長可能であり、Ga
Asデバイスの製作がそれに続く。
既になされた研究で、エピタキシアル成長のGaAsに関
して、パターン化されたマスクを通じてシリコン基板上
成功利に被着可能なことが確立されている。ビー ワイ
ツアウル他の（Appl.Phys.Lett.41巻、347頁、1982
年）、ピーシエルドン他の（Appl.Phys.Lett.45巻、274
頁、1984年）、ダニール他の（米国特許第4,587,717
号）、ベッチュ他の（米国特許第4,551,394号）を参照
されたし。それに加えて、この技術から発展したSiとGa
Asとのヘテロデバイス構造の集積も発表されている。エ
ッチ ケイ チョイ他の（IEEE Elec.Dev.Lett.7巻、24
1頁及び500頁、1986年）、エッチ ケイ チョイ他の
“シリコン上のヘテロエピタキシ”（J.C.C.Fan、J.M.P
oate編、67MRS Symposia Proceedings 165頁、1986年）
を参照されたし。
して、パターン化されたマスクを通じてシリコン基板上
成功利に被着可能なことが確立されている。ビー ワイ
ツアウル他の（Appl.Phys.Lett.41巻、347頁、1982
年）、ピーシエルドン他の（Appl.Phys.Lett.45巻、274
頁、1984年）、ダニール他の（米国特許第4,587,717
号）、ベッチュ他の（米国特許第4,551,394号）を参照
されたし。それに加えて、この技術から発展したSiとGa
Asとのヘテロデバイス構造の集積も発表されている。エ
ッチ ケイ チョイ他の（IEEE Elec.Dev.Lett.7巻、24
1頁及び500頁、1986年）、エッチ ケイ チョイ他の
“シリコン上のヘテロエピタキシ”（J.C.C.Fan、J.M.P
oate編、67MRS Symposia Proceedings 165頁、1986年）
を参照されたし。
＜発明が解決しようとする問題点＞ SiとGaAsとの間での格子パラメータの差異と熱膨張係
数の差異とが、広範囲な転位系を創り出し、それがGaAs
デバイスの性能を制限することがあるのは、今日充分に
確立されているところである。GaAsが分子線エピタキシ
アル（MBE）法によりシリコン表面上に対してマスク内
の穴を通して被着される際に、この事情が更に悪い方に
強調されよう。MBE成長は非選択的な性質なので、単結
晶GaAs領域は、無定形のマスク物質上に成長する多結晶
性GaAsに密着することになろう。このような余分の欠陥
界面が存在することは、結晶学的欠陥の新たな原因を提
供するものとして当然に期待されよう。同様の効果は、
金属化学蒸着（MOCVD）法のようなその他の成長法に関
しても期待される。
数の差異とが、広範囲な転位系を創り出し、それがGaAs
デバイスの性能を制限することがあるのは、今日充分に
確立されているところである。GaAsが分子線エピタキシ
アル（MBE）法によりシリコン表面上に対してマスク内
の穴を通して被着される際に、この事情が更に悪い方に
強調されよう。MBE成長は非選択的な性質なので、単結
晶GaAs領域は、無定形のマスク物質上に成長する多結晶
性GaAsに密着することになろう。このような余分の欠陥
界面が存在することは、結晶学的欠陥の新たな原因を提
供するものとして当然に期待されよう。同様の効果は、
金属化学蒸着（MOCVD）法のようなその他の成長法に関
しても期待される。
Si上のGaAsのパターン化された成長を確保するのに最
も単純なやり方としては、本来の平坦なシリコン表面上
へのGaAsのエピタキシアル成長がある。しかしながら、
デバイスをたまたま製作する箇所でのGaAs表面の仕上り
のレベルが、既に製作済みのシリコンデバイスのレベル
に対して数ミクロン上方になることがある。この状態で
は、当然、２つのデバイス構造間に関し、従前の金属付
着の技術による相互配線が複雑なものになろう。実際、
下地層のシリコン基板上にデジタルシリコンデバイスと
デジタルGaAsデバイスの両者を有する集積回路にあって
は、GaAs領域の表面とシリコン基板の表面との間に共通
平面性、つまり、面一であることが必須である。この共
通平面性を達成する一つの方法は、GaAs領域が配置され
るべきシリコン基板上の箇所に凹部を形成してから、そ
の凹部内のGaAsの表面が、凹部の外側部のシリコン基板
の表面と面一になるまでGaAs層を成長させることによる
ものである。典型的には、凹部は、約２ないし３ミクロ
ンの深さであろう。正面断面図の第１図を参照された
し。この図では、凹部は、二酸化シリコン（酸化物）マ
スクにより画定され、さらにその酸化物マスクを除去す
ることなく分子線エピタキシアル（MBE）法により、GaA
s層が成長させられる。この場合、GaAs層のシリコン基
板上の部分は界面沿いに薄い転位領域越しに単結晶とし
て成長し、一方GaAs層の酸化物マスク上の部分は多結晶
GaAsとして成長する。
も単純なやり方としては、本来の平坦なシリコン表面上
へのGaAsのエピタキシアル成長がある。しかしながら、
デバイスをたまたま製作する箇所でのGaAs表面の仕上り
のレベルが、既に製作済みのシリコンデバイスのレベル
に対して数ミクロン上方になることがある。この状態で
は、当然、２つのデバイス構造間に関し、従前の金属付
着の技術による相互配線が複雑なものになろう。実際、
下地層のシリコン基板上にデジタルシリコンデバイスと
デジタルGaAsデバイスの両者を有する集積回路にあって
は、GaAs領域の表面とシリコン基板の表面との間に共通
平面性、つまり、面一であることが必須である。この共
通平面性を達成する一つの方法は、GaAs領域が配置され
るべきシリコン基板上の箇所に凹部を形成してから、そ
の凹部内のGaAsの表面が、凹部の外側部のシリコン基板
の表面と面一になるまでGaAs層を成長させることによる
ものである。典型的には、凹部は、約２ないし３ミクロ
ンの深さであろう。正面断面図の第１図を参照された
し。この図では、凹部は、二酸化シリコン（酸化物）マ
スクにより画定され、さらにその酸化物マスクを除去す
ることなく分子線エピタキシアル（MBE）法により、GaA
s層が成長させられる。この場合、GaAs層のシリコン基
板上の部分は界面沿いに薄い転位領域越しに単結晶とし
て成長し、一方GaAs層の酸化物マスク上の部分は多結晶
GaAsとして成長する。
シリコン基板の凹部に面一のGaAs層を作り上げるため
には、第１図の多結晶性GaAsは、凹部内の単結晶GaAsに
悪影響を及ぼすことなく取り除かれねばならない。その
ための標準的な方法は、ホトリソグラフィーの技術によ
るものであるが、その方法によれば、ホトレジストを塗
布し、それをパターン化して、凹部内の単結晶GaAs層を
丁度すっぽり覆うようにする。次いで、エッチングマス
クとしてパターン化されたホトレジストを用いて多結晶
性GaAs層をエッチングして取り除く。しかしながら、こ
れには、パターン化されたホトレジストマスクに関して
の整合の問題があり、凹部の側端縁におけるGaAs層の段
差の故に、その問題が深刻なものとなる。とりわけ、パ
ターン化されたホトレジストマスクが、オフセットのあ
るもの、つまり寸法誤差のあるものである場合には、単
結晶GaAs層が喰刻されるか、あるいは多結晶性GaAs層の
方が、完全には除去されずに部分的に残留するかのいず
れかであったり、あるいはその両者であったりして、そ
のことにより共通平面性が損われる。第２図には、凹部
の側端縁における単結晶GaAsの溝と、もう一方の側端縁
における多結晶GaAsのストリップの両者が示されている
が、これらは共にマスクのオフセットに起因するもので
ある。溝は２ミクロンの深さになることもあるし、また
ストリップは２ないし３ミクロン高さになることもあ
る。溝とストリップの両者は、標準的な金属相互接続処
理にとっては相容れないものである。
には、第１図の多結晶性GaAsは、凹部内の単結晶GaAsに
悪影響を及ぼすことなく取り除かれねばならない。その
ための標準的な方法は、ホトリソグラフィーの技術によ
るものであるが、その方法によれば、ホトレジストを塗
布し、それをパターン化して、凹部内の単結晶GaAs層を
丁度すっぽり覆うようにする。次いで、エッチングマス
クとしてパターン化されたホトレジストを用いて多結晶
性GaAs層をエッチングして取り除く。しかしながら、こ
れには、パターン化されたホトレジストマスクに関して
の整合の問題があり、凹部の側端縁におけるGaAs層の段
差の故に、その問題が深刻なものとなる。とりわけ、パ
ターン化されたホトレジストマスクが、オフセットのあ
るもの、つまり寸法誤差のあるものである場合には、単
結晶GaAs層が喰刻されるか、あるいは多結晶性GaAs層の
方が、完全には除去されずに部分的に残留するかのいず
れかであったり、あるいはその両者であったりして、そ
のことにより共通平面性が損われる。第２図には、凹部
の側端縁における単結晶GaAsの溝と、もう一方の側端縁
における多結晶GaAsのストリップの両者が示されている
が、これらは共にマスクのオフセットに起因するもので
ある。溝は２ミクロンの深さになることもあるし、また
ストリップは２ないし３ミクロン高さになることもあ
る。溝とストリップの両者は、標準的な金属相互接続処
理にとっては相容れないものである。
かくして、シリコン基板中のGaAs領域のための公知の
平坦化方法は、シリコンとの界面でのGaAs内の溝とGaAs
のストリップという問題を抱えてしまう。ところで、リ
フトオフ処理と、MBE法とにより、事実上ドープされて
いないGaAs基板の凹部内に、高濃度にドープされたGaAs
領域を選択的にエピタキシアル成長させるのは公知であ
る。高濃度にドープされた領域は、FET用のソース、ド
レイン各領域となる。エイ チョー他の“分子線エピタ
キシによる優先成長のための選択的リフトオフ”（24IE
EE Trans.Elec.Dev.1186頁、1977年）を参照されたし。
平坦化方法は、シリコンとの界面でのGaAs内の溝とGaAs
のストリップという問題を抱えてしまう。ところで、リ
フトオフ処理と、MBE法とにより、事実上ドープされて
いないGaAs基板の凹部内に、高濃度にドープされたGaAs
領域を選択的にエピタキシアル成長させるのは公知であ
る。高濃度にドープされた領域は、FET用のソース、ド
レイン各領域となる。エイ チョー他の“分子線エピタ
キシによる優先成長のための選択的リフトオフ”（24IE
EE Trans.Elec.Dev.1186頁、1977年）を参照されたし。
＜問題点を解決するための手段＞ 本発明は、第１の半導体のマスクされていない箇所に
凹部のある基板上に第２の半導体の層を被着し、これに
続いて、凹部の近傍以外で第２の半導体の層を除去し、
次いでマスクと一体的にリフトオフするか超音波洗浄す
ることにより凹部内に位置していない第２の半導体の層
の残余部分を除去するという諸工程から成るヘテロエピ
タキシアル構造物の製造方法を提供することである。か
くして、第２の半導体の層の除去が凹部に整合されると
いう点で、この製造方法は、“自己整合性”である。
凹部のある基板上に第２の半導体の層を被着し、これに
続いて、凹部の近傍以外で第２の半導体の層を除去し、
次いでマスクと一体的にリフトオフするか超音波洗浄す
ることにより凹部内に位置していない第２の半導体の層
の残余部分を除去するという諸工程から成るヘテロエピ
タキシアル構造物の製造方法を提供することである。か
くして、第２の半導体の層の除去が凹部に整合されると
いう点で、この製造方法は、“自己整合性”である。
本発明の方法では、第１の半導体基板の凹部中に第２
の半導体物質の領域であって、その領域の表面が基板表
面と面一であるものが得られ、さらに自己整合により、
シリコン基板中でのGaAs領域形成のための公知の方法が
遭遇する問題を避けることができるのである。
の半導体物質の領域であって、その領域の表面が基板表
面と面一であるものが得られ、さらに自己整合により、
シリコン基板中でのGaAs領域形成のための公知の方法が
遭遇する問題を避けることができるのである。
＜実施例＞ 第3a図ないし第3d図は、第１の実施例の正面断面図で
あり、単結晶シリコン基板102内の凹部に単結晶GaAs領
域104を形成する方法の各工程を図示するものである。
それらの工程は以下の通りである。
あり、単結晶シリコン基板102内の凹部に単結晶GaAs領
域104を形成する方法の各工程を図示するものである。
それらの工程は以下の通りである。
（ａ）シリコン基板は、＜100＞方向配向の径４インチ
のシリコンウェファーで、P-ドーピングのものであり、
このシリコン基板で製造を開始する。留意されるべき
は、基板102が各種のデバイス、例えばMOSやバイポーラ
トランジスタを含んでいてもよく、さらにそのようなデ
バイスが、GaAsの被着されるべき領域から離れている場
合には、両者間の相互配線を含んでいてもよいというこ
とである。次いで基板102の表面上に3,000Åの二酸化シ
リコン（酸化物）108を被着し、酸化物108上にホトレジ
ストをスピン塗布し、このホトレジストをパターン化し
て（マスクを通して露光させて現象する）基板内の凹部
を位置決めする。この凹部は任意の便宜の寸法・形状で
あってよく、例えば200ミクロンの方形などである。エ
ッチングマスクとしてパターン化されたホトレジストを
使って、酸化物108と基板102を反応性イオンエッチング
法でエッチングをする。これにより、ほぼ垂直な側壁を
持つ凹部が形成され、その深さはエッチングの適用に応
じて約２ないし３ミクロンに達する。続いてホトレジス
トを剥離し、酸化物108で被覆された基板102の表面上と
該酸化物で被覆されていない基板102の凹部内表面上と
にGaAs層を成長させる。GaAs層は凹部の深さ（２ないし
３ミクロン）に等しい厚みを持つが、但し10分の１ない
し10分の２ミクロンの厚みの違いは、この構造の平坦性
を著しく損うものではない。この成長は分子線エピタキ
シアル（MBE）法によって行われるのがよく、これによ
りシリコンの界面に対向するGaAs側の面に薄い（200
Å）欠陥層110が生成されるが、この界面上を覆って単
結晶GaAs104が生成され、一方酸化物108上を覆って多結
晶GaAs106が生成される。凹部の一つを裁断する正面断
面図については第１図を参照されたし。留意すべきは、
公知の方法で最初用いるシリコン基板102に関しては、
好ましい実施例の＜100＞方向からは数度傾いた配向の
ものであるということである。好ましい実施例では、か
かる＜100＞配向のシリコンスライスを限定的に用いる
ことで品質の優れたシリコンデバイスが得られる。MBE
法による成長は、典型的には、約600℃で行われ、それ
にひき続いて900℃までの温度でアニールが行われる。
但し表面に隣接するGaAsの一部分（MESFET用のチャンネ
ル層となる筈の部分）がMBE法による成長期間中にドー
プされる場合には、このアニールを省略できる。
のシリコンウェファーで、P-ドーピングのものであり、
このシリコン基板で製造を開始する。留意されるべき
は、基板102が各種のデバイス、例えばMOSやバイポーラ
トランジスタを含んでいてもよく、さらにそのようなデ
バイスが、GaAsの被着されるべき領域から離れている場
合には、両者間の相互配線を含んでいてもよいというこ
とである。次いで基板102の表面上に3,000Åの二酸化シ
リコン（酸化物）108を被着し、酸化物108上にホトレジ
ストをスピン塗布し、このホトレジストをパターン化し
て（マスクを通して露光させて現象する）基板内の凹部
を位置決めする。この凹部は任意の便宜の寸法・形状で
あってよく、例えば200ミクロンの方形などである。エ
ッチングマスクとしてパターン化されたホトレジストを
使って、酸化物108と基板102を反応性イオンエッチング
法でエッチングをする。これにより、ほぼ垂直な側壁を
持つ凹部が形成され、その深さはエッチングの適用に応
じて約２ないし３ミクロンに達する。続いてホトレジス
トを剥離し、酸化物108で被覆された基板102の表面上と
該酸化物で被覆されていない基板102の凹部内表面上と
にGaAs層を成長させる。GaAs層は凹部の深さ（２ないし
３ミクロン）に等しい厚みを持つが、但し10分の１ない
し10分の２ミクロンの厚みの違いは、この構造の平坦性
を著しく損うものではない。この成長は分子線エピタキ
シアル（MBE）法によって行われるのがよく、これによ
りシリコンの界面に対向するGaAs側の面に薄い（200
Å）欠陥層110が生成されるが、この界面上を覆って単
結晶GaAs104が生成され、一方酸化物108上を覆って多結
晶GaAs106が生成される。凹部の一つを裁断する正面断
面図については第１図を参照されたし。留意すべきは、
公知の方法で最初用いるシリコン基板102に関しては、
好ましい実施例の＜100＞方向からは数度傾いた配向の
ものであるということである。好ましい実施例では、か
かる＜100＞配向のシリコンスライスを限定的に用いる
ことで品質の優れたシリコンデバイスが得られる。MBE
法による成長は、典型的には、約600℃で行われ、それ
にひき続いて900℃までの温度でアニールが行われる。
但し表面に隣接するGaAsの一部分（MESFET用のチャンネ
ル層となる筈の部分）がMBE法による成長期間中にドー
プされる場合には、このアニールを省略できる。
（ｂ）GaAs層104、106上にホトレジスト112をスピン塗
布し、ホトレジスト112をパターン化して約２ないし５
ミクロンの酸化物108上での重なり部分を伴って凹部を
覆うようにする。第3a図参照のこと。
布し、ホトレジスト112をパターン化して約２ないし５
ミクロンの酸化物108上での重なり部分を伴って凹部を
覆うようにする。第3a図参照のこと。
（ｃ）エッチングマスクとしてパターン化されたホトレ
ジスト112を用いてGaAs層104、106をエッチングする。
それには、酸化物108に対して選択的な異方性エッチン
グ、例えばCCl2F2＋Heを用いたプラズマエッチング、あ
るいは酸化物108に対して選択的な等方性エッチング、
例えばH2O2＋NH4OHの水溶液等やH2O2＋H2SO4の水溶液を
用いたウェットエッチングを施すのが好適である。酸化
物108上にホトレジスト112の大きな重なり部分があるの
で、ホトレジスト112によるマスク下でGaAs106を部分的
にエッチングすることになるにも拘らず、等方性エッチ
ングが有効である。その後、ホトレジスト112を剥離す
る。第3b図を参照のこと。
ジスト112を用いてGaAs層104、106をエッチングする。
それには、酸化物108に対して選択的な異方性エッチン
グ、例えばCCl2F2＋Heを用いたプラズマエッチング、あ
るいは酸化物108に対して選択的な等方性エッチング、
例えばH2O2＋NH4OHの水溶液等やH2O2＋H2SO4の水溶液を
用いたウェットエッチングを施すのが好適である。酸化
物108上にホトレジスト112の大きな重なり部分があるの
で、ホトレジスト112によるマスク下でGaAs106を部分的
にエッチングすることになるにも拘らず、等方性エッチ
ングが有効である。その後、ホトレジスト112を剥離す
る。第3b図を参照のこと。
（ｄ）BELL2（HF＋NH4Fの水溶液）で酸化物108をエッチ
ングする。このエッチングはGaAsとシリコンに対して選
択的であり、GaAs106の直下からも酸化物108を除去す
る。このエッチングにより、薄いネック部分114でGaAs
層104、106を破砕することで、GaAs106をリフトオフす
るか、あるいは基板102上に片持ち支持でGaAs106を残存
させるかのいずれかとなる。双方の場合が第3c図に図示
されている。
ングする。このエッチングはGaAsとシリコンに対して選
択的であり、GaAs106の直下からも酸化物108を除去す
る。このエッチングにより、薄いネック部分114でGaAs
層104、106を破砕することで、GaAs106をリフトオフす
るか、あるいは基板102上に片持ち支持でGaAs106を残存
させるかのいずれかとなる。双方の場合が第3c図に図示
されている。
（ｅ）破砕片に超音波洗浄を施し、薄いネック部分114
で片持ち支持されたGaAs106を取り除き、第3d図に見ら
れるように、平坦な表面を得る。
で片持ち支持されたGaAs106を取り除き、第3d図に見ら
れるように、平坦な表面を得る。
第２の実施例の方法は、第１の実施例の（ａ）ないし
（ｅ）の諸工程をなぞるが、第4a図に図示するように、
GaAs106をリフトオフする際に、より垂直に近い線沿い
に破砕を行なって、GaAs突起120を残す。切断線の位置
は、GaAs層の106の厚み、酸化物108の厚み、それに酸化
物108上のホトレジスト112の重なり部分の量（第3a図）
に依存する。片持ち支持のGaAs106に対する切断線は、
超音波洗浄実施後のものと同様である。第２の実施例の
方法は、かくして以下のように進行する。
（ｅ）の諸工程をなぞるが、第4a図に図示するように、
GaAs106をリフトオフする際に、より垂直に近い線沿い
に破砕を行なって、GaAs突起120を残す。切断線の位置
は、GaAs層の106の厚み、酸化物108の厚み、それに酸化
物108上のホトレジスト112の重なり部分の量（第3a図）
に依存する。片持ち支持のGaAs106に対する切断線は、
超音波洗浄実施後のものと同様である。第２の実施例の
方法は、かくして以下のように進行する。
（ｆ）約１ミクロンの厚さにホトレジスト122をスピン
塗布する。次いでレジスト122を徐々に焼成して該レジ
スト中の溶剤を揮発させてから、後処理の焼成を施して
（現象の要なし）レジスト122を流し出し、突起120上を
覆ってそれを平坦化する。第4b図を参照のこと。
塗布する。次いでレジスト122を徐々に焼成して該レジ
スト中の溶剤を揮発させてから、後処理の焼成を施して
（現象の要なし）レジスト122を流し出し、突起120上を
覆ってそれを平坦化する。第4b図を参照のこと。
（ｇ）突起部120が露出するまで、酸素プラズマ雰囲気
中でレジスト122をエッチングする。次いで、H2O2＋NH4
OHの水溶液やH2O2＋H2SO4の水溶液を使用するような等
方性の該エッチング法で突起部120をエッチングする。
このエッチングの処理時間に関しては、基板102とGaAs1
04に対してほぼ面一のレベルでエッチングが停止するよ
うに設定される。第4c図参照のこと。そして最後にレジ
スト122を剥離する。
中でレジスト122をエッチングする。次いで、H2O2＋NH4
OHの水溶液やH2O2＋H2SO4の水溶液を使用するような等
方性の該エッチング法で突起部120をエッチングする。
このエッチングの処理時間に関しては、基板102とGaAs1
04に対してほぼ面一のレベルでエッチングが停止するよ
うに設定される。第4c図参照のこと。そして最後にレジ
スト122を剥離する。
実施例の方法による基板102の凹部へのGaAs層104の充
填形成並びに標準的なGaAs処理工程は比較的低い温度、
通常的には、800℃以下の処理であるので、砒素（As）
の外方拡散が防止され、これにより基板102のシリコン
表面領域にGaAs104から離れて形成された回路が、珪化
物やタングステンのような物質を含んでいても差し仕え
ない。GaAs領域104の形成後、MESFETやJFETのようなデ
バイスが、標準的な処理方法によりGaAs領域104中に製
作され、これらのGaAsデバイスはシリコン基板102にGaA
s104中から離れて形成された回路に相互接続される。デ
バイスがGaAs104中に製作された後で、アルミニウムか
金が随意に金属被着される。
填形成並びに標準的なGaAs処理工程は比較的低い温度、
通常的には、800℃以下の処理であるので、砒素（As）
の外方拡散が防止され、これにより基板102のシリコン
表面領域にGaAs104から離れて形成された回路が、珪化
物やタングステンのような物質を含んでいても差し仕え
ない。GaAs領域104の形成後、MESFETやJFETのようなデ
バイスが、標準的な処理方法によりGaAs領域104中に製
作され、これらのGaAsデバイスはシリコン基板102にGaA
s104中から離れて形成された回路に相互接続される。デ
バイスがGaAs104中に製作された後で、アルミニウムか
金が随意に金属被着される。
第５図は、シリコン基板102内の２つのMOSFET152、15
4が単結晶GaAs104中のMESFFT156に相互接続されている
のを図示するものである。ポリシリコンゲート158を有
する標準的なツインウエルのCMOSデバイスと、フィール
ド酸化物160による分離域との両者を、GaAs104中のボロ
ン格子損傷分離域162を有するｎ−チャンネルMESFETと
一諸に示す意図で、第５図の構造は簡略化されている。
ポリシリコンゲートの形成とソース／ドレイン領域の打
ち込み、それにアニーリングというCMOS処理工程の後
に、窒化物が挿入されている約3,000ÅのSiO2／Si3N4／
SiO2層でウェファーを被覆し、GaAsのMBE法での成長期
間中におけるガリウムの拡散を防ぐ。第１の実施例の方
法の場合と同様に、酸化物／窒化物／酸化物中に窓が穿
設され、３ミクロンの深さの凹部がRIE法によりシリコ
ン基板中にエッチングされる。GaAsのMBE法による成長
後、凹部外側上部のGaAsが、第１の実施例の方法により
取り除かれる。次いで、Ti/Pt/Auショットキゲートに関
する標準的な凹みのついたゲート処理と、Au/Ge/Niオー
ミック接続部の形成処理とにより、MESFETが製作され
る。プラズマ酸化物168絶縁体とTi:W/Au金属被着物とが
一諸になって、CMOS（あるいはその他のシリコンデバイ
ス）をMESFET（あるいはその他のGaAsデバイス）に相互
接続する。更なる相互接続、保護処理、接着、実装でチ
ップを完成させる。
4が単結晶GaAs104中のMESFFT156に相互接続されている
のを図示するものである。ポリシリコンゲート158を有
する標準的なツインウエルのCMOSデバイスと、フィール
ド酸化物160による分離域との両者を、GaAs104中のボロ
ン格子損傷分離域162を有するｎ−チャンネルMESFETと
一諸に示す意図で、第５図の構造は簡略化されている。
ポリシリコンゲートの形成とソース／ドレイン領域の打
ち込み、それにアニーリングというCMOS処理工程の後
に、窒化物が挿入されている約3,000ÅのSiO2／Si3N4／
SiO2層でウェファーを被覆し、GaAsのMBE法での成長期
間中におけるガリウムの拡散を防ぐ。第１の実施例の方
法の場合と同様に、酸化物／窒化物／酸化物中に窓が穿
設され、３ミクロンの深さの凹部がRIE法によりシリコ
ン基板中にエッチングされる。GaAsのMBE法による成長
後、凹部外側上部のGaAsが、第１の実施例の方法により
取り除かれる。次いで、Ti/Pt/Auショットキゲートに関
する標準的な凹みのついたゲート処理と、Au/Ge/Niオー
ミック接続部の形成処理とにより、MESFETが製作され
る。プラズマ酸化物168絶縁体とTi:W/Au金属被着物とが
一諸になって、CMOS（あるいはその他のシリコンデバイ
ス）をMESFET（あるいはその他のGaAsデバイス）に相互
接続する。更なる相互接続、保護処理、接着、実装でチ
ップを完成させる。
＜変形態様と利点＞ 成長層を無制限にではなくホトリソグラフィー技術で
領域選択的に除去し、続けて成長層の不要部分の残余に
リフトオフを施すことで平坦構造を得るという特徴を保
持しながら、実施例のデバイス並びにその製造方法に関
し、種々の変更がなされてよい。
領域選択的に除去し、続けて成長層の不要部分の残余に
リフトオフを施すことで平坦構造を得るという特徴を保
持しながら、実施例のデバイス並びにその製造方法に関
し、種々の変更がなされてよい。
例えば、その他の半導体物質が成長層用に用いられて
もよい。この場合、他の半導体物質としては、三元系の
AlxGal−xAsとInxGal−xAsや四元系を含む他のIII族−
Ｖ族化合物、あるいは、ものによってはII族−V1族化合
物であってもよい。一方、凹部の形成される物質は絶縁
体上のシリコン、ゲルマニウム、化合物半導体、あるい
はCMOSデバイス用にｐウエルとｎウエルを含み、BiCMOS
の場合のように領域間のトレンチ分離を伴うバイポーラ
領域を有し、低濃度にドープされたエピタキシアル層を
有する高濃度にドープされシリコン基板を含むような別
の種類の複合構造物などであってもよい。凹部での半導
体の成長は、金属的化学蒸着（MOCVD）法、金属的MBE
（MOMBE）法、低圧CVD法、スパッタリング等々によって
行うことができよう。成長させる層は、GaAsやAlxGal−
ｘのような下地層の積み重ねであってもよく、ヘテロ接
合のバイポーラトランジスタを製作可能にするものであ
る。凹部の寸法と形状に関しては、実施例の方法の２回
目の適用によってやっと充填され切る程度に深いものま
でさまざまであってよい。ヘテロ界面近傍の超格子の成
長のような種々の結晶欠陥改良の技術を凹部充填成長に
導入することもできる。
もよい。この場合、他の半導体物質としては、三元系の
AlxGal−xAsとInxGal−xAsや四元系を含む他のIII族−
Ｖ族化合物、あるいは、ものによってはII族−V1族化合
物であってもよい。一方、凹部の形成される物質は絶縁
体上のシリコン、ゲルマニウム、化合物半導体、あるい
はCMOSデバイス用にｐウエルとｎウエルを含み、BiCMOS
の場合のように領域間のトレンチ分離を伴うバイポーラ
領域を有し、低濃度にドープされたエピタキシアル層を
有する高濃度にドープされシリコン基板を含むような別
の種類の複合構造物などであってもよい。凹部での半導
体の成長は、金属的化学蒸着（MOCVD）法、金属的MBE
（MOMBE）法、低圧CVD法、スパッタリング等々によって
行うことができよう。成長させる層は、GaAsやAlxGal−
ｘのような下地層の積み重ねであってもよく、ヘテロ接
合のバイポーラトランジスタを製作可能にするものであ
る。凹部の寸法と形状に関しては、実施例の方法の２回
目の適用によってやっと充填され切る程度に深いものま
でさまざまであってよい。ヘテロ界面近傍の超格子の成
長のような種々の結晶欠陥改良の技術を凹部充填成長に
導入することもできる。
本発明は第１の半導体層中に第２の半導体の平坦領域
を有するという利点を提供するものである。
を有するという利点を提供するものである。
本発明は、これを要約すると、シリコン102のような
第１の半導体の基板内の凹部にGaAs104のような第２の
半導体の領域を形成するためのリフトオフ法であり、こ
の場合、第１の半導体層102の表面は第２の半導体領域1
04の表面と面一である。また、両領域の相互接続された
デバイスを形成する方法でもある。実施例の方法は、マ
スクされ、凹部のある第１の半導体の基板上への第２の
半導体層の分子線エピタキシ法による成長と、それに後
続する凹部の近傍の外側上部での成長層のホトリソグラ
フィー技術による除去、それに凹部の外側上部での成長
層の残余部分の（マスクエッチングによる）リフトオフ
から成るものである。
第１の半導体の基板内の凹部にGaAs104のような第２の
半導体の領域を形成するためのリフトオフ法であり、こ
の場合、第１の半導体層102の表面は第２の半導体領域1
04の表面と面一である。また、両領域の相互接続された
デバイスを形成する方法でもある。実施例の方法は、マ
スクされ、凹部のある第１の半導体の基板上への第２の
半導体層の分子線エピタキシ法による成長と、それに後
続する凹部の近傍の外側上部での成長層のホトリソグラ
フィー技術による除去、それに凹部の外側上部での成長
層の残余部分の（マスクエッチングによる）リフトオフ
から成るものである。
＜引用文献＞ （１）係属中の米国特許出願第094,231号（1987年９月
８日付出願） （２）係属中の米国特許出願第912,028号（1986年９月2
6日付出願） いずれの引用文献にも本願発明の要旨に関連する事項
が開示されている。
８日付出願） （２）係属中の米国特許出願第912,028号（1986年９月2
6日付出願） いずれの引用文献にも本願発明の要旨に関連する事項
が開示されている。
＜その他の開示事項＞ 以上の説明に関連させて、下記の各項を開示する。
１）（ａ）第１の半導体物質の第１の層に少なくとも１
つのマスクされた凹みを形成し、 （ｂ）該マスクされた凹みのある第１の層上に、該凹み
の深さにほぼ等しい厚みの第２の層の第２の半導体物質
の第２の層を被着させ、 （ｃ）該凹みプラス隣接領域以外の該第２の層を取り除
き、 （ｄ）該マスクを取り除き、該凹みの外側の該第２の層
の残りのほぼ全部を取り除く、 工程から成る、半導体の製造方法。
つのマスクされた凹みを形成し、 （ｂ）該マスクされた凹みのある第１の層上に、該凹み
の深さにほぼ等しい厚みの第２の層の第２の半導体物質
の第２の層を被着させ、 （ｃ）該凹みプラス隣接領域以外の該第２の層を取り除
き、 （ｄ）該マスクを取り除き、該凹みの外側の該第２の層
の残りのほぼ全部を取り除く、 工程から成る、半導体の製造方法。
２）（ａ）工程（ｄ）の生成物に振動を与え、そしてそ
れにより該凹みの外側の該第２の層のいかなる残余の部
も取り除く、 工程から更に成る、付記第１項の方法。
れにより該凹みの外側の該第２の層のいかなる残余の部
も取り除く、 工程から更に成る、付記第１項の方法。
３）（ａ）該第１の半導体物質はシリコンであり、 （ｂ）該第２の半導体物質は、０≦ｘ＋ｙ≦1.0の範囲
の負ではない種々のｘ、ｙ値である、 InxAlyGal−ｘ−yAsである、 付記第１項の方法。
の負ではない種々のｘ、ｙ値である、 InxAlyGal−ｘ−yAsである、 付記第１項の方法。
４）（ａ）該第１の半導体物質はシリコンであり、 （ｂ）該第２の半導体物質はGaAsであり、 （ｃ）該マスクは二酸化シリコンであり、 （ｄ）工程（ｃ）における該除去はホトリソグラフィで
ある、 付記第１項の方法。
ある、 付記第１項の方法。
５）（ａ）第１の半導体物質の第１の層に少なくとも１
個のマスクされた凹部を形成し、 （ｂ）該マスクされた凹部状の第１の層の上に、該凹部
の深さはほぼ等しい厚みの、第２の半導体物質の第２の
層を被着させ、 （ｃ）該凹部プラス隣接領域上以外の該第２の層を取り
除き、 （ｄ）該マスクを取り除き、 （ｅ）第１の層プラス該第１の層の面上に突出し、また
平坦な層をつらぬいて突出する残余部を有する該第２の
層の該残余部上に平坦な層を形成し、 （ｆ）マスクとして該平坦な面を用いて該部分を取り除
き、 （ｇ）該平面層を取り除く、 工程から成る、半導体製作の方法。
個のマスクされた凹部を形成し、 （ｂ）該マスクされた凹部状の第１の層の上に、該凹部
の深さはほぼ等しい厚みの、第２の半導体物質の第２の
層を被着させ、 （ｃ）該凹部プラス隣接領域上以外の該第２の層を取り
除き、 （ｄ）該マスクを取り除き、 （ｅ）第１の層プラス該第１の層の面上に突出し、また
平坦な層をつらぬいて突出する残余部を有する該第２の
層の該残余部上に平坦な層を形成し、 （ｆ）マスクとして該平坦な面を用いて該部分を取り除
き、 （ｇ）該平面層を取り除く、 工程から成る、半導体製作の方法。
６）（ａ）該平坦な層の形成に先立って工程（ｄ）の生
成物に振動を与える、 工程から更に成る、付記第５項の方法。
成物に振動を与える、 工程から更に成る、付記第５項の方法。
７）（ａ）該第１の半導体物質はシリコンであり、 （ｂ）該第２の半導体物質は、０≦ｘ＋ｙ≦1.0の範囲
である、負ではない種々の値のx,yである InxAlyGal−ｘ−yAsである、 付記第５項の方法。
である、負ではない種々の値のx,yである InxAlyGal−ｘ−yAsである、 付記第５項の方法。
８）（ａ）該第１の半導体物質はシリコンであり、 （ｂ）該第２の半導体物質はGaAsであり、 （ｃ）該マスクは二酸化シリコンであり、 （ｄ）該平坦な層はホトレジストであり、 （ｅ）工程（ｃ）の該取り除きはホトリソグラフィによ
るものである、 付記第５項の方法。
るものである、 付記第５項の方法。
９）（ａ）工程（ｅ）の該形成はホトレジスト上のスピ
ン形成に続き該部分を露出するためのエッチングによる
戻しによるものである、 付記第５項の方法。
ン形成に続き該部分を露出するためのエッチングによる
戻しによるものである、 付記第５項の方法。
10）（ａ）第１の半導体物質の第１の層にデバイスを形
成し、 （ｂ）該第１の層に少なくとも一個のマスクされた凹み
を形成し、 （ｃ）該マスクされた、凹部状の第１の層上に第２の半
導体物質の、該凹部の深さにほぼ等しい厚みの第２の層
を被着し、 （ｄ）該凹部プラス隣接領域上以外の該第２の層を取り
除き、 （ｅ）該マスクを取り除き、 （ｆ）該凹部上の該第２の層の部所にデバイスを形成
し、 （ｈ）該第１の層と第２の層部分プラスデバイス及び電
極と相互接続を装填する、 工程から成る集積回路の製造方法。
成し、 （ｂ）該第１の層に少なくとも一個のマスクされた凹み
を形成し、 （ｃ）該マスクされた、凹部状の第１の層上に第２の半
導体物質の、該凹部の深さにほぼ等しい厚みの第２の層
を被着し、 （ｄ）該凹部プラス隣接領域上以外の該第２の層を取り
除き、 （ｅ）該マスクを取り除き、 （ｆ）該凹部上の該第２の層の部所にデバイスを形成
し、 （ｈ）該第１の層と第２の層部分プラスデバイス及び電
極と相互接続を装填する、 工程から成る集積回路の製造方法。
11）（ａ）工程（ｅ）後、該第１の層プラス該第２の層
の残余部上に、該第１の層の面上に突出する該残余部の
部分、また平坦な層を貫いて突出する部分で、平坦な層
を形成し、 （ｂ）マスクとして該平坦な層を用いて該部分を取り除
き、 （ｃ）該平坦な層を切り除く、 工程から更に成る、付記第10項の方法。
の残余部上に、該第１の層の面上に突出する該残余部の
部分、また平坦な層を貫いて突出する部分で、平坦な層
を形成し、 （ｂ）マスクとして該平坦な層を用いて該部分を取り除
き、 （ｃ）該平坦な層を切り除く、 工程から更に成る、付記第10項の方法。
12）（ａ）該平坦な層の形成に先立って、工程（ｅ）の
生成物に振動を与える、 工程から更に成る、付記第11項の方法。
生成物に振動を与える、 工程から更に成る、付記第11項の方法。
13）（ａ）該第１の半導体物質がシリコンであり、 （ｂ）該第２の半導体物質は０≦ｘ＋ｙ≦1.0の範囲の
負ではない種々の値のｘ、ｙである、 付記第10項の方法。
負ではない種々の値のｘ、ｙである、 付記第10項の方法。
14）（ａ）該第１の半導体物質はシリコンであり、 （ｂ）該第２の半導体物質はGaAsであり、 （ｃ）該マスクは二酸化シリコンでり、 （ｄ）該平坦な層はホトレジストであり、 （ｅ）工程（ｄ）での該除去はホトリソグラフィによ
る、 付記第11項の方法。
る、 付記第11項の方法。
15）（ａ）工程（ｅ）の該形成はホトレジスト上のスピ
ン塗布に続く該部分を露出するためのエッチングによる
戻しによるものである、 付記第10項の方法。
ン塗布に続く該部分を露出するためのエッチングによる
戻しによるものである、 付記第10項の方法。
16）（ａ）層表面と共表面である面を有する第２の半導
体物質を包有する凹部を有し、第１の半導体物質の層
と、 （ｂ）該表面において該層に形成された少なくとも１個
のデバイスと、 （ｃ）該表面において該第２の半導体物質に形成された
少なくとも１個の第２のデバイス、 （ｄ）該第１のデバイスを該第２のデバイスに接続する
相互接続子、 から成る、２種の相異る半導体物質のデバイスを有する
集積回路。
体物質を包有する凹部を有し、第１の半導体物質の層
と、 （ｂ）該表面において該層に形成された少なくとも１個
のデバイスと、 （ｃ）該表面において該第２の半導体物質に形成された
少なくとも１個の第２のデバイス、 （ｄ）該第１のデバイスを該第２のデバイスに接続する
相互接続子、 から成る、２種の相異る半導体物質のデバイスを有する
集積回路。
17）（ａ）該第１の半導体物質がシリコンであり、 （ｂ）該第２の半導体物質が０≦ｘ＋ｙ≦0.1の範囲の
負ではない種々の値のｘ、ｙである、InxAlyGal−ｘ−y
Asである、 付記第16項の集積回路。
負ではない種々の値のｘ、ｙである、InxAlyGal−ｘ−y
Asである、 付記第16項の集積回路。
第１図は、先行技術に関するもので、マスクされ、凹部
を有するシリコン上にGaAsが被着されたデバイスの正面
断面図でる。 第２図は、先行技術の問題点に関するもので、マスクさ
れ、凹部を有するシリコン上に被着されたGaAsの平坦化
状態を示す正面断面図である。 第3a図ないし第3d図は、第１の実施例の製造方法の諸工
程を示す正面断面図である。 第4a図ないし第4c図は、第２の実施例の製造方法の諸工
程を示す正面断面図である。 第５図は、シリコンと砒化ガリウム（GaAs）のデバイス
を相互接続した状態を示す正面断面図である。 図中参照番号は以下の通りである。 102……シリコン基板 104……GaAs層（単結晶部分） 106……GaAs層（多結晶部分） 108……酸化物（二酸化シリコン） 112……ホトレジスト
を有するシリコン上にGaAsが被着されたデバイスの正面
断面図でる。 第２図は、先行技術の問題点に関するもので、マスクさ
れ、凹部を有するシリコン上に被着されたGaAsの平坦化
状態を示す正面断面図である。 第3a図ないし第3d図は、第１の実施例の製造方法の諸工
程を示す正面断面図である。 第4a図ないし第4c図は、第２の実施例の製造方法の諸工
程を示す正面断面図である。 第５図は、シリコンと砒化ガリウム（GaAs）のデバイス
を相互接続した状態を示す正面断面図である。 図中参照番号は以下の通りである。 102……シリコン基板 104……GaAs層（単結晶部分） 106……GaAs層（多結晶部分） 108……酸化物（二酸化シリコン） 112……ホトレジスト
Claims (1)
- 【請求項１】（ａ）第１の半導体物質の第１の層のマス
クされていない部分に少なくとも一つの凹部を形成し、 （ｂ）第２の半導体物質の第２の層を、第１の層の凹部
とその外側上面で該凹部の深さにほぼ等しい厚さに形成
し、 （ｃ）該凹部上方とそれに隣接する領域上方を覆う部分
以外の部分で第２の層の物質をホトリソグラフィーによ
り除去し、 （ｄ）第１の層上の該マスクを除去して該凹部の外側上
面にある第２の層の残余部の概ねすべてをリフトオフに
より取り除き、これにより第１の物質の層と第２の物質
の層との平坦で面一の上表面を有するヘテロ構造を生成
するという 諸工程から成る半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/224,965 US4910164A (en) | 1988-07-27 | 1988-07-27 | Method of making planarized heterostructures using selective epitaxial growth |
| US224,965 | 1988-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168631A JPH02168631A (ja) | 1990-06-28 |
| JP2686322B2 true JP2686322B2 (ja) | 1997-12-08 |
Family
ID=22842969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195377A Expired - Lifetime JP2686322B2 (ja) | 1988-07-27 | 1989-07-27 | 半導体デバイスの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4910164A (ja) |
| EP (1) | EP0352471B1 (ja) |
| JP (1) | JP2686322B2 (ja) |
| KR (1) | KR0166958B1 (ja) |
| DE (1) | DE68924564T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2970425B2 (ja) * | 1994-09-26 | 1999-11-02 | 日本電気株式会社 | バイポーラトランジスタの製造方法 |
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