JP2665914B2

JP2665914B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2665914B2
Application number: JP62332126A
Authority: JP
Inventors: 講二長岡; 利夫管野; 喜昭若島; 昌行渡辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-12-28
Filing date: 1987-12-28
Publication date: 1997-10-22
Anticipated expiration: 2012-10-22
Also published as: JPH01173742A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、特に、面付け実装の半
導体装置に適用して有効な技術に関するものである。〔従来技術〕面付け実装の半導体装置の一つに、半導体チップをテ
ープキャリアのリードにTAB（Tape Automated Bondin
g）法で接続し、この後半導体チップ及びリードをテー
プから切り離して形成した半導体装置（以下、TAB法で
接続したリードを含めた半導体装置全体を、単にTABと
いう）がある。TABは、半導体チップをパッケージで封
止した半導体装置に較べて非常に小型であり、かつその
厚さが薄いというメリットがある。このTABの実装は、
プリント基板上に複数個配列し、それぞれのTABのリー
ドをプリント基板上の信号配線に接続することにより行
っていた。〔発明が解決しようとする問題点〕本発明者は、前記TABを検討した結果、次の問題点を
見出した。すなわち、前記TABは、実装基板上に１個づつ並べる
ようにして実装されるため、１個のTABが小型であって
も実装面積が大きくなるという問題があった。また、TABのリードが曲り易いため、その取り扱いや
実装が難しいという問題があった。また、複数のTABが個別にプリント基板の信号配線に
接続されるため、プリント基板とTABとの接続点の数が
非常に多く、このことから実装コストが高くなり、また
TABとプリント基板との接続の信頼性の低下を招くとい
う問題があった。また、プリント基板上にTABが１個づつ並べるように
実装されていたため、プリント基板上における部品点数
が多く、それらTABのテストに要するコストが高くなる
という問題があった。また、前記のように、プリント基板上におけるTABの
数すなわち部品点数が多いため、システムの信頼性が低
下するという問題もあった。本発明の目的は、実装密度を高くした半導体装置を提
供することにある。本発明の他の目的は、TABの取り扱いを容易にした半
導体装置を提供することにある。本発明の他の目的は、プリント基板とTABの接続点の
数を低減した半導体装置を提供することにある。本発明の他の目的は、プリント基板上における部品の
数を少くすることができる半導体装置を提供することに
ある。本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。〔問題点を解決するための手段〕本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。半導体チップが接続されたテープキャリアを複数積層
する半導体装置に関し、絶縁体に配線パターンを形成し
た枠状の部材に前記テープキャリアを接続し、前記テー
プキャリアのリードを前記枠状の部材の配線パターンと
接続して構成した枠状の部材を有するテープキャリアを
複数積層して、前記各々の半導体チップに共通する信号
が入出力される前記各々のリード相互の導通が前記枠状
の部材の配線パターンによって行う構成としたものであ
る。〔作用〕上述した手段によれば、半導体装置の密封容器の中に
複数個の半導体チップ（TAB）が積層されているため、
ほぼ１個の半導体チップ（TAB）の実装面積で複数個の
半導体チップ（TAB）を実装することができるので、プ
リント基板上における実装密度を高くすることができ
る。また、半導体チップ（TAB）が密封容器の中に封止
されているので、取り扱い時や実装時にリードが曲るこ
とがなく、取り扱いや実装を容易に行うことができる。
また、複数個の反動チップ（TAB）の同じ信号が入出力
されるリード同志が、前記密封容器に設けられた一つの
実装用電極を通してプリント基板上の一つの信号配線に
接続されるので、プリント基板と半導体チップ（TAB）
の接続点の数を低減することができる。また、半導体装
置の密封容器の中に複数個の半導体チップが密封されて
いるので、プリント基板上における部品の数を少くする
ことができる。〔発明の実施例〕以下、本発明の一実施例を図面を用いて説明する。第１図は、本発明の一実施例の半導体装置の斜視図、第２図は、第１図の半導体装置をIIの方向から見たと
きの正面図、第３図は、第１図の半導体装置のIII−III切断線にお
ける断面図、第４図は、第３図に示した断面図の破線IVで囲んだ部
分を拡大して示した断面図である。第１図乃至第３図において、１は本発明の一実施例の
半導体装置であり、３は半導体装置１の密封容器、２は
半導体装置１の実装用電極、４は密封容器３の中に密封
した状態で設けられた複数個の半導体チップ、５は半導
体チップ４のリードである。リード５は、応力を緩和す
るための曲げ部5Aを有している。リード５と半導体チッ
プ４は、金（Au）又は金（Au）とスズ（Sn）の合金から
なるバンプ電極９を介して、TAB法で接続したものであ
る。半導体チップ４の寸法の一例を示すと、幅が4mm、
長さが15mmである。リードを含めたTAB全体の長さは、2
0mmである。６は半導体装置１が搭載されるプリント基
板であり、７はプリント基板６の上の信号配線である。
第２図及び第３図に示したように、前記密封容器３は、
蓋部材3Aと、上から見たときの形状が四角形リング状を
した中間部材3B,3C,3D,3Eと、底部材3Fを積層した構造
からなり、内部が空洞で箱状をしている。また、底部材
3Fは、底面の縁の部分が中央の部分より下の方へ出た形
状になっている。前記中間部材3B,3C,3D,3Eのそれぞれ
の厚さは、例えば400〜500μｍである。前記蓋部材3A,
中間部材3B,3C,3D,3E,底部材3Fのそれぞれは、セラミッ
クやガラスエポキシ樹脂等の絶縁体からなり、蓋部材3A
と中間部材3Bの間、中間部材3Bと中間部材3Cの間、中間
部材3Cと中間部材3Dの間、中間部材3Dと中間部材3Eの
間、中間部材3Eと底部材3Fの間でTABのリード５を挟持
している。そして、それぞれの半導体チップ４の間は、
間隙を設けて絶縁している。前記蓋部材3Aと中間部材3B
の間、中間部材3Bと中間部材3Cの間、中間部材3Cと中間
部材3Dの間、中間部材3Dと中間部材3Eの間、中間部材3E
と底部材3Fの間は、樹脂からなる絶縁性の接着剤８で接
着するとともに、封止している。前記実装用電極２は、
TABのリード５と同じ間隔で、密封容器３の両端部の外
表面の所定位置に設けてある。実装用電極２は、銅層2B
とこの表面に形成したは半田層2Aとからなっている。そ
して、前記銅層2Bは、蓋部材3Aと、中間部材3B,3C,3D,3
Eと、底部材3Fのそれぞれの両端部の所定位置の上面か
ら側面を通って下面まで、コの字状に形成してある。こ
のコの字状をした銅層2Bと銅層2Bで挟持するようにして
リード５を実装用電極２に接続している。第４図に示す
ように、銅層2Bは、銅箔22と、銅メッキ層21とからなっ
ている。銅箔22は、蓋部材3A、中間部材3B,3C,3D,3E、
底部材3Fのそれぞれの端部の上面及び下面に形成してあ
り、銅メッキ層21は、前記上面と下面の銅箔22の表面形
成され、またそれら上面と下面の銅箔22の間を接続する
ように、蓋部材3A、中間部材3B,3C,3D,3E及び底部材3F
の側面に形成してある。銅箔22の膜厚は、例えば18μｍ
程度であり、銅メッキ層21の膜厚は、例えば10μｍ程度
である。銅メッキ層21とリード５の間は、低融点半田あ
るいは半導体ペースト10で接続している。第２図及び第
３図に示すように、半田層2Aは、蓋部材3A、中間部材3
B,3C,3D,3E、底部材3Fのそれぞれの銅層2Bの露出してい
る表面と、リード５の端面に形成されて、それぞれの間
を接続している。そして、それぞれの半導体チップ４の同じ信号が入出
力されるリード５同志は、一つの実装用電極２に接続さ
れ、またそれぞれの実装用電極２は、第３図に示すよう
に、プリント基板６の上の信号配線７に、融点が183℃
の低融点半田16で接続されている。なお、それぞれの半
導体チップ４には、５個の半導体チップ４の中の１個を
選択するための信号（チップセレクト信号）が入力され
るリード（以下、チップセレクトピンという）５が設け
られ、このリード５は実装用電極２を介して、チップセ
レクト信号を伝達する信号配線７に接続されている。こ
こで、それぞれの半導体チップ４の中に、半導体チップ
４を選択するためのデコーダ回路が搭載されており、か
つ１個の密封容器３の中の半導体チップ４の個数すなわ
ちTABの個数が５個の場合には、それぞれの半導体チッ
プ４にチップセレクトピン５を３本ずつ設け、それぞれ
のチップセレクトピン５を実装用電極２に接続し、この
実装用電極２をチップセレクト信号を伝達する信号配線
に接続する。この場合、チップセレクト信号を入力する
ための実装用電極２及び信号配線７は、３本である。一
方、半導体チップ４の中に、半導体チップ４を選択する
ためのデコーダ回路が設けられていない場合には、それ
ぞれの半導体チップ４に一本ずつチップセレクトピン４
を設け、そして一本の実装用電極２には一本のチップセ
レクトピン５が接続されるようにする。すなわち、５個
の半導体チップ５が密封された密封容器３では、チップ
セレクト信号を入力するための実装用電極２が５本設け
られることになる。そして、このチップセレクト信号を
入力するための実装用電極５を、それぞれチップセレク
ト信号を伝達する信号配線７に接続する。この場合、チ
ップセレクト信号を入力するための実装用電極２及び信
号配線７は５本である。なお、実装用電極２の一部が密
封容器３の上面にも設けられているため、プリント基板
６を密封容器３の下面だけでなく、上面にも接続するこ
とができる（両面実装）。次に、本実施例の半導体装置１の製造方法を説明す
る。第５図乃至第22図は、本実施例の半導体装置１の製造
方法を説明するための図である。まず、第５図乃至第９図を用いて、本実施例の半導体
装置１の底部材3Fの製造工程を説明する。第５図乃至第８図は、底部材3Fの製造工程における斜
視図、第９図は、第８図のIX−IX切断線における断面図であ
る。底部材3Fの製造方法は、まず、第５図に示したよう
に、底部材3Fを形成するためのセラミックやガラスエポ
キシ樹脂からなる素材を成形した基板30Fを用意する。
基板30Fの全表裏面には、銅箔22が設けられている。こ
の銅箔22の形成は、メッキ、蒸着、貼り付け等の手段に
よって行う。この基板30Fの両端部のそれぞれの実装用
電極２が形成される所定の部分に、基板30Fの上面から
裏面まで貫通するスルーホール40を形成する。次に、第
６図に示したように、両端部のスルーホール40を結ぶよ
うに、実装用電極２の幅のホトレジスト膜11を形成す
る。次に、銅箔22のホトレジスト膜11から露出した部分
をエッチングして除去する。このホトレジスト膜11は、
基板30Fの上面だけでなく、下面にも同様のパターンで
形成される。銅箔22をパターニングした後、ホトレジス
ト膜11を除去する。次に、第７図に示すように、基板30
Fの表裏面の銅箔22のパターンがない部分を新たなホト
レジスト膜12で覆う。次に、ホトレジスト膜12から露出
した銅箔22の表裏面及びスルーホール40の内壁に銅メッ
キ21（無電解メッキ）を形成する。この銅メッキ21によ
って表面（上面）の銅箔22と裏面（下面）の銅箔22が接
続される。この後、ホトレジスト膜12を除去する。次
に、基板30Fのスルーホール40を結んだ線ａより外側の
部分を切り落し、また表面側の中央の部分ｂを少し掘り
下げ、さらに裏面側の中央の部分も少し掘り上げて、第
８図及び第９図に示したように、底部材3Fを形成する。
前記基板30Fを切断及び堀り下げるときに、銅箔22及び
銅メッキ21が所定のパターンにパターニングされて、実
装用電極２の一部となる銅層2Bが完成する。なお、前記
基板30Fをあらかじめ第８図及び第９図に示すように形
成しておき、その成形基板30Fの所定の部分（例えば両
端部）のみに銅箔22を設けるようにしてもよい。次に、中間部材3B,3C,3D,3Eのうちの中間部材3Bの製
造方法を第10図乃至第14図を用いて説明する。中間部材
3B以外の中間部材3C,3D,3Eの製造方法は、中間部材3Bの
製造方法と同じである。第10図乃至第13図は、中間部材3Bの製造工程における
斜視図であり、第14図は、第13図のXIV−XIV切断線における断面図で
ある。中間部材3Bの製造方法は、第10図に示すように、前記
底部材3Fの製造方法と同様に、まず中間部材3Bを形成す
るためのセラミックやガラスエポキシ樹脂からなる素材
を成形した基板30Bを用意する。基板30Bの全表面には銅
箔22が貼り浸けてある。そして、この基板30Bの実装用
電極２が形成される所定の部分に、上面から下面まで貫
通するスルーホール40を形成する。次に、第11図に示す
ように、両端部のスルーホール40を結ぶように、実装用
電極２の幅のホトレジスト膜11を形成する。次に、銅箔
22のホトレジスト膜11から露出した部分をエッチングし
て除去する。このホトレジスト膜11及びその下の銅箔22
は、基板30Bの上面だけでなく、下面にも同様に形成さ
れている。銅箔22をパターンニングした後、ホトレジス
ト膜11を除去する。次に、第12図に示すように、基板30
Bの表裏面の銅箔22のパターンがない部分に新たなホト
レジスト膜12を形成する。次に、ホトレジスト膜12から
露出した表裏面の銅箔22及びスルーホール40の内壁に銅
メッキ21（無電解メッキ）を形成する。この銅メッキ21
によって表面（上面）の銅箔22と裏面（下面）の銅箔22
が接続される。前記銅メッキ21を形成した後、ホトレジ
スト膜12を除去する。次に、基板30Bのスルーホール40
を結んだ線ａより外側の部分及び中央の部分ｂを切り落
して、第13図及び第14図に示すように、枠状の部材であ
る中間部材3Bを形成する。基板30Bを切り落すときに、
銅メッキ21及び銅箔22がパターニングされて、実装用電
極２の一部である銅層2Bが完成する。次に、第15図乃至第19図を用いて、本実施例の半導体
装置１の蓋部材3Aの製造方法を説明する。第15図乃至第18図は、蓋部材3Aの製造工程における斜
視図、第19図は、第18図のXIX−XIX切断線における断面図で
ある。蓋部材3Aの製造方法は、まず、第15図に示したよう
に、蓋部材3Aを形成するためのセラミックやガラスエポ
キシ樹脂等の絶縁体からなる素材を成形した基板30Aを
用意する。基板30Aの全表裏面には、銅箔21が設けられ
ている。この基板30Aの両端部のそれぞれの実装用電極
２が形成される所定の部分に、基板30Aの表面側から裏
面側まで貫通するスルーホール40を形成する。次に、第
16図に示したように、ホトレジスト膜11を基板30Aの両
端部の表面側及び裏面側に前記スルーホール40の上を通
るように形成する。両端部のスルーホール40の間を結ぶ
線と交差する方向におけるホトレジスト膜11の幅は、実
装用電極２の幅にする。次に、銅箔22のホトレジスト膜
11から露出した部分をエッチングして除去する。このエ
ッチングにより、銅箔22が基板30Aの両端部に備わるよ
うにパターニングされる。銅箔22をパターニングした
後、ホトレジスト膜11を除去する。次に、第17図に示す
ように、基板30Aの銅箔22のパターンが形成されていな
い部分に新たなホトレジスト膜12を形成する。次に、ホ
トレジスト膜12が形成されていない表裏面の銅箔22及び
スルーホール40の内壁に銅メッキ21（無電解メッキ）を
形成する。この後、ホトレジスト膜12を除去する。次
に、基板30Aのスルーホール40を結ぶ線ａから外側の部
分を切り落し、また裏面（下面）の中央部を少し堀っ
て、第18図及び第19図に示すように、蓋部材3Aを形成す
る。前記基板30Aを切断及び堀り込むときには、銅箔22
及び銅メッキ21が所定のパターンにパターニングされ
て、実装用電極２の一部となる銅層2Bが完成する。前記
スルーホル40の内壁に形成されていた銅メッキ21で蓋部
材3Aの表面側の銅箔22と裏面側の銅箔22が接続されてい
る。ここまでで、蓋部材3Aと、中間部材3B,3C,3D,3Eと、
底部材3Fのそれぞれが形成される。次に、第20図乃至第22図を用いて、蓋部材3A、中間部
材3B,3C,3D,3E及び底部材3Fを積層して密封容器３を形
成する工程及びその密封容器３の中にTABを複数個封止
する工程を説明する。第20図は、底部材3F、TAB、最下層の中間部材3Eを積
層する工程でのそれら底部材3F、TAB、最下層の中間部
材3Eの斜視図、第21図は、実装用電極２の半田層2Aを形成する以前の
密封容器３の断面図、第22図は、実装用電極２の半田層2Aを形成した後の密
封容器３の断面図である。第20図に示すように、底部材3Fの上にTABを搭載する
工程は、底部材3Fの上面の縁の高くなった部分に、銅層
2Bを除いて、樹脂からなる絶縁性の接着剤８を塗布す
る。一方、底部材3Fの上面の銅層2Bの上には導電性ペー
スト10を塗布する。この導電性ペースト10は、120〜140
℃の熱を加えて銅層2Bとリード５の接続を行うものであ
る。そして、最下層の中間部材3Eの下面の銅層2B以外の
部分に樹脂からなる絶縁性の接着剤８を形成する。一
方、中間部材3Eの下面の銅層2Bの表面に導電性ペースト
10を形成する。一方、TABのリード５と半導体チップ４
を接続するバンプ電極９（第21図参照）は、金（Au）又
は金（Au）と錫（Sn）との合金からなっている。そし
て、それぞれのTABのリード５を所定の銅層2Bに導電性
ペースト10を介して接続する。次に、中間部材3Eを、そ
れの銅層2Bが底部材3Fの所定の銅層2Bと合致し、かつ所
定のリード５に接続させて底部材3Fに接着する。それぞ
れのリード５は、導電性ペースト10を介して底部材3F及
び中間部材3Eのそれぞれの銅層2Bに接続し、底部材3Fと
中間部材3Eの間の隙間は、接着剤８が封止している。こ
の後、前記と同様に、第21図に示すように、中間部材3E
の上に、TABと、中間部材3D,3C,3B,蓋部材3Aを交互に積
み重ねていく。図示していないが、蓋部材3Aと、中間部
材3B,3C,3D,3Eと、底部材3Fのそれぞれの銅層2Bとリー
ド５の間には導電性ペーストが介在し、また蓋部材3A、
中間部材3B,3C,3D,3E、底部材3Fのそれぞれの間の銅層2
B及びリード５以外の部分は、樹脂からなる絶縁性の接
続剤８が接着しかつ封止している。ここまでで、密封容
器３が完成し、複数個（本実施例では５個）のTABの封
止が完成する。なお、前記銅層2Bとリード５の接続は、
半導体チップ４とリード５の接続を行っているバンプ電
極９が、融点が340℃の金（Au）又は融点が300℃の金
（Au）と錫（Su）の合金からなっているので、前記導電
性ペースト10の代りに、融点が183℃程度の低融点半田
あるいは融点が230℃の高融点半田で行うこともでき
る。次に、溶した高融点半田（融点が230℃）の中に密
封容器３を浸漬して、密封容器３から露出した銅層2Bの
表面に半田層2Aを形成する。この半田層2Aと銅層2Bとで
実装用電極２ができている。以上の工程で半導体装置１
が完成する。この後、第３図に示したように、実装用電極２を融点
が183℃の低融点半田16でプリント基板６の信号配線７
に接続する。なお、プリント基板６上の信号配線７は、
フイルムホトレジスト膜を使ったサブトラクライブ製法
で形成される。なお、前記半導体装置１は、積層した半導体チップ４
の間の絶縁が、それらの間に間隙を設けることで行われ
ているが、第23図に示したように、半導体チップ４の主
面上に例えばポリイミド系樹脂膜等からなる絶縁膜13を
形成して、半導体チップ４の間を絶縁するようにしても
よい。なお、第23図は、半導体チップ４の間を絶縁膜13で絶
縁したときの半導体装置１の断面図である。前記絶縁膜
13は、半導体チップ４にバンプ電極９を介してテープキ
ャリア（図示していない）のリード５を接続した後、密
封容器３の中に封止する以前に、半導体チップ４の主面
上に滴下させて形成してもよい。なお、実装用電極２を密封容器３の上面にも設けるこ
とにより、密封容器３の上面及び下面のいずれにもプリ
ント基板６を接続できるようにした（両面実装）が、密
封容器３の上面の部分の実装用電極２を設けないように
して、プリント基板６を密封容器３の下面にのみ接続す
る（片面実装）こともできる。また、前記半導体装置１は、リード５を蓋部材3A、中
間部材3B,3C,3D,3E、底部材3Fのそれぞれの間に介在さ
せることによって、リード５の支持を行っているが、第
24図に示したように、半導体装置１の側壁を段階状に
し、この段階状の部分でリード５を支持するようにして
もよい。前記第24図は、側壁を段階状にした半導体装置１の断
面図である。第24図に示した半導体装置１の密封容器３は、蓋部材
3Aと、それ以外の側部及び底部を成す部分（以下、本体
という）3Bとからなっている。本体3Bは、印刷で形成し
た配線パターン2Bとともに積層セラミック技術によって
一体に形成したものである。そして、本体3Bの側壁の内
側の部分が段階状になっており、この段階状の部分から
配線パターン2Bの端部が露出するように、その配線パタ
ーン2Bを形成してある。TABのリード５は、前記段階状
の部分で支持され、かつ配線パターン2Bに半田15で接続
してある。半田15は、融点が183℃の低融点半田あるい
は融点が230℃の高融点半田である。また、密封容器３
の外側の表面において、配線パターン2Bの表面には半田
層2Aが形成してあり、この半田層2Aとこの下の配線パタ
ーン2Bとで実装用電極２を構成している。半田2Aは、融
点が230℃の高融点半田である。以上、説明したように、本実施例の半導体装置１によ
れば、以下の効果を得ることができる。（１）内部が空胴で箱状の絶縁体からなる密封容器３の
外表面部の所定位置に複数の実装用電極２を設け、該密
封容器３の側部で複数個のTABのそれぞれのリード５を
支持し、かつ複数個の半導体チップ４を間隙又は絶縁体
13を介在させて積層し、それぞれのTABの同じ信号が入
出力されるリード５同志を前記密封容器３に設けられた
一つの実装用電極２に電気的に接続したことにより、ほ
ぼTAB1個分の面積に複数個のTABが積層されているの
で、小型で薄いというTABのメリットを有効に活かし
て、実装密度の高い半導体装置を得ることができる。（２）前記（１）により、TABが密封容器３の中に封止
されているので、取り扱い時や実装時にリード５が曲る
ことがなく、取り扱いや実装を容易にすることができ
る。（３）前記（１）により、複数のTABがほぼTAB1個分の
接続点でプリント基板６に接続されるので、TABとプリ
ント基板６との接続点の数を非常に少くすることができ
る。このことは、またTABの実装コストを低くすること
ができることを意味し、さらにTABとプリント基板６と
の接続の信頼性を高めることができることを意味する。（４）前記（１）により、プリント基板６上における部
品点数が少くなり、実装後のTABのテストを行う際に、
密封容器３の中の複数個のTABを１度にテストすること
ができるので、テストに要するコストを低くすることが
できる。以上、本発明を実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変更可能である
ことはいうまでもない。例えば、密封容器３の中に封止するTABすなわち半導
体チップ４の数は、５個あるいは３個に限定されたもの
ではなく、２個,4個あるいは５個以上であってもよい。〔発明の効果〕本願によって開示された発明のうち代表的なものの効
果を簡単に説明すれば、以下のとおりである。すなわち、複数の半導体チップが密封容器の中に封止
されているので、高実装密度で大容量の半導体装置を得
ることができ、かつ取り扱い時や実装時にリードが曲る
ことがなく、取り扱いや実装を容易にすることができ
る。また、プリント基板上における半導体装置の接続点の
数を非常に少くすることができる。また、プリント基板上における部品点数が少くなるな
るので、プリント基板上の部品のテストに要するコスト
を低くすることができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a technology that is effective when applied to a surface-mounted semiconductor device. [Prior art] One of the semiconductor devices mounted on a surface is mounting a semiconductor chip on a lead of a tape carrier by TAB (Tape Automated Bonding).
There is a semiconductor device formed by connecting the semiconductor chip and the lead from the tape after the connection by the g) method (hereinafter, the entire semiconductor device including the lead connected by the TAB method is simply referred to as TAB). TAB has the advantages that it is very small and has a small thickness compared to a semiconductor device in which a semiconductor chip is sealed in a package. The implementation of this TAB is
This is performed by arranging a plurality of TAB leads on a printed circuit board and connecting the leads of each TAB to signal wiring on the printed circuit board. [Problems to be Solved by the Invention] As a result of studying the TAB, the present inventors have found the following problems. That is, since the TABs are mounted on the mounting board so as to be arranged one by one, there is a problem that the mounting area increases even if one TAB is small. In addition, since the TAB leads are easily bent, there is a problem that handling and mounting are difficult. Also, since a plurality of TABs are individually connected to the signal wiring of the printed circuit board, the number of connection points between the printed circuit board and the TABs is very large, which increases the mounting cost and
There is a problem that the reliability of the connection between the TAB and the printed circuit board is reduced. Further, since the TABs are mounted on the printed circuit board one by one, there is a problem that the number of components on the printed circuit board is large and the cost required for testing the TABs is increased. Further, as described above, since the number of TABs, that is, the number of components on the printed circuit board is large, there is a problem that the reliability of the system is reduced. An object of the present invention is to provide a semiconductor device with a high mounting density. Another object of the present invention is to provide a semiconductor device that facilitates handling of TAB. Another object of the present invention is to provide a semiconductor device in which the number of connection points between a printed board and TAB is reduced. Another object of the present invention is to provide a semiconductor device capable of reducing the number of components on a printed circuit board. The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings. [Means for Solving the Problems] Of the inventions disclosed in the present application, the outline of a representative one will be briefly described as follows. A semiconductor device for stacking a plurality of tape carriers to which semiconductor chips are connected, wherein the tape carrier is connected to a frame-shaped member having a wiring pattern formed on an insulator, and leads of the tape carrier are connected to the wiring pattern of the frame-shaped member. A plurality of tape carriers each having a frame-shaped member connected to the semiconductor chip are stacked, and a signal common to each of the semiconductor chips is input and output. This is a configuration to be performed. [Operation] According to the above-described means, a plurality of semiconductor chips (TAB) are stacked in a sealed container of a semiconductor device.
Since a plurality of semiconductor chips (TAB) can be mounted in a mounting area of one semiconductor chip (TAB), the mounting density on a printed circuit board can be increased. Further, since the semiconductor chip (TAB) is sealed in the sealed container, the lead does not bend during handling or mounting, and handling and mounting can be performed easily.
Also, the leads of the plurality of reaction chips (TABs) to which the same signal is input / output are connected to one signal wiring on the printed circuit board through one mounting electrode provided in the sealed container. Substrate and semiconductor chip (TAB)
Can be reduced. Further, since the plurality of semiconductor chips are sealed in the sealed container of the semiconductor device, the number of components on the printed circuit board can be reduced. Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a perspective view of a semiconductor device according to one embodiment of the present invention, FIG. 2 is a front view of the semiconductor device of FIG. 1 as viewed from the direction of II, and FIG. FIG. 4 is a cross-sectional view of the semiconductor device taken along line III-III. FIG. 4 is an enlarged cross-sectional view of a portion surrounded by a broken line IV in the cross-sectional view shown in FIG. 1 to 3, reference numeral 1 denotes a semiconductor device according to an embodiment of the present invention, 3 denotes a sealed container of the semiconductor device 1, 2 denotes an electrode for mounting the semiconductor device 1, and 4 denotes a sealed container. A plurality of semiconductor chips 5 provided in a sealed state are leads of the semiconductor chip 4. The lead 5 has a bent portion 5A for relaxing stress. The leads 5 and the semiconductor chip 4 are connected by a TAB method via bump electrodes 9 made of gold (Au) or an alloy of gold (Au) and tin (Sn). To show an example of the dimensions of the semiconductor chip 4, the width is 4 mm,
The length is 15mm. The total length of the TAB including the lead is 2
0 mm. Reference numeral 6 denotes a printed board on which the semiconductor device 1 is mounted, and reference numeral 7 denotes signal wiring on the printed board 6.
As shown in FIGS. 2 and 3, the sealed container 3
It has a structure in which a lid member 3A, an intermediate member 3B, 3C, 3D, 3E having a rectangular ring shape when viewed from above and a bottom member 3F are laminated, and the inside is hollow and box-shaped. Also, the bottom member
3F has a shape in which the edge of the bottom surface protrudes below the central portion. The thickness of each of the intermediate members 3B, 3C, 3D, and 3E is, for example, 400 to 500 μm. The lid member 3A,
Each of the intermediate members 3B, 3C, 3D, 3E and the bottom member 3F is made of an insulator such as ceramic or glass epoxy resin, and has a lid member 3A.
Between the intermediate member 3B, the intermediate member 3B and the intermediate member 3C, between the intermediate member 3C and the intermediate member 3D, between the intermediate member 3D and the intermediate member 3E, and between the intermediate member 3E and the bottom member 3F. 5 is pinched. And between each semiconductor chip 4,
A gap is provided for insulation. The lid member 3A and the intermediate member 3B
, Intermediate member 3B and intermediate member 3C, intermediate member 3C and intermediate member 3D, intermediate member 3D and intermediate member 3E, intermediate member 3E
The space between the base member 3F and the bottom member 3F are sealed with an insulating adhesive 8 made of resin. The mounting electrode 2 includes:
It is provided at a predetermined position on the outer surface of both ends of the sealed container 3 at the same interval as the TAB leads 5. The mounting electrode 2 is a copper layer 2B
And the solder layer 2A formed on this surface. The copper layer 2B includes a lid member 3A and intermediate members 3B, 3C, 3D, 3D.
E and the bottom member 3F are formed in a U-shape from the upper surface at predetermined positions at both ends to the lower surface through the side surface. The lead 5 is connected to the mounting electrode 2 so as to be sandwiched between the U-shaped copper layers 2B. As shown in FIG. 4, the copper layer 2B includes a copper foil 22 and a copper plating layer 21. Copper foil 22, lid member 3A, intermediate members 3B, 3C, 3D, 3E,
The copper plating layer 21 is formed on the upper surface and the lower surface of each end of the bottom member 3F, and the copper plating layer 21 is formed on the surface of the copper foil 22 on the upper surface and the lower surface, and connects between the upper surface and the copper foil 22 on the lower surface. Cover member 3A, intermediate members 3B, 3C, 3D, 3E and bottom member 3F
It is formed on the side. The thickness of the copper foil 22 is, for example, 18 μm
The thickness of the copper plating layer 21 is, for example, about 10 μm. The copper plating layer 21 and the lead 5 are connected by low melting point solder or semiconductor paste 10. As shown in FIGS. 2 and 3, the solder layer 2A includes a lid member 3A, an intermediate member 3
B, 3C, 3D, 3E, and the bottom surface of the bottom member 3F are formed on the exposed surface of the copper layer 2B and the end surfaces of the leads 5 to connect between them. The leads 5 of each semiconductor chip 4 to which the same signal is input / output are connected to one mounting electrode 2, and each mounting electrode 2 is connected to a printed circuit board 6 as shown in FIG. 183 ° C melting point for signal wiring 7 above
Are connected by a low melting point solder 16. Each of the semiconductor chips 4 is provided with a lead (hereinafter referred to as a chip select pin) 5 to which a signal (chip select signal) for selecting one of the five semiconductor chips 4 is input. The lead 5 is connected via the mounting electrode 2 to a signal wiring 7 for transmitting a chip select signal. Here, a decoder circuit for selecting the semiconductor chip 4 is mounted in each semiconductor chip 4, and the number of semiconductor chips 4 in one sealed container 3, that is, the number of TABs is five. In the case of (3), three chip select pins 5 are provided on each semiconductor chip 4, each chip select pin 5 is connected to the mounting electrode 2, and the mounting electrode 2 is connected to a signal wiring for transmitting a chip select signal. Connect to In this case, there are three mounting electrodes 2 and signal wires 7 for inputting a chip select signal. On the other hand, when a decoder circuit for selecting the semiconductor chip 4 is not provided in the semiconductor chip 4, one chip select pin 4 is provided for each semiconductor chip 4.
, And one chip select pin 5 is connected to one mounting electrode 2. That is, in the sealed container 3 in which the five semiconductor chips 5 are sealed, five mounting electrodes 2 for inputting a chip select signal are provided. Then, the mounting electrode 5 for inputting the chip select signal is connected to the signal wiring 7 for transmitting the chip select signal. In this case, there are five mounting electrodes 2 and signal wires 7 for inputting a chip select signal. Since a part of the mounting electrode 2 is also provided on the upper surface of the sealed container 3, the printed circuit board 6 can be connected not only to the lower surface but also to the upper surface of the sealed container 3 (double-side mounting). Next, a method for manufacturing the semiconductor device 1 of the present embodiment will be described. 5 to 22 are views for explaining a method of manufacturing the semiconductor device 1 according to the present embodiment. First, a manufacturing process of the bottom member 3F of the semiconductor device 1 according to the present embodiment will be described with reference to FIGS. 5 to 8 are perspective views in a manufacturing process of the bottom member 3F, and FIG. 9 is a cross-sectional view taken along the line IX-IX in FIG. In the method of manufacturing the bottom member 3F, first, as shown in FIG. 5, a substrate 30F formed by molding a material made of ceramic or glass epoxy resin for forming the bottom member 3F is prepared.
The copper foil 22 is provided on all front and back surfaces of the substrate 30F. The formation of the copper foil 22 is performed by means such as plating, vapor deposition, and attachment. Through holes 40 penetrating from the upper surface to the rear surface of the substrate 30F are formed in predetermined portions of both ends of the substrate 30F where the respective mounting electrodes 2 are formed. Next, as shown in FIG. 6, a photoresist film 11 having a width of the mounting electrode 2 is formed so as to connect the through holes 40 at both ends. Next, a portion of the copper foil 22 exposed from the photoresist film 11 is removed by etching. This photoresist film 11
The same pattern is formed on the lower surface as well as the upper surface of the substrate 30F. After patterning the copper foil 22, the photoresist film 11 is removed. Next, as shown in FIG.
The portion of the front and back surfaces of the copper foil 22 where there is no pattern is covered with a new photoresist film 12. Next, copper plating 21 (electroless plating) is formed on the front and back surfaces of the copper foil 22 exposed from the photoresist film 12 and on the inner walls of the through holes 40. The copper plating 21 connects the copper foil 22 on the front surface (upper surface) and the copper foil 22 on the rear surface (lower surface). After that, the photoresist film 12 is removed. Next, the portion outside the line a connecting the through hole 40 of the substrate 30F is cut off, the center portion b on the front side is slightly dug down, and the center portion on the back side is also dug up a little. As shown in FIG. 9, the bottom member 3F is formed.
When the substrate 30F is cut and dug down, the copper foil 22 and the copper plating 21 are patterned into a predetermined pattern, and a copper layer 2B that becomes a part of the mounting electrode 2 is completed. The substrate 30F may be formed in advance as shown in FIGS. 8 and 9, and the copper foil 22 may be provided only on predetermined portions (for example, both ends) of the molded substrate 30F. Next, a method of manufacturing the intermediate member 3B among the intermediate members 3B, 3C, 3D, and 3E will be described with reference to FIGS. Intermediate member
The method of manufacturing the intermediate members 3C, 3D, and 3E other than 3B is the same as the method of manufacturing the intermediate member 3B. 10 to 13 are perspective views in a manufacturing process of the intermediate member 3B, and FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. The method of manufacturing the intermediate member 3B is, as shown in FIG. 10, similar to the method of manufacturing the bottom member 3F, first of all, a substrate 30B formed by molding a ceramic or glass epoxy resin material for forming the intermediate member 3B. prepare. The copper foil 22 is stuck on the entire surface of the substrate 30B. Then, a through hole 40 penetrating from the upper surface to the lower surface is formed in a predetermined portion of the substrate 30B where the mounting electrode 2 is formed. Next, as shown in FIG. 11, a photoresist film 11 having a width of the mounting electrode 2 is formed so as to connect the through holes 40 at both ends. Next, copper foil
The portion exposed from the photoresist film 11 is removed by etching. This photoresist film 11 and the copper foil 22 thereunder
Are formed not only on the upper surface but also on the lower surface of the substrate 30B. After patterning the copper foil 22, the photoresist film 11 is removed. Next, as shown in FIG.
A new photoresist film 12 is formed on portions of the front and back surfaces of B where there is no pattern of the copper foil 22. Next, copper plating 21 (electroless plating) is formed on the copper foil 22 on the front and back surfaces exposed from the photoresist film 12 and on the inner wall of the through hole 40. This copper plating 21
The front (top) copper foil 22 and the back (bottom) copper foil 22
Is connected. After the copper plating 21 is formed, the photoresist film 12 is removed. Next, the through hole 40 of the substrate 30B
The portion outside the line a connecting the and the center portion b is cut off to form an intermediate member 3B which is a frame-shaped member as shown in FIGS. 13 and 14. When cutting off the board 30B,
The copper plating 21 and the copper foil 22 are patterned to complete the copper layer 2B which is a part of the mounting electrode 2. Next, a method for manufacturing the lid member 3A of the semiconductor device 1 according to the present embodiment will be described with reference to FIGS. 15 to 18 are perspective views in a manufacturing process of the lid member 3A, and FIG. 19 is a cross-sectional view taken along the line XIX-XIX of FIG. In the method of manufacturing the lid member 3A, first, as shown in FIG. 15, a substrate 30A is formed by molding a material made of an insulator such as ceramic or glass epoxy resin for forming the lid member 3A. Copper foil 21 is provided on all front and back surfaces of substrate 30A. Through holes 40 penetrating from the front side to the back side of the substrate 30A are formed in predetermined portions of both ends of the substrate 30A where the mounting electrodes 2 are formed. Next,
As shown in FIG. 16, a photoresist film 11 is formed on the front side and the back side of both ends of the substrate 30A so as to pass over the through hole 40. The width of the photoresist film 11 in the direction intersecting the line connecting the through holes 40 at both ends is the width of the mounting electrode 2. Next, a photoresist film of copper foil 22
The portion exposed from 11 is removed by etching. By this etching, the copper foil 22 is patterned so as to be provided at both ends of the substrate 30A. After patterning the copper foil 22, the photoresist film 11 is removed. Next, as shown in FIG. 17, a new photoresist film 12 is formed on the portion of the substrate 30A where the pattern of the copper foil 22 is not formed. Next, copper plating 21 (electroless plating) is formed on the copper foil 22 on the front and back surfaces where the photoresist film 12 is not formed and on the inner wall of the through hole 40. After that, the photoresist film 12 is removed. Next, the outer portion is cut off from the line a connecting the through hole 40 of the substrate 30A, and the center of the back surface (lower surface) is slightly dug, and the cover member 3A is removed as shown in FIGS. 18 and 19. Form. When cutting and digging the substrate 30A, the copper foil 22
Then, the copper plating 21 is patterned into a predetermined pattern, and a copper layer 2B which becomes a part of the mounting electrode 2 is completed. The copper foil 22 on the front side and the copper foil 22 on the back side of the cover member 3A are connected by the copper plating 21 formed on the inner wall of the through hole 40. Up to this point, the lid member 3A, the intermediate members 3B, 3C, 3D, 3E,
Each of the bottom members 3F is formed. Next, referring to FIG. 20 to FIG. 22, a step of forming the sealed container 3 by laminating the lid member 3A, the intermediate members 3B, 3C, 3D, 3E and the bottom member 3F, and in the sealed container 3 The step of sealing a plurality of TABs will be described. FIG. 20 is a perspective view of the bottom member 3F, TAB, and the lowermost intermediate member 3E in the step of laminating the bottom member 3F, TAB, and the lowermost intermediate member 3E. FIG. FIG. 22 is a cross-sectional view of the sealed container 3 before the formation of the solder layer 2A. FIG. 22 is a cross-sectional view of the sealed container 3 after the formation of the solder layer 2A of the mounting electrode 2. As shown in FIG. 20, the step of mounting the TAB on the bottom member 3F includes a step of mounting a copper layer on the raised portion of the upper surface of the bottom member 3F.
Except for 2B, an insulating adhesive 8 made of resin is applied. On the other hand, the conductive paste 10 is applied on the copper layer 2B on the upper surface of the bottom member 3F. This conductive paste 10 is 120-140
The connection of the lead 5 with the copper layer 2B is performed by applying heat of ° C. Then, an insulating adhesive 8 made of resin is formed on a portion other than the copper layer 2B on the lower surface of the lowermost intermediate member 3E. On the other hand, a conductive paste is applied to the surface of the copper layer 2B on the lower surface of the intermediate member 3E.
Form 10. On the other hand, TAB lead 5 and semiconductor chip 4
Is made of gold (Au) or an alloy of gold (Au) and tin (Sn). Then, the leads 5 of each TAB are connected to the predetermined copper layer 2B via the conductive paste 10. Next, the intermediate member 3E is bonded to the bottom member 3F by connecting the predetermined copper layer 2B of the intermediate member 3E to the predetermined copper layer 2B of the bottom member 3F and the predetermined lead 5. Each lead 5 is connected to the respective copper layers 2B of the bottom member 3F and the intermediate member 3E via the conductive paste 10, and the gap between the bottom member 3F and the intermediate member 3E is sealed with an adhesive 8. ing. Thereafter, similarly to the above, as shown in FIG.
On top of this, the TAB, the intermediate members 3D, 3C, 3B, and the lid member 3A are alternately stacked. Although not shown, a conductive paste is interposed between each lead 5 and the copper layer 2B of the lid member 3A, the intermediate members 3B, 3C, 3D, and 3E, and the bottom member 3F.
Copper layer 2 between intermediate members 3B, 3C, 3D, 3E and bottom member 3F
Parts other than B and the lead 5 are bonded and sealed with an insulating connecting agent 8 made of resin. Up to this point, the sealed container 3 is completed, and the sealing of a plurality (five in this embodiment) of the TAB is completed. The connection between the copper layer 2B and the lead 5 is as follows.
Since the bump electrode 9 connecting the semiconductor chip 4 and the lead 5 is made of gold (Au) having a melting point of 340 ° C. or an alloy of gold (Au) having a melting point of 300 ° C. and tin (Su), Instead of the conductive paste 10, a low melting point solder having a melting point of about 183 ° C. or a high melting point solder having a melting point of 230 ° C. can be used. Next, the sealed container 3 is immersed in the melted high melting point solder (melting point is 230 ° C.) to form the solder layer 2A on the surface of the copper layer 2B exposed from the sealed container 3. The mounting electrode 2 is formed by the solder layer 2A and the copper layer 2B. The semiconductor device 1
Is completed. Thereafter, as shown in FIG. 3, the mounting electrode 2 is soldered with a low melting point solder 16 having a melting point of 183 ° C.
Connect to Note that the signal wiring 7 on the printed board 6
It is formed by a subtractive manufacturing method using a film photoresist film. Note that the semiconductor device 1 includes a stacked semiconductor chip 4
Is performed by providing a gap between them. As shown in FIG. 23, an insulating film 13 made of, for example, a polyimide resin film or the like is formed on the main surface of the semiconductor chip 4. It may be formed to insulate between the semiconductor chips 4. FIG. 23 is a cross-sectional view of the semiconductor device 1 when the semiconductor chips 4 are insulated by the insulating film 13. The insulating film
13 is a method of connecting a lead 5 of a tape carrier (not shown) to the semiconductor chip 4 via a bump electrode 9 and then dripping the semiconductor chip 4 onto the main surface of the semiconductor chip 4 before sealing it in the sealed container 3. Alternatively, it may be formed. The mounting electrode 2 is also provided on the upper surface of the sealed container 3 so that the printed circuit board 6 can be connected to both the upper surface and the lower surface of the sealed container 3 (double-side mounting). It is also possible to connect the printed board 6 only to the lower surface of the sealed container 3 (single-side mounting) without providing the mounting electrode 2 in a part. The semiconductor device 1 supports the lead 5 by interposing the lead 5 between the lid member 3A, the intermediate members 3B, 3C, 3D, 3E, and the bottom member 3F.
As shown in FIG. 24, the side wall of the semiconductor device 1 may be stepped, and the lead 5 may be supported at this stepped portion. FIG. 24 is a cross-sectional view of the semiconductor device 1 having a stepped side wall. The sealed container 3 of the semiconductor device 1 shown in FIG.
3A and the other side and bottom portions (hereinafter referred to as the main body) 3B. The main body 3B is formed integrally with the wiring pattern 2B formed by printing by a multilayer ceramic technique. The portion inside the side wall of the main body 3B is stepped, and the wiring pattern 2B is formed so that the end of the wiring pattern 2B is exposed from the stepped portion. The TAB lead 5 is supported by the stepped portion and is connected to the wiring pattern 2B by solder 15. The solder 15 is a low melting point solder having a melting point of 183 ° C. or a high melting point solder having a melting point of 230 ° C. In addition, sealed container 3
The solder layer 2A is formed on the surface of the wiring pattern 2B on the outer surface of the wiring pattern 2B, and the solder layer 2A and the wiring pattern 2B below the solder layer 2A constitute the mounting electrode 2. The solder 2A is a high melting point solder having a melting point of 230 ° C. As described above, according to the semiconductor device 1 of the present embodiment, the following effects can be obtained. (1) A plurality of mounting electrodes 2 are provided at predetermined positions on the outer surface of a sealed container 3 made of a box-shaped insulator with a hollow inside, and each of a plurality of TABs is provided on a side portion of the sealed container 3. The lead 5 is supported, and the plurality of semiconductor chips 4 are separated by a gap or an insulator.
13 are interposed and the leads 5 of each TAB to which the same signal is input / output are electrically connected to one mounting electrode 2 provided in the hermetically sealed container 3, so that approximately one TAB is provided. Since a plurality of TABs are stacked in the area of the above, a semiconductor device having a high mounting density can be obtained by taking advantage of the small and thin TABs. (2) According to the above (1), since the TAB is sealed in the sealed container 3, the lead 5 does not bend during handling or mounting, and handling and mounting can be facilitated. (3) According to the above (1), a plurality of TABs are connected to the printed circuit board 6 at substantially one connection point of the TAB, so that the number of connection points between the TAB and the printed circuit board 6 can be extremely reduced. This means that the mounting cost of the TAB can be reduced, and that the reliability of the connection between the TAB and the printed circuit board 6 can be improved. (4) Due to the above (1), the number of components on the printed circuit board 6 is reduced, and when performing a TAB test after mounting,
Since a plurality of TABs in the sealed container 3 can be tested at one time, the cost required for the test can be reduced. As described above, the present invention has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments, and it is needless to say that various modifications can be made without departing from the gist of the present invention. Nor. For example, the number of TABs, that is, the number of semiconductor chips 4 sealed in the sealed container 3 is not limited to five or three, but may be two, four, or five or more. [Effects of the Invention] The effects of typical ones of the inventions disclosed by the present application will be briefly described as follows. That is, since a plurality of semiconductor chips are sealed in a sealed container, a high-capacity semiconductor device having a high packaging density and a large capacity can be obtained, and the leads do not bend at the time of handling or mounting. Mounting can be facilitated. Further, the number of connection points of the semiconductor device on the printed circuit board can be extremely reduced. Further, since the number of components on the printed board is reduced, the cost required for testing the components on the printed board can be reduced.

【図面の簡単な説明】第１図は、本発明の一実施例の半導体装置の斜視図、第２図は、第１図の半導体装置をIIの方向から見たとき
の正面図、第３図は、第１図の半導体装置のIII−III切断線におけ
る断面図、第４図は、第３図の示した断面図の破線IVで囲んだ部分
を拡大して示した断面図である。第５図乃至第22図は、本実施例の半導体装置１の製造方
法を説明するための図であり、第５図乃至第８図は、底部材の製造工程における斜視
図、第９図は、第８図のIX−IX切断線における断面図、第10図乃至第13図は、中間部材の製造工程における斜視
図であり、第14図は、第13図のXIV−XIVにおける断面図、第15図乃至第18図は、蓋部材の製造工程における斜視
図、第19図は、第18図のXIX−XIX切断線における断面図、第20図は、第１図に示す底部材、TAB、最下層の中間部
材を積層して組み立てる工程を説明するためのそれぞれ
の斜視図、第21図は、第１図に示す実装用電極の半田層を形成する
以前の密封容器の断面図、第22図は、第１図に示す実装用電極の半田層を形成した
後の密封容器の断面図、第23図は、本発明の他の実施例の半導体チップの間をポ
リイミド膜で絶縁したときの半導体装置の断面図、第24図は、本発明の他の実施例の密封容器の側壁を階段
状にした半導体装置の断面図である。図中、１……半導体装置、２……実装用電極、2A……半
田、2B……銅層、３……密封容器、3A……蓋部材、3B,3
C,3D,3E……中間部材、3F……底部材、４……半導体チ
ップ、５……リード、６……プリント基板、７……信号
配線、８……接着剤、９……バンプ電極、10……導電性
ペースト、16……低融点半田、21……銅メッキ、22……
銅箔である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view of a semiconductor device according to one embodiment of the present invention, FIG. 2 is a front view of the semiconductor device of FIG. FIG. 4 is a cross-sectional view of the semiconductor device of FIG. 1 taken along line III-III. FIG. 4 is an enlarged cross-sectional view of a portion surrounded by a broken line IV in the cross-sectional view of FIG. 5 to 22 are views for explaining a method of manufacturing the semiconductor device 1 of the present embodiment. FIGS. 5 to 8 are perspective views showing a manufacturing process of the bottom member. FIG. 8 is a cross-sectional view taken along the line IX-IX in FIG. 8, FIGS. 10 to 13 are perspective views in a manufacturing process of the intermediate member, FIG. 14 is a cross-sectional view taken along XIV-XIV in FIG. 15 to 18 are perspective views in a manufacturing process of the lid member, FIG. 19 is a cross-sectional view taken along a cutting line XIX-XIX in FIG. 18, FIG. 20 is a bottom member shown in FIG. FIG. 21 is a perspective view for explaining a step of stacking and assembling the lowermost intermediate member. FIG. 21 is a cross-sectional view of a sealed container before forming a solder layer of a mounting electrode shown in FIG. FIG. 22 is a cross-sectional view of the sealed container after the solder layer of the mounting electrode shown in FIG. 1 is formed, and FIG. 23 is a semiconductor chip of another embodiment of the present invention. FIG. 24 is a cross-sectional view of a semiconductor device in which a space between them is insulated by a polyimide film. FIG. 24 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention in which a side wall of a sealed container is stepped. In the figure, 1 ... semiconductor device, 2 ... mounting electrodes, 2A ... solder, 2B ... copper layer, 3 ... sealed container, 3A ... cover member, 3B, 3
C, 3D, 3E ... intermediate member, 3F ... bottom member, 4 ... semiconductor chip, 5 ... lead, 6 ... printed circuit board, 7 ... signal wiring, 8 ... adhesive, 9 ... bump electrode , 10 ... conductive paste, 16 ... low melting point solder, 21 ... copper plating, 22 ...
Copper foil.

───────────────────────────────────────────────────── フロントページの続き (72)発明者管野利夫東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者若島喜昭東京都小平市上水本町1450番地株式会社日立製作所武蔵工場内 (72)発明者渡辺昌行千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (56)参考文献特開昭62−172749（ＪＰ，Ａ) 特開昭61−185958（ＪＰ，Ａ) 特開昭59−222947（ＪＰ，Ａ) 特開昭61−32560（ＪＰ，Ａ) 実開昭60−121650（ＪＰ，Ｕ) 実開昭60−144252（ＪＰ，Ｕ) 実開昭60−151136（ＪＰ，Ｕ) ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Toshio Kanno 1450 Josui Honcho, Kodaira City, Tokyo Stock Association Inside the Musashi Plant of Hitachi, Ltd. (72) Inventor Yoshiaki Wakashima 1450 Josui Honcho, Kodaira City, Tokyo Stock Association Inside the Musashi Plant of Hitachi, Ltd. (72) Inventor Masayuki Watanabe 3681 Hayano, Mobara-shi, Chiba Hitachi, Ltd. Su Engineering Co., Ltd. (56) References JP-A-62-172749 (JP, A) JP-A-61-185958 (JP, A) JP-A-59-222947 (JP, A) JP-A-61-32560 (JP, A) 60-121650 (JP, U) 60-144252 (JP, U) 60-151136 (JP, U)

Claims

(57) [Claims] A semiconductor device in which a plurality of tape carriers to which semiconductor chips are connected are stacked, wherein the tape carrier is connected to a frame-shaped member having a wiring pattern formed on an insulator, and leads of the tape carrier are connected to the frame-shaped member. A plurality of tape carriers each having a frame-shaped member connected to a wiring pattern are stacked, and a signal common to each of the semiconductor chips is input and output. A semiconductor device, which is performed by a wiring pattern. 2. 2. The semiconductor device according to claim 1, wherein at least one of a bottom member and a cover member covering the plurality of laminated frame members is attached. 3. 3. The semiconductor device according to claim 1, wherein a lead of the tape carrier is bent between the semiconductor chip and a frame-shaped member. 4. 4. The semiconductor device according to claim 1, wherein the tape carrier is fixed to a frame-shaped member with the main surface of the semiconductor chip facing downward. 5. 5. 5. The semiconductor device according to claim 1, wherein the plurality of frame-shaped members have the same shape. 6. 6. A method of manufacturing a semiconductor device in which a plurality of tape carriers to which semiconductor chips are connected are stacked, wherein a step of connecting the semiconductor chips to the tape carrier and a frame-shaped member having a wiring pattern formed on an insulator are provided.
Connecting the leads of the tape carrier to the wiring pattern of the frame-shaped member; and preparing a plurality of tape carriers to which the frame-shaped member is connected, and laminating the tape carriers. A method of manufacturing a semiconductor device, wherein conduction between the respective leads for inputting / outputting a signal common to a chip is performed via a wiring pattern of the frame-shaped member. 7. 7. The method according to claim 6, wherein the frame-shaped member and the wiring pattern are formed by a multilayer ceramic substrate technique.