JP2535825B2 - ドツトマトリツクスプリンタの印字制御回路 - Google Patents
ドツトマトリツクスプリンタの印字制御回路Info
- Publication number
- JP2535825B2 JP2535825B2 JP61100003A JP10000386A JP2535825B2 JP 2535825 B2 JP2535825 B2 JP 2535825B2 JP 61100003 A JP61100003 A JP 61100003A JP 10000386 A JP10000386 A JP 10000386A JP 2535825 B2 JP2535825 B2 JP 2535825B2
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- Japan
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- dot
- data
- control circuit
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- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドットマトリックスプリンタの印字制御回路
に関する。
に関する。
ドットマトリックスプリンタは漢字の印字が可能とい
うことでOA機器の出力装置としてよく利用されている
が、印字処理速度および印字密度の向上が要求されてい
る。従来は、マイクロプロセッサによるファームウェア
の処理により印字制御が行なわれてきたが、扱うドット
データが多くなってきたため処理速度に限界がでできて
いる。
うことでOA機器の出力装置としてよく利用されている
が、印字処理速度および印字密度の向上が要求されてい
る。従来は、マイクロプロセッサによるファームウェア
の処理により印字制御が行なわれてきたが、扱うドット
データが多くなってきたため処理速度に限界がでできて
いる。
第4図は一例として24×24ドットマトリックスの漢字
を形成するためのドットインパクト方式の印字ヘッドの
ドットピンの配列を示している。一般的には24ピンを奇
数ピン列と偶数ピン列の2列に分け千鳥に配列させ、縦
1列のドット列を印字用紙に印字する方法がとられてい
る。まず奇数ピン列をインパクトさせて奇数ドット列を
印字した後(第5図)、印字ヘッドを右方向に移動さ
せ、偶数ピン列が奇数ドット列の真上にきた時偶数ピン
列をインパクトすることにより奇数ドットのドット間に
偶数ドットが印字され(第6図)、縦24ドットのドット
列が印字される。これを右方向に24回繰返せば縦24ドッ
ト横24ドットのドットマトリックスによる漢字が印字可
能となる(第7図)。
を形成するためのドットインパクト方式の印字ヘッドの
ドットピンの配列を示している。一般的には24ピンを奇
数ピン列と偶数ピン列の2列に分け千鳥に配列させ、縦
1列のドット列を印字用紙に印字する方法がとられてい
る。まず奇数ピン列をインパクトさせて奇数ドット列を
印字した後(第5図)、印字ヘッドを右方向に移動さ
せ、偶数ピン列が奇数ドット列の真上にきた時偶数ピン
列をインパクトすることにより奇数ドットのドット間に
偶数ドットが印字され(第6図)、縦24ドットのドット
列が印字される。これを右方向に24回繰返せば縦24ドッ
ト横24ドットのドットマトリックスによる漢字が印字可
能となる(第7図)。
第7図のドットマトリックスパターンはキャラクタゼ
ネレータメモリに第8図のように8ビット単位に記憶さ
れており、これをマイクロプロセッサで読み取って8ビ
ット×3個のI/Oポートに出力し印字ヘッドのドットピ
ンをインクパクトさせる。しかしながら、上述したよう
に奇数ピンと偶数ピンを一定のタイミングをとって制御
する必要があり、これらをファームウェアで処理するた
めには、キャラクタゼネレータメモリからドットデータ
を読出す場合、奇数ドットと偶数ドットを別々に読出
し、かつお互いに影響しないように論理をとりながら8
×3個のI/Oポートに出力する必要があり、処理ステッ
プ数が増加し、印字処理速度が落ちることになる。
ネレータメモリに第8図のように8ビット単位に記憶さ
れており、これをマイクロプロセッサで読み取って8ビ
ット×3個のI/Oポートに出力し印字ヘッドのドットピ
ンをインクパクトさせる。しかしながら、上述したよう
に奇数ピンと偶数ピンを一定のタイミングをとって制御
する必要があり、これらをファームウェアで処理するた
めには、キャラクタゼネレータメモリからドットデータ
を読出す場合、奇数ドットと偶数ドットを別々に読出
し、かつお互いに影響しないように論理をとりながら8
×3個のI/Oポートに出力する必要があり、処理ステッ
プ数が増加し、印字処理速度が落ちることになる。
本発明のドットマトリックスプリンタの印字制御回路
は、印字ヘッドのドット列が千鳥に配列されているドッ
トマトリックスプリンタの印字制御回路において、印字
パターンが記憶されているキャラクタゼネレータメモリ
から読出されたドット列データを一時的にラッチして外
部にドットデータ毎に出力するドットデータ分の出力端
子を有するデータラッチレジスタと、データラッチレジ
スタにラッチされているドット列データのうち奇数番号
のドットデータ偶数番号のドットデータのそれぞれの出
力端子と接続されるドットデータ毎の入力端子を有し、
ドットデータが書込まれる、ビット数が縦ドット数/2
で、列数が横ドット数の奇数番号及び偶数番号にそれぞ
れ対応する2個のFIFOメモリを備えている。そして、キ
ャラクタゼネレータメモリから読み出された各ドット列
データをデータラッチレジスタにセットするともに、2
個のFIFOメモリに書込み、ドットデータのすべての書込
みが終了すると、所定のタイミング周期で各のFIFOメモ
リのドットデータを別々に順次、読出し、印字ヘッドの
各ドットを制御する制御回路を有する。
は、印字ヘッドのドット列が千鳥に配列されているドッ
トマトリックスプリンタの印字制御回路において、印字
パターンが記憶されているキャラクタゼネレータメモリ
から読出されたドット列データを一時的にラッチして外
部にドットデータ毎に出力するドットデータ分の出力端
子を有するデータラッチレジスタと、データラッチレジ
スタにラッチされているドット列データのうち奇数番号
のドットデータ偶数番号のドットデータのそれぞれの出
力端子と接続されるドットデータ毎の入力端子を有し、
ドットデータが書込まれる、ビット数が縦ドット数/2
で、列数が横ドット数の奇数番号及び偶数番号にそれぞ
れ対応する2個のFIFOメモリを備えている。そして、キ
ャラクタゼネレータメモリから読み出された各ドット列
データをデータラッチレジスタにセットするともに、2
個のFIFOメモリに書込み、ドットデータのすべての書込
みが終了すると、所定のタイミング周期で各のFIFOメモ
リのドットデータを別々に順次、読出し、印字ヘッドの
各ドットを制御する制御回路を有する。
このように、キャラクタゼネレータメモリから読出さ
れたドット列データの奇数番号のドットデータと偶数番
号のドットデータをデータラッチレジスタを介して2個
のFIFOメモリに記憶して印字ヘッドを制御することによ
り、処理ステップ数が減り、印字処理速度が上がる。
れたドット列データの奇数番号のドットデータと偶数番
号のドットデータをデータラッチレジスタを介して2個
のFIFOメモリに記憶して印字ヘッドを制御することによ
り、処理ステップ数が減り、印字処理速度が上がる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第1図は本発明のドットマトリックスプリンタの印字
制御回路の一実施例の回路図、第2図は第1図の実施例
においてFIFOメモリIC5,IC6にドットデータを入力する
までのシーケンスのタイムチャート、第3図はFIFOメモ
リIC5,IC6からデータを読出し、出力するシーケンスの
タイムチャートである。
制御回路の一実施例の回路図、第2図は第1図の実施例
においてFIFOメモリIC5,IC6にドットデータを入力する
までのシーケンスのタイムチャート、第3図はFIFOメモ
リIC5,IC6からデータを読出し、出力するシーケンスの
タイムチャートである。
データラッチ回路IC1,IC2,IC3はいずれも8ビット
で、24×24ドットマトリックスの漢字文字パターンが記
憶されている不図示のキャラクタゼネレータメモリから
マイクロプロセッサが読取った縦24ドット分のドット列
データD1〜D8,D9〜D16,D17〜D24を一時的にラッチす
る。FIFO(ファーストインファーストアウト)メモリIC
5,IC6はいずれも12ビット×24列で、データラッチ回路I
C1〜IC3にラッチされているドット列データD1,D2,…,D2
4のうち奇数番号のドットデータD1,D3,…,D21,D23、偶
数番号のドットデータD2,D4,…,D22,D24がそれぞれ書込
まれる。デコーダIC4は、アドレス信号ADR0,ADR1,書込
み信号▲▼の制御により8ビット単位に書込
み信号▲▼,▲▼,▲▼を用いて順
次データラッチ回路IC1,IC2,IC3にドット列データをセ
ットし、またFIFOメモリIC5,IC6のデータ入力の可否を
示す状態信号ODROY,EVRDYがレディ状態であればレディ
信号READYを出力して、アドレス信号ADR0,ADR1,書込み
制御信号▲▼により書込み信号▲▼を
出力して、データラッチ回路IC1,IC2,IC3にラッチされ
ているドット列データD1,D3,…,D23,D2,D4,…,D24をFIF
OメモリIC5,IC6に書込む。このようにして全ドットデー
タの書込みが終了すると、まず、FIFOメモリIC5に書込
まれている最初の列のドットデータD1,D3,…,D23を読出
し信号▲▼によって読出し、そのデータD1,D
3,…,D23で、第4図に示す印字ヘッドの奇数ドットピン
をインパクトさせ奇数番号のドットデータD1,D3,…,D23
を印字し、印字ヘッドを右方向に順次移動させながら奇
数番号のドットデータD1,D3,…,D23順次印字させてい
く。そして、4列までの奇数番号のドットデータの印字
が終ると、FIFOメモリIC6に書込まれている最初の列ド
ットデータD2,D4,…,D24を読出し信号▲▼に
よって読出し、そのデータD2,D4,…,D24で印字ヘッドの
偶数ドットピンをインパクトさせ奇数番号のドットの間
に偶数番号のドットを印字させ、順次偶数番号のドット
データを印字させる。以後、同様の動作を繰返していく
ことにより最終的に24×24ドットマトリックスのパター
ンが印字される。上述のシーケンスを文字単位に繰返せ
ば文字が順次印字される。
で、24×24ドットマトリックスの漢字文字パターンが記
憶されている不図示のキャラクタゼネレータメモリから
マイクロプロセッサが読取った縦24ドット分のドット列
データD1〜D8,D9〜D16,D17〜D24を一時的にラッチす
る。FIFO(ファーストインファーストアウト)メモリIC
5,IC6はいずれも12ビット×24列で、データラッチ回路I
C1〜IC3にラッチされているドット列データD1,D2,…,D2
4のうち奇数番号のドットデータD1,D3,…,D21,D23、偶
数番号のドットデータD2,D4,…,D22,D24がそれぞれ書込
まれる。デコーダIC4は、アドレス信号ADR0,ADR1,書込
み信号▲▼の制御により8ビット単位に書込
み信号▲▼,▲▼,▲▼を用いて順
次データラッチ回路IC1,IC2,IC3にドット列データをセ
ットし、またFIFOメモリIC5,IC6のデータ入力の可否を
示す状態信号ODROY,EVRDYがレディ状態であればレディ
信号READYを出力して、アドレス信号ADR0,ADR1,書込み
制御信号▲▼により書込み信号▲▼を
出力して、データラッチ回路IC1,IC2,IC3にラッチされ
ているドット列データD1,D3,…,D23,D2,D4,…,D24をFIF
OメモリIC5,IC6に書込む。このようにして全ドットデー
タの書込みが終了すると、まず、FIFOメモリIC5に書込
まれている最初の列のドットデータD1,D3,…,D23を読出
し信号▲▼によって読出し、そのデータD1,D
3,…,D23で、第4図に示す印字ヘッドの奇数ドットピン
をインパクトさせ奇数番号のドットデータD1,D3,…,D23
を印字し、印字ヘッドを右方向に順次移動させながら奇
数番号のドットデータD1,D3,…,D23順次印字させてい
く。そして、4列までの奇数番号のドットデータの印字
が終ると、FIFOメモリIC6に書込まれている最初の列ド
ットデータD2,D4,…,D24を読出し信号▲▼に
よって読出し、そのデータD2,D4,…,D24で印字ヘッドの
偶数ドットピンをインパクトさせ奇数番号のドットの間
に偶数番号のドットを印字させ、順次偶数番号のドット
データを印字させる。以後、同様の動作を繰返していく
ことにより最終的に24×24ドットマトリックスのパター
ンが印字される。上述のシーケンスを文字単位に繰返せ
ば文字が順次印字される。
以上説明したように本発明は、各ドット列データを奇
数番号のドットデータと偶数番号のドットデータに分離
し、さらにそれらのドットデータを2個のFIFOメモリに
順次書込み、規定されたタイミング周期で奇数番号のド
ットデータと偶数番号のドットデータを別々に順次読出
し、そのデータで印字ヘッドのドットを制御することに
より、従来、ファームウェア処理で制御していた部分を
一部ハードウェア化したためにトータル的に処理速度が
あがり印字速度の向上を図ることができる効果がある。
数番号のドットデータと偶数番号のドットデータに分離
し、さらにそれらのドットデータを2個のFIFOメモリに
順次書込み、規定されたタイミング周期で奇数番号のド
ットデータと偶数番号のドットデータを別々に順次読出
し、そのデータで印字ヘッドのドットを制御することに
より、従来、ファームウェア処理で制御していた部分を
一部ハードウェア化したためにトータル的に処理速度が
あがり印字速度の向上を図ることができる効果がある。
第1図は本発明のドットマトリックスプリンタの印字制
御回路の一実施例の回路図、第2図は第1図の実施例に
おいてFIFOメモリIC5,IC6にドットデータを入力するま
でのシーケンスのタイムチャート、第3図はFIFOメモリ
IC5,IC6からデータを読出し、出力するシーケンスのタ
イムチャート、第4図は印字ヘッドのドット配列図、第
5図、第6図は印字過程を示す図、第7図は24×24ドッ
トマトリックスパターンの列を示す図、第8図はキャラ
クタゼネレータメモリの内容を示す図である。 IC1,IC2,IC3……データラッチ回路、 IC4……デコーダ、 IC5,IC6……FIFOメモリ。
御回路の一実施例の回路図、第2図は第1図の実施例に
おいてFIFOメモリIC5,IC6にドットデータを入力するま
でのシーケンスのタイムチャート、第3図はFIFOメモリ
IC5,IC6からデータを読出し、出力するシーケンスのタ
イムチャート、第4図は印字ヘッドのドット配列図、第
5図、第6図は印字過程を示す図、第7図は24×24ドッ
トマトリックスパターンの列を示す図、第8図はキャラ
クタゼネレータメモリの内容を示す図である。 IC1,IC2,IC3……データラッチ回路、 IC4……デコーダ、 IC5,IC6……FIFOメモリ。
Claims (1)
- 【請求項1】印字ヘッドのドット列が千鳥に配列されて
いるドットマトリックスプリンタの印字制御回路におい
て、 印字パターンが記憶されているキャラクタゼネレータメ
モリから読出されたドット列データを一時的にラッチし
て外部にドットデータ毎に出力するドットデータ分の出
力端子を有するデータラッチレジスタと、 前記データラッチレジスタにラッチされている前記ドッ
ト列データのうち奇数番号のドットデータの前記出力端
子と接続されるドットデータ毎の入力端子を有し、前記
ドットデータが書込まれる、ビット数が前記印字パター
ンの縦ドット数/2で、列数が前記印字パターンの横ドッ
ト数の第1のFIFOメモリと、 前記データラッチレジスタにラッチされている前記ドッ
ト列データのうち偶数番号のドットデータの前記出力端
子と接続されるドットデータ毎の入力端子を有し、前記
ドットデータが書込まれる、ビット数が前記印字パター
ンの縦ドット数/2で、列数が前記印字パターンの横ドッ
ト数の第2のFIFOメモリと、 キャラクタゼネレータメモリから読み出された各ドット
列データを前記データラッチレジスタにセットするとと
もに、前記第1及び第2のFIFOメモリに書込み、前記第
1及び第2のFIFOメモリに前記ドットデータのすべての
書込みが終了すると、所定のタイミング周期で前記第1
のFIFOメモリのドットデータと前記第2のFIFOメモリの
ドットデータを別々に順次、読出し、前記印字ヘッドの
各ドットを制御する制御回路を含むことを特徴とするド
ットマトリックスプリンタの印字制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61100003A JP2535825B2 (ja) | 1986-04-28 | 1986-04-28 | ドツトマトリツクスプリンタの印字制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61100003A JP2535825B2 (ja) | 1986-04-28 | 1986-04-28 | ドツトマトリツクスプリンタの印字制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62255155A JPS62255155A (ja) | 1987-11-06 |
JP2535825B2 true JP2535825B2 (ja) | 1996-09-18 |
Family
ID=14262402
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61100003A Expired - Lifetime JP2535825B2 (ja) | 1986-04-28 | 1986-04-28 | ドツトマトリツクスプリンタの印字制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2535825B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008183884A (ja) * | 2007-01-31 | 2008-08-14 | Fujifilm Corp | 画像形成装置及び印字データの転送方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61225065A (ja) * | 1985-03-29 | 1986-10-06 | Nhk Spring Co Ltd | ワイヤドツトマトリツクスプリンタの印字方式 |
-
1986
- 1986-04-28 JP JP61100003A patent/JP2535825B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62255155A (ja) | 1987-11-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |